KR20100126513A - 실리콘 산화막의 성막 방법, 실리콘 산화막, 반도체 장치, 반도체 장치의 제조 방법 및 라이너 막의 성막 방법 - Google Patents

실리콘 산화막의 성막 방법, 실리콘 산화막, 반도체 장치, 반도체 장치의 제조 방법 및 라이너 막의 성막 방법 Download PDF

Info

Publication number
KR20100126513A
KR20100126513A KR1020107023086A KR20107023086A KR20100126513A KR 20100126513 A KR20100126513 A KR 20100126513A KR 1020107023086 A KR1020107023086 A KR 1020107023086A KR 20107023086 A KR20107023086 A KR 20107023086A KR 20100126513 A KR20100126513 A KR 20100126513A
Authority
KR
South Korea
Prior art keywords
gas
oxide film
film
silicon oxide
plasma
Prior art date
Application number
KR1020107023086A
Other languages
English (en)
Other versions
KR101147920B1 (ko
Inventor
히로카즈 우에다
요시노부 다나카
유스케 오사와
토시히사 노자와
타카아키 마츠오카
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20100126513A publication Critical patent/KR20100126513A/ko
Application granted granted Critical
Publication of KR101147920B1 publication Critical patent/KR101147920B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/511—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using microwave discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure

Abstract

실리콘 화합물 가스, 산화 가스, 및 희가스가 플라즈마 처리 장치(1)의 챔버(2) 내로 공급된다. 마이크로파가 챔버(2) 내로 공급되고, 마이크로파에 의해 발생된 플라즈마를 이용하여 피처리체 기판 상에 실리콘 산화막이 형성된다. 희가스의 분압비는 실리콘 화합물 가스, 산화 가스, 및 희가스의 전체 가스압의 10% 이상이며, 실리콘 화합물 가스와 산화 가스의 유효 흐름비(산화 가스/실리콘 화합물 가스)는 3 이상 11 이하이다.

Description

실리콘 산화막의 성막 방법, 실리콘 산화막, 반도체 장치 및 반도체 장치의 제조 방법{FILM FORMING METHOD OF SILICON OXIDE FILM, SILICON OXIDE FILM, SEMICONDUCTOR DEVICE, AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 실리콘 산화막의 성막 방법, 실리콘 산화막, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 제조 공정에 있어, 배선들 사이의 트랜지스터 소자 분리 영역(element isolation region) 또는 층간 절연막 내에 실리콘 산화막 또는 질화막과 같은 절연막을 형성하는 방법으로서, 공정 중에 750℃ 이상에서 고온 열처리가 허용되는 경우에, 통상적으로 열적 CVD 방법이 사용되어 고품질 절연막을 형성한다. 또한, 공정 중에서 450℃ 내지 750℃에서 고온 열처리가 허용되는 경우에, 상압(normal pressure)에서 CVD 방법에 의해 420℃ 내지 500℃의 온도에서 열적 CVD 막이 형성되고, 절연막의 품질은 통상적으로 약 750℃에서의 열처리에 의해 향상된다.
최근에, LSI(고밀도 집적 회로) 및 CCD 장치를 높은 속도로 동작시키고, 제조 공정을 최소화하여 저전력 소비를 구현하고, 배선들 사이의 트랜지스터 소자 분리 영역 또는 층간 절연막 내에 형성되는 실리콘 산화막 또는 질화막과 같은 절연막의 품질을 향상시키는 것(즉, 통상적으로 내전압(withstand voltage) 및 리크 전류(leak current) 특성에 의해 보여지는 전기적 특성을 향상시키는 것)이 강하게 요구되고 있다. 통상적으로, 플라즈마 또는 오존과 같은 활성 산소의 보조가 필요한 저온 CVD의 성막 방법에 의해 형성된 CVD 산화막 및 CVD 질화막은, 막질(여기서는, 전기적 특성) 면에서, 낮은 용융점(450℃ 이하)을 갖는 금속(금속 재료)이 트랜지스터의 게이트 배선 재료로서 사용되는 CMOS 이미지 센서 및 LSI와 같은 반도체 소자에서의 게이트 형성 단계(BEOL) 후의 공정에 있어서, 열적 CVD와 같은 HTO-CVD 방법에 의해 형성된 막보다 열등하다는 것이 알려져 있다. 또한, 플라즈마 CVD 방법에 의해 형성된 플라즈마 CVD 막에 따르면, 형성된 트랜지스터의 특성은, 플라즈마 처리에 의해 야기되는 대미지(damage) 때문에 후자의 공정(BEOL)에서 열화된다는 것이 알려져 있다.
특허 문헌 1(PTL 1)은 저비용으로 더 적은 산소 결손을 갖는 막이 형성될 수 있는 성막 방법을 개시한다. 혼합 가스는 유기 금속 화합물 가스, 산화 가스, 희가스(불활성 가스)를 포함한다. 혼합 가스 중의 희가스의 분압비(partial pressure ratio) Pr은 85%≤Pr<100%이다. 혼합 가스는 플라즈마 처리 챔버에 도입된다. 이 기술에 의하면, 플라즈마 처리 챔버에서 플라즈마가 생성되고, 유기 금속 가스 및 산화 가스가 플라즈마에 의해 분해되어 피처리체 기판에 금속 산화막이 형성된다.
특허 문헌 2(PTL 2)는 피처리체 기판 또는 피처리체 기판 상에 형성되는 실리콘 기반 산화막에 가해지는 플라즈마 대미지를 방지하면서, 피처리체 기판 상에 실리콘 기반 산화막이 균일하게 형성되는 성막 방법을 개시한다. 실리콘 원자, 탄소 원자, 및 산소 원자를 적어도 1분자 갖는 유기 실리콘 합성 가스, 산화 가스, 및 희가스의 분압비 Pr이 15%≤Pr≤85%가 되며 아르곤, 크립톤, 및 제논 중에서 적어도 한가지 이상을 갖는 희가스가 플라즈마 처리 챔버에 공급된다. 이러한 기법에 의하면, 플라즈마 처리 챔버에서 플라즈마가 생성되고, 유기 실리콘 합성 가스 및 산화 가스가 플라즈마에 의해 분해되어 피처리체 기판 상에 실리콘 산화막을 형성한다. 또한, 플라즈마원(plasma source)으로서 평판 타입의 플라즈마원이 사용된다.
PTL1: 일본공개특허공보 제2004-336019호 PTL2: 일본공개특허공보 제2005-252012호
특허문헌 1에 의하면 희가스의 양을 늘림으로써 풀라즈마 내의 전자 밀도를 높여 바람직한 막질을 얻을 수 있다고 기재되어 있다. 낮은 분자량을 갖는 희가스와 비교하여 제논(Xe)은 높은 분자량을 갖는 희가스로서 전자 밀도를 증가시키기 위하여 가장 바람직하지만, 이 가스는 대량 생산에는 적합하지 않으며 그 사용량과 비용의 측면에서 바람직하지 않다. PTL2에 의하면, 실리콘 기반 산화막이 균일하게 형성되지만, 막질의 구성요소는 고려되지 않는다.
실리콘 산화막(SiO)이 450℃에서 형성되는 저온 플라즈마 CVD 성막 기법에 따르면, 성막 조건을 최적화하고 플라즈마 및 원재료로부터 보조 방법을 고안하려는 다양한 시도에도 불구하고, 형성된 실리콘 산화막(퇴적물)의 품질은 전기적 특성(예를 들어, 내전압 및 리크 특성)에 있어서 800℃ 이상에서 형성된 열적 CVD 막(HTO라 불리우는 SiH4 기반의 SiO-CVD 막)의 품질보다 명백히 열등하다. 또한, 저온 플라즈마 CVD 성막 기법에 의하면, 그 원인들 중 하나로서, FT-IR(푸리에 변환 적외선 분광기) 분석에 의해 Si-OH, Si-H 및 SiO-CH3과 같은 불순물 성분이 실리콘 산화막에 혼입된다는 것이 확인되었고, 막 중의 수분량을 탐지하기 위한 TDS(열적 탈착 분광) 분석에 의해 수소 또는 수분이 막에 혼입되거나 유기 불순물이 막에 혼입된다는 것이 확인되었다.
그러나, 700℃ 이상의 고온 하에서의 CVD 막은 금속 배선을 갖는 반도체 장치에서 형성될 수 없다. 저온에서 고품질의 막을 형성하는 원자층 증착(ALD) 방법이 대안적인 기술로서 많은 관심을 끌고 있지만, 그 성막 속도가 매우 낮기 때문에 그 방법이 반도체 생산 공정에 적용되는 경우에 산출이 저하되므로, 그 방법은 대량 생산의 관점에서는 바람직하지 않다. 또한, 종래의 평판 타입 플라즈마원을 이용하여 형성하는 플라즈마 CVD 막에 따르면, 성막되는 동안에 발생하는 플라즈마 차징(charging) 대미지가 LSI 소자 특성의 열화를 촉진시킨다는 문제가 있다. 또한, 이러한 플라즈마원이 사용되는 경우, 발생되는 플라즈마의 전자 온도는 피처리체 기판 근처에서도 몇 eV(전자 볼트) 내지 몇십 eV 정도 크기이므로, 기판이 심하게 대미지를 받고, 챔버의 내벽이 스퍼터링되어, 알루미늄과 같은 금속 구성요소가 막 중에 취입된다. 따라서, 더 적은 결함과 더 작은 불순물을 갖는 막을 형성하는 것은 어렵다.
본 발명은 위와 같은 환경의 관점에서 만들어진 것이며, 그 목적은, 금속 배선을 갖는 반도체 장치에서라도 저온 CVD 방법에 의해 우수한 품질을 갖는 실리콘 산화막으로 구성된 박막이 형성될 수 있는, 실리콘 산화막의 성막 방법, 실리콘 산화막, 반도체 장치, 반도체 장치의 생산 방법을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 실리콘 산화막의 성막 방법은, 실리콘 화합물 가스, 산화 가스, 및 희가스를 함유하는 처리 가스를 플라즈마 처리 챔버에 공급하는 단계로서, 상기 희가스의 분압비는 상기 실리콘 화합물 가스, 상기 산화가스, 및 상기 희가스의 전체 가스압의 10% 이상이며, 상기 실리콘 화합물 가스와 상기 산화가스의 유효 흐름비(산화 가스/실리콘 화합물 가스)는 3 이상 11 이하인, 단계; 마이크로파를 상기 플라즈마 처리 챔버에 공급하는 단계; 및 상기 마이크로파에 의해 발생된 플라즈마를 이용하여 피처리체 기판 상에 실리콘 산화막을 형성하는 단계를 포함한다.
바람직하게는, 상기 실리콘 화합물 가스는 Si-O-R(알콕사이드 기)을 함유하는 실리콘 화합물 가스이다.
바람직하게는, 상기 실리콘 화합물은 TEOS(테트라에톡시실란) 가스이다.
더 바람직하게는, 상기 실리콘 화합물 가스는 실리콘 원자를 갖는 실란(실리콘 수소화물) 가스 및/또는 실란 화합물을 함유하는 실리콘 화합물 가스이다.
바람직하게는, 상기 산화 가스는 산소 가스를 함유한다.
더 바람직하게는, 상기 산화 가스는 오존 가스를 함유한다.
바람직하게는, 상기 플라즈마는 슬롯 안테나로부터 방출되는 마이크로파에 의해 발생된다.
바람직하게는, 상기 희가스의 분압비는 상기 전체 가스압의 20% 이상 80% 이하이다.
더 바람직하게는, 상기 희가스의 분압비는 상기 전체 가스압의 40% 이상 75% 이하이다.
바람직하게는, 상기 유효 흐름비(산화 가스/실리콘 화합물 가스)는 4.0 이상 6.0 이하이다.
본 발명의 제2 양태에 따른 실리콘 산화막의 성막 방법은, TEOS(테트라에톡시실란) 가스, 산소 가스, 및 Ar(아르곤) 가스를 함유하는 처리 가스를 플라즈마 처리 챔버에 공급하는 단계로서, 상기 Ar 가스의 분압비는 상기 TEOS 가스, 상기 산소 가스, 및 상기 Ar 가스의 전체 가스압의 20% 이상이며 상기 TEOS 가스와 상기 산소 가스의 유효 흐름비(산소 가스/TEOS 가스)는 3 이상 11 이하인, 단계; 슬롯을 통해 마이크로파를 상기 플라즈마 처리 챔버에 공급하는 단계; 및 상기 마이크로파에 의해 발생된 플라즈마를 이용하여 피처리체 기판 상에 실리콘 산화막을 형성하는 단계를 포함한다.
바람직하게는, 상기 Ar 가스의 분압비는 상기 전체 가스압의 40% 이상 75% 이하이다.
바람직하게는, 상기 유효 흐름비(산소 가스/TEOS 가스)는 4.0 이상 6.0 이하이다.
바람직하게는, 상기 피처리체 기판의 온도는 450℃ 이하로 설정된다.
더 바람직하게는, 상기 피처리체 기판의 온도는 360℃ 이상 390℃ 이하로 설정된다.
바람직하게는, 상기 플라즈마 처리 챔버 내의 압력은 6.67Pa 이상 133.32Pa 이하로 설정된다.
본 발명의 제3 양태에 따른 실리콘 산화막은 본 발명의 제1 또는 제2 양태에 따른 성막 방법에 의해 형성된다.
본 발명의 제4 양태에 따른 실리콘 산화막은, 슬롯을 통해 공급된 마이크로파에 의해 발생된 플라즈마를 이용하여, 금속 배선을 포함하는 피처리체 기판 상에 형성되며 박막으로 기능하고, 상기 실리콘 산화막에는 불순물 구성요소(Si-OH, Si-H 및 SiO-CH3)가 실질적으로 함유되어 있지 않다.
본 발명의 제5 양태에 따른 실리콘 산화막은, 마이크로파 여기된 플라즈마를 이용하여 형성되며, P 타입 기판 상에 형성되고 7nm±1nm의 EOT(equivalent oxide film thickness; 등가 산화막 두께)를 갖는 실리콘 산화막에 음의 포텐셜이 인가될 때 리크 전류 밀도가 1.0×10-7A/cm2 이하이며, 그에 7MV/cm의 전기장이 인가된다.
바람직하게는, 상기 실리콘 산화막에는 불순물 구성요소(Si-OH, Si-H 및 SiO-CH3)가 실질적으로 함유되어 있지 않다.
본 발명의 제6 양태에 따른 실리콘 산화막은 마이크로파 여기된 플라즈마에 의해 형성된 실리콘 산화막(SixOy)으로 기능하며, 막 두께 방향의 조성비(x/y) 변동량은 ±3% 이하이다.
바람직하게는, 막 두께 방향의 조성비(x/y) 변동량은 ±1% 이하이다.
본 발명의 제7 양태에 따른 반도체 장치는 본 발명의 제3 내지 제6 양태 중 어느 하나에 따른 실리콘 산화막을 포함한다.
본 발명의 제8 양태에 따른 반도체 장치는, 피처리체 기판 상에 450℃ 이상의 열처리에 기인하여 조성이 변화되는 저(低)용융점 금속을 함유하는 금속 재료를 가지며, 본 발명의 제3 내지 제6 양태 중 어느 하나에 따른 실리콘 산화막을 포함한다.
바람직하게는, 상기 금속 재료는 Cu(구리) 또는 Al(알루미늄)이다.
본 발명의 제9 양태에 따른 반도체 장치의 제조 방법은, 본 발명의 제 3 내지 제6 양태에 따른 실리콘 산화막을 형성하는 단계를 포함한다.
또한, 본 발명의 다른 양태에 따르면, 저온에서 실리콘 화합물로 생성된 막이 소자 분리 영역(STI: Shallow Trench Isolation)에 형성된 라이너 막에 적용될 수 있다. 여기서, 소자 분리 영역에 라이너 막을 성막하는 방법은, 실리콘 화합물 가스, 산화 가스, 및 희가스를 함유하는 처리 가스를 플라즈마 처리 챔버에 공급하는 단계로서, 상기 희가스의 분압비는 상기 실리콘 화합물 가스, 상기 산화 가스, 및 상기 희가스의 총 가스압의 10% 이상이며, 상기 실리콘 화합물 가스와 상기 산화 가스의 유효 흐름비(산화 가스/실리콘 화합물 가스)는 3 이상 11 이하인, 단계; 및 트렌치가 형성된 피처리체 기판이 450℃ 이하로 설정되는 조건에서, 상기 플라즈마 처리 챔버 내로 공급된 마이크로파에 의해 발생된 플라즈마를 이용하여, 상기 트렌치의 표면 상에 실리콘 산화막으로 구성된 라이너 막을 형성하는 단계를 포함한다.
바람직하게는, 상기 라이너 막 형성 단계 전에, 상기 트렌치가 형성되는 피처리체 기판에 대하여, 상기 트렌치의 표면 상에 플라즈마 처리를 행하는 단계를 포함한다.
또한, 상기 라이너 막의 형성 단계 후에, 상기 라이너 막의 표면 상에 플라즈마 처리를 행하는 단계를 포함하는 라이너 막의 성막 방법.
더 바람직한 실시형태에서, 상기 실리콘 화합물 가스는 TEOS 가스를 함유한다.
더 바람직한 실시형태에서, 상기 산화 가스는 산소 가스를 함유한다.
더 바람직한 실시형태에서, 상기 희가스는 아르곤 가스를 함유한다.
또한, 소자 분리 영역에 라이너 막을 성막하는 방법은, 실리콘 화합물 가스, 산화 가스, 및 희가스를 함유하는 처리 가스를 플라즈마 처리 장치에 공급하는 단계로서, 상기 희가스의 분압비는 상기 실리콘 화합물 가스, 상기 산화 가스, 및 상기 희가스의 전체 가스압의 10% 이상이며 상기 실리콘 화합물 가스와 상기 산화 가스의 유효 흐름비(산화 가스/실리콘 화합물 가스)는 3 이상 11 이하인, 단계; 트렌치가 형성된 피처리체 기판이 300℃ 이하로 설정되는 조건에서, 상기 플라즈마 처리 챔버 내로 공급된 마이크로파에 의해 발생된 플라즈마를 이용하여, 상기 트렌치의 표면 상에 실리콘 산화막으로 구성된 라이너 막을 형성하는 단계; 및 상기 라이너 막의 형성 단계 후에 상기 라이너 막의 표면 상에 플라즈마 처리를 행하는 단계를 포함한다.
바람직하게는, 상기 라이너 막 형성 단계 전에, 상기 트렌치가 형성되는 피처리체 기판에 대하여, 상기 트렌치의 표면 상에 플라즈마 처리를 행하는 단계를 포함한다.
본 발명의 또다른 양태에 따르면, 반도체 장치의 생산 방법은, 피처리체 기판 상에 소자를 형성하는 단계; 및 상기 소자를 형성하는 단계 후에 전술한 라이너 막의 성막 방법 중 하나에 의한 라이너 막 성막 방법에 의해 라이너 막을 형성하는 단계를 포함한다.
본 발명의 실리콘 산화막의 성막 방법, 실리콘 산화막, 반도체 장치, 반도체 장치의 생산 방법에 따르면, 금속 배선(금속 게이트와 같이 금속으로 형성된 부분이 포함될 수도 있음)을 갖는 반도체 장치에서라도 저온 CVD 방법에 의해 우수한 품질을 갖는 실리콘 산화막으로 구성된 박막을 형성할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 플라즈마 처리 장치를 나타내는 단면도이다.
도 2는 슬롯판의 일실시예를 나타내는 평면도이다.
도 3은 본 발명의 제1 실시형태에 따른 실리콘 산화막의 특성을 나타내며, 희가스의 분압(partial pressure)이 변화될 때의 TDS의 결과를 나타내는 도이다.
도 4는 본 발명의 제1 실시형태에 따른 실리콘 산화막의 특성을 나타내며, 산화 가스 및 실리콘 화합물 가스의 흐름 속도(flow rate)이 변화할 때의 TDS의 결과를 나타내는 도이다.
도 5는 본 발명의 제1 실시형태에 따른 실리콘 산화막의 특성을 나타내며, 에칭 속도에 의해 정규화(normalize)된 결과를 나타낸다.
도 6은 본 발명의 제1 실시형태에 따른 실리콘 산화막의 특성을 나타내며, 처리 압력이 변화될 때의 TDS의 결과를 나타낸다.
도 7은 본 발명의 제1 실시형태에 따른 실리콘 산화막의 특성을 나타내며, 피처리체 기판의 온도가 변화할 때의 TDS의 결과를 나타낸다.
도 8은 본 발명의 제1 실시형태에 따른 실리콘 산화막의 특성을 나타내며, 리크 및 내전압 특성을 나타낸다.
도 9는 MOSCAP 소자의 일실시예를 나타내는 단면도이다.
도 10은 본 발명의 제1 실시형태에 따른 실리콘 산화막의 특성을 나타내며, Qbd가 와이블(Weibull) 플롯되어 있다.
도 11a는 본 발명의 제1 실시형태에 따른 실리콘 산화막의 특성을 나타내며, 막질의 구성비를 나타낸다.
도 11b는 비교 대상으로서 열적 CVD 방법에 의해 형성된 열적 산화막의 특성을 나타내며 막질의 구성비를 나타낸다.
도 12는 본 발명의 제1 실시형태에 따른 실리콘 산화막의 특성을 나타내며, 막질의 구성을 나타낸다.
도 13은 본 발명의 제2 실시형태에 따른 반도체 장치를 나타내며, 도 13(a) 내지 13(d)는 생산 단계를 나타낸다.
도 14는 MOS 타입 반도체 장치의 일부를 나타내는 단면도이다.
도 15는 소자 분리 영역 부근을 나타내는 확대 단면도이다.
도 16은 트렌치가 형성되어 있는 EEPROM에서 소자 분리 영역 부근을 나타내는 확대 단면도이다.
도 17은 라이너 막(liner film)이 형성된 EEPROM에서 소자 분리 영역 부근을 나타내는 확대 단면도이다.
도 18은 도 15에서 XVIII에 의해 도시된 트렌치의 코너 부분을 나타내는 전자 현미경 사진이다.
도 19는 플래시 메모리의 일부를 개략적으로 나타내는 단면도이다.
도 20은 소자 분리 영역의 부근을 나타내는 확대 단면도이다.
[부호의 설명]
1: 플라즈마 처리 장치
2: 챔버
3: 천판(top plate; 유전체 창)
4: 안테나
5: 도파관
7: 냉각 재킷
30: MOSCAP 소자
50: 실리콘 기판
53: 게이트 절연막
W: 피처리체 기판
(제1 실시형태)
도 1은 본 발명의 제1 실시형태에 따른 플라즈마 처리 장치를 나타내는 단면도이다. 이 플라즈마 처리 장치는 레이디얼 라인 슬롯 안테나(RLSA)에 의해 발생된 플라즈마를 이용하여 피처리체 기판에 실리콘 산화막이 형성되는 플라즈마 처리 장치이다. 도 2는 플라즈마 처리 장치의 일부로서 기능하는 슬롯판(slot plate)의 일예를 나타내는 평면도이다.
플라즈마 처리 장치(1)는 챔버(2), 천판(유전체 창; 3), 안테나(4), 도파관(5), 마이크로파원(microwave source; 6), 냉각 재킷(7), 기판 홀더(8), 및 진공 펌프(9)를 포함한다. 가스 공급원(미도시)으로부터 벽 가스 통로(10) 또는 중심 가스 통로(11)를 통해 챔버(3)로 가스가 공급될 수 있다.
안테나(4)는 천판(3) 상에 제공되며, 온도 조정 매체를 통과시키는 통로를 갖는 냉각 재킷(7)이 안테나(4) 상에 제공된다. 안테나(4)는 슬롯판(4a) 및 지파판(유전체 판; 4b)을 포함한다. 지파판(4b)은 SiO2 또는 Al2O3와 같은 유전체 재료로 형성되며, 냉각 재킷(7)과 슬롯판(4a) 사이에 배치되어 마이크로파의 파장을 압축한다.
도파관(5)으로부터 공급된 마이크로파는 안테나(4)의 지파판(4b)에서 정재파(standing wave)가 된다. 또한, 지파판(4b)에서의 파장은 도파관(5)에서의 파장에 비교하여 유전 상수의 비율(도파관 분위기의 유전 상수/유전체의 유전 상수)의 제곱근으로 단축된다. 예를 들어, 마이크로파가 2.45GHz로 발생될 때, 도파관에서의 파장이 약 12.2cm이고 유전체(알루미나)에서의 파장은 약 4cm이다.
도 2에 나타난 슬롯판은 RLSA(레이디얼 라인 슬롯 안테나)의 일예이다. 슬롯판(4a)은 구리판을 금 등으로 도금함으로써 준비되며 마이크로파가 통과하는 복수의 슬롯(41 및 42)을 갖는다. 지파판(4b)에 인접한 슬롯판(4a)을 제공함으로써 플라즈마가 확대될 수 있다. 마이크로파는 슬롯(41 및 42)로부터 아래로 방출되고, 방사 방향으로 전달되어, 천판(3)에서 반복적으로 반사되고, 서로 상호작용하여 증강 및 강화되어, 이에 의해 정재파가 형성된다. 도면에 나타난 바와 같이, 슬롯(41 및 42)은 동심(concentric)으로 형성되어 직각으로 교차한다. 플라즈마는 슬롯(41 및 42)의 길이 방향에 수직인 방향으로 퍼지고, 천판(3)의 바로 아래에서 발생된다. 여기된 플라즈마의 전자 온도는 유전체 창으로서 기능하는 천판(3)의 바로 아래에서 가장 높고 천판(3)으로부터 멀어지면 낮아진다. 천판(3)의 바로 아래 영역은 약 수 eV 내지 수십 eV이며 플라즈마 여기(excitation) 영역이라고 불리운다. 피처리체 기판(W)의 근처 영역은, 마이크로파 등의 전력에 의존하기는 하지만, 약 1.5 eV 이하이다. 이 영역은 플라즈마 확산(diffusion) 영역이라 불리운다.
RLSA(레이디얼 라인 슬롯 안테나)에 의해 발생된 플라즈마는 고밀도로 특징지워진다. 이 밀도는 천판(3)의 바로 아래의 플라즈마 여기 영역에서 1013cm-3이며, 플라즈마 확산 영역의 피처리체 기판(W)의 부근에서 여전히 1011cm-3으로 높다. 이 실시형태에 의하면, 높은 전자 온도를 갖는 영역에 가스가 충분히 해리(dissociate)되어 있기 때문에, 낮은 전자 온도를 갖는 플라즈마 확산 영역에 막이 형성되고, 고품질이며 대미지가 적은 막이 피처리체 기판(W) 상에 형성될 수 있다.
도파관(5)은 안테나(4)에 연결된다. 도파관(5)은 외부 도체(5a) 및 내부 도체(5b)로 구성되는 축 튜브부(shaft tube part), 및 축 튜브의 상부에 위치한 사각 도파관부(5c)을 포함한다. 안테나(4)의 슬롯판(4a)은 내부 도체(5b)에 연결되어 있으며, 중심 가스 통로(11)는 내부 도체(5b)의 중심을 통해 통과한다. 가스 공급원으로부터 가스가 공급되고, 이 가스는 천판(3)의 중심에 위치한 가스 노즐(12)로부터 챔버(2)로 공급될 수 있다.
이하, 실리콘 산화막을 형성하는 방법에 대해 플라즈마 처리 장치(1)을 참조하여 설명한다. 피처리체 기판(W)이 기판 홀더(8)에 설정된다. 여기서, 기판 홀더(8)와 천판(3)의 하부 표면 사이의 거리(Z)는 플라즈마가 형성되는 공간(S)에서 135mm이며, 마이크로파 전력은 3.5kW이다. 피처리체 기판(W)은 직경이 300mm이다.
도시되지는 않았으나, 기판 홀더(8)는 히터 또는 램프 어닐링(lamp annealing) 기구와 같은 가열 수단을 가져서, 피처리체 기판(W)이 소정의 온도로 유지될 수 있으며, 그 온도는 성막 조건에 따라 설정된다. 예를 들어, 피처리체 기판(W)이 금속 배선(이 금속 배선은 금속 게이트와 같은 금속으로 형성된 부분을 포함할 수 있음)과 함께 제공되면, 온도는 450℃ 이하로 설정된다.
플라즈마 처리 장치(1)의 챔버(2)는 천판(3)으로 봉지(seal)되어 있고, 진공 펌프(9)에 의해 (압력 감소 상태로) 배기될 수 있다. 예를 들어, 챔버(2) 내의 압력은 입자(particle)가 잘 발생되지 않는 133.32Pa의 소정의 압력 이하로 설정된다.
안테나(4)는 천판(3)의 상부에 연결된다. 도파관(5)은 안테나(4)에 연결된다. 더 구체적으로는, 슬롯판(4a)은 내부 도체(5b)에 연결되어 있다. 지파판(4b)은 냉각 재킷(7)과 슬롯판(4a) 사이에 배치되어 마이크로파의 파장을 압축한다.
마이크로파는 2.45GHz의 마이크로파원으로부터 도파관(5)을 통해 공급된다. 마이크로파는 지파판(4b)을 통해 안테나(4)의 방사 방향으로 전달되며 슬롯판(4a)의 슬롯을 통해 방출된다. 마이크로파는 천판(3)을 따라 전달되며 전체 천판(3)에 퍼져서 챔버(2)에 공급된다.
가스는 가스 공급원으로부터 벽 가스 통로(10) 및 중심 가스 통로(11)를 거쳐 챔버(2)에 공급된다. 가스는, 천판의 측면을 둘러싸도록 제공된 벽 가스 통로(10)로부터 균일하게 챔버(2) 내로 방출된다. 또한, 천판(3)의 바로 아래 중심을 향해 가스 노즐(12)로부터 가스가 방출되기 때문에, 가스는 전체 천판(3)의 바로 아래 부분에 균일하게 공급된다. 이때, 아르곤(Ar) 가스와 같은 희가스, 산소 가스와 같은 산화 가스, 및 실리콘 화합물 가스가 공급된다. 예를 들어, 실리콘 화합물 가스는 TEOS(테트라에톡시실란) 가스이다. 각각의 가스는 소정의 분압비 및 흐름 속도로 공급된다.
플라즈마 여기용 희가스가 여기되어 플라즈마를 제공하고, 실리콘 화합물 가스는 해리되어 라디칼(radical)이 된다. 실리콘 산화막은 기판 홀더(8)에 놓인 피처리체 기판(W) 상에 퇴적되며, 플라즈마 CVD(화학적 기상 증착)에 의해 처리된다. 본 실시형태에서, 마이크로파가 공급되고 그 후에 가스가 공급되지만, 가스 및 마이크로파는 처리 조건에 따라 역순으로 공급될 수도 있다. 따라서, 피처리체 기판(W)이 플라즈마 처리 후에 플라즈마 처리 장치(챔버(2))로/로부터 반입 및 반출되는 일련의 동작을 반복함으로써, 소정의 갯수의 기판 상에 실리콘 산화막이 형성된다.
성막 속도를 5 내지 600nm/분의 범위 내에서 조정함으로써, 막 두께는 10nm에서 1㎛까지의 범위 내에서 선택적으로 제어될 수 있다. 플라즈마 처리를 행하는 시간, 또는 원료 가스의 흐름비(flow ratio)를 변경함으로써, 형성된 CVD 막의 두께가 제어될 수 있다.
도 3은 희가스(Ar)의 분압비가 변경되는 동안의 TDS(Thermal Disorption Spectroscopy; 열적 탈착 분광)의 결과를 나타낸다. 여기서, Ar 분압비는 가변적이며, 처리 압력은 50.5Pa이고, 스테이지 온도는 390℃이다. 열적 산화막의 TDS 값에 의해 정규화된 값이 도 3의 수직측에 플롯되어 있다. PE_TEOS라고 지시되고 종래의 플라즈마 CVD에 의해 형성된 막이 비교를 위해 도시되어 있다.
결과에 따르면, 분압이 7.5%일 때, TDS 값이 크다. 분압이 적어도 15% 내지 75%일 때 TDS 값은 작으며, 수분, 즉 -H 및 -OH 기(group)가 막에 포함되어 있지 않다는 것이 알려져 있다.
여기서, 실제적인 사용을 위한 막의 표준으로서, 열적 산화막의 TDS 값에 의해 정규화된 약 3의 값이 충분할 수도 있으며, 따라서, 표준 값에 기초하여 계산했을 때, 희가스의 분압비는 희가스, 산화 가스, 및 실리콘 화합물 가스의 총 가스 압력의 10% 이상이다. 더 바람직하게는, 희가스의 분압비는 40% 이상 75% 이하가 되도록 한다. 희가스의 분압비가 40% 이상이면, 더 바람직한 조건으로 막이 형성될 수 있다. 희가스는 비싸기 때문에, 희가스의 분압비는 막질과 제조 비용 사이의 균형의 관점에서 설정될 수 있다.
도 4는 산소 가스 및 실리콘 화합물 가스의 흐름 속도가 다양하게 변화하는 동안의 TDS의 결과를 나타낸다. 여기서, Ar 분압비는 44%이며, 처리 압력은 50.5Pa이며, 기판 처리 온도는 390℃이다.
결과에 따르면, 산소 가스 및 실리콘 화합물 가스의 흐름비(산소 가스/실리콘 화합물 가스)가 약 1일 때, 더 큰 TDS 값이 나타난다. 한편, 산소 가스와 실리콘 화합물 가스(산소 가스/실리콘 화합물 가스)의 흐름률이 약 4 내지 9일 때, TDS 결과는 낮은 값을 나타내기 때문에, 수분, 즉 -H 및 -OH 기가 막에 본질적으로 함유되어 있지 않다고 말할 수 있다. 산소 가스와 실리콘 화합물 가스의 흐름비(산소 가스/실리콘 화합물 가스)가 4.0 이상 6.0 이하이면, 충분히 실용적인 막이 형성될 수 있다.
도 5는, 중량 5%의 불화수소산(HF)에 대해 RLSA 플라즈마에 의해 형성되는 산화된 실리콘 막(실리콘 산화막)의 에칭 속도가, 중량 5%의 불화수소산에 대한 열적 산화막의 에칭 속도에 의해 정규화된 결과를 나타낸다. 고온에서 형성된 CVD 산화막의 불화수소산에 대한 에칭 속도는 열적으로 산화된 막의 에칭 속도의 약 2배 정도로 높으며, 그 에칭 속도가 열적 산화막의 에칭 속도에 비하여 약 1.7일 때 그 막은 양호한 막이라고 간주될 수 있다. 따라서, 정규화된 속도 1.7에 기초하여 계산된 산소 가스와 실리콘 화합물 가스의 흐름비는 3.6 이상 10.8 이하이다. 성막의 용이성과 막질의 관점에서, 산소 가스와 실리콘 화합물 가스의 흐름비는 더욱 바람직하게는 4.0 이상 6.0 이하이다.
도 6은, Ar 분압비가 44%이고, 산소/TEOS 흐름비가 5.5이고, 기판 온도가 390℃인 조건 하에서 처리 압력을 다양하게 변경시키는 동안의 TDS의 결과를 나타낸다. TDS 값은 막이 형성되는 모든 처리 압력에 대하여 바람직한 값을 보여준다.
도 7은 Ar 분압비가 44%이고, 산소/TEOS 흐름비가 5.5이고, 처리 압력이 50.5Pa인 조건 하에서 피처리체 기판의 온도가 다양하게 변화하는 동안의 TDS의 결과를 보여준다. 비교를 위해, 종래의 플라즈마 CVD에 의해 형성된 막(PE_TEOS)을 나타낸다. Ar 분압비가 7.5%이면서 피처리체 기판(기판 홀더)의 온도가 360℃ 및 390℃일 때, TDS 값은 큰 값을 나타낸다. 한편, Ar 분압비가 44%이면서 피처리체 기판(기판 홀더)의 온도가 360℃ 및 390℃일 때, TDS 값은 바람직한 작은 값을 보여준다. 따라서, Ar의 분압비가 바람직한 값을 가질 때 피처리체 기판 온도는 넓게 설정될 수 있다는 것을 알 수 있다. TEOS 가스를 이용한 성막에 따르면, Ar 분압비가 고정되어 있을 때, 성막된 실리콘 산화막의 TDS에서는 큰 차이가 없다. 이 경우, 피처리체 기판 온도가 증가하면, TDS 값은 더 작은 값을 나타내고, 그에 따라 바람직한 막이 제공될 수 있다.
희가스는 아르곤(Ar) 가스 외에 제논(Xe) 가스 또는 크립톤(Kr) 가스일 수도 있다. 또한, 산화 가스는 산소 가스 외에, 산소 원소를 함유하는 가스로서 오존 가스 또는 일산화탄소 가스일 수도 있다. 이때, 챔버에 공급되는 산소 원자의 수는 Si 원자의 수에 관련하여 소정의 값이 되도록 설정된다. 유효 흐름비(산화 가스/실리콘 화합물 가스)가 아래에 제시된다.
산화 가스의 유효 흐름 속도는 다음의 식(수식 1)에 의해 주어진다.
(산화 가스의 흐름 속도)×(산화 가스 1분자에 함유된 산소 원자의 수)/2 ... 수식 1
실리콘 화합물 가스의 유효 흐름 속도는 다음의 식(수식 2)에 의해 주어진다.
(실리콘 화합물 가스의 흐름 속도)×(실리콘 화합물 가스 1분자에 함유된 Si 원자의 수) ... 수식 2
유효 흐름비는 수식 1을 수식 2로 나눔으로써 다음 식(수식 3)과 같이 주어진다.
((산화 가스의 흐름 속도)×(산화 가스 1분자에 함유된 산소 원자의 수)/2)/((실리콘 화합물 가스의 흐름 속도)×(실리콘 화합물 가스 1분자에 함유된 Si 원자의 수)) ... 수식 3
산화 가스로서 오존 가스가 사용되는 경우에, 예를 들어, 실리콘 화합물 가스의 흐름 속도가 일정할 때, 오존 가스의 유효 흐름 속도는 산소 가스의 1.5배이기 때문에, 소정의 유효 흐름비를 얻기 위해서는 바람직한 흐름 속도는 산소 가스의 흐름 속도의 2/3배이다.
(실시예)
제1 실시형태에 따른 방법에 의해 형성된 실리콘 산화막의 특징은 다음과 같이 평가된다.
도 8은 인가되는 전기장의 강도가 변화되는 동안 EOT(등가 산화물 두께)의 관점에서 7nm±1nm의 막 두께 영역의 전류 특성(J)을 나타낸다. 7MV/cm의 전기장이 인가될 때 막에 흐르는 전류의 강도를 측정한다. 여기서, 피처리체 기판(W)은 P 타입 반도체이다.
도면에서 레퍼런스 문자(R_TEOS)는 본 발명에 따른 실리콘 산화막을 지시하며, 비교를 위해 WVG 막이 도시된다. 전기적 특성을 측정하기 위한 구성요소로서, 통상적으로 전기적 특성을 측정할 때 사용되는 MOSCAP 소자가 형성되어, 전류-전압(I-V) 특성이 측정된다. MOSCAP 소자(30)는 도 9에 도시된다.
MOSCAP 소자(30)는 N 타입 반도체의 확산층(31), 게이트 산화막(32), 및 P 타입 실리콘 기판(33)으로 구성되어 있다.
도 8에서, Ar 분압이 43~75%, 압력이 50.5Pa, 마이크로파 전력이 3.5kW인 조건 하에서 형성된 3nm, 6nm, 및 8nm의 샘플에 대해 측정을 행한다. 상기 막 두께를 갖는 모든 샘플은 WVG 막과 비교하여 바람직한 리크 특성을 보여주며, 6nm 및 8nm의 샘플은 7MV/cm의 전기장이 인가될 때 J<1.0×10-7A/cm2 를 보여준다.
도 3 내지 8에 나타난 결과에 따르면, 본 발명에 의해 형성된 실리콘 산화막은 내전압 및 리크 특성과 관련하여 WVG 열적 산화막과 동등하거나 더 나은 품질을 가질 수도 있다는 것을 알게 되었다. 또한, 7nm보다 얇은 영역에서도 리크는 거의 일어나지 않는다는 것을 볼 수 있다. 두께에 무관하게 높은 리크 특성이 제공되기 때문에, 높은 절연성이 요구되는 반도체 장치에서 용인될 수 있다. 이는, MOS 구조에서 기판이 P 타입이고 음의 전압이 게이트에 인가되는 경우에서의 평가 결과이며, 통상적으로 구현되는 반대의 경우, 즉 기판이 N 타입이고 양의 전압이 게이트에 인가되는 경우에 제공되는 평가 결과에 비교하여 가혹한 환경에서 제공되는 것이다.
도 10은 와이블 플롯에 의한 Qbd(C/cm2)(CCS; -0.1A/cm2, 게이트 사이즈 100㎛×100㎛)의 측정 결과를 나타낸다. 본 발명에 따른 산화막은 R_TEOS에 의해 도시된다. 비교 막으로서, HTO 막, 열적 산화막, 및 WVG 막이 보여진다. 얻어진 Qbd는 열적 산화막(드라이-O2 방법)보다 더 좋으며 HTO 막보다 약 2자릿수 정도 더 좋다. 따라서, 본 발명에 의해 형성된 막은 우수한 리크 특성을 갖는 것으로 보여진다.
도 11은, TOF-SIMS(Time-of-flight 2차 이온 질량 분석기)에 의해, 막 두께 방향으로 실리콘 기판 상에 형성된 실리콘 산화막의 조성비를 검사하여 얻어진 결과를 나타낸다. 도 11a는 본 발명에 따른 실리콘 산화막을 나타내며, 도 11b는 비교를 위해 열적 CVD 방법에 의해 형성된 열적 산화막을 나타낸다. 퇴적된 막의 두께에 따르면, 실리콘 산화막은 400nm 두께이고 열적 산화막은 500nm 두께이다.
RLSA 마이크로파 플라즈마에 의해 형성된 실리콘 산화막(SixOy)에서, 그 조성비(x:y)는 기판 측(실리콘 기판과의 계면)에서부터 상부면(표면)까지 거의 일정(x:y=1:2)하다는 것을 도 11a에서 알 수 있다. 두께 방향의 조성비는 막의 어느 부분에서도 거의 같고, 그 편차는 3% 미만이다. 따라서, 두께 방향으로 막이 일정한 조성비를 갖기 때문에, 이 막은 양호한 막으로 간주될 수 있다. 한편, 도 11b에 나타난 열적 산화막에 따르면, 실리콘은 기판 측(계면)에서 드물고 상부면(표면)을 향해 증가한다. 따라서, 실리콘과 산소의 비율은 깊이 방향으로 상이하며, 실리콘과 산소의 비율은 기판 측(계면)과 상부면(표면) 사이에서 상이하다.
또한, 막의 특징은 FT-IR에 의해 분석된다. 이 결과는 도 12에 나타난다.
도 12에 따르면, SiOH, SiH, CO, Si-CH3은 측정되지 않으며 각각의 산출 속도는 측정가능 한계 아래이다. 이는 상기 구성요소가 실질적으로 함유되어 있지 않음을 나타낸다. 따라서, 실리콘 산화막은 처리에서 가스를 제거하는 것에 기인하는 수축 특징을 갖지 않을 수 있으며 막에 남아 있는 메틸기(methyl group)에 기인하여 트랜지스터 소자에 악영향을 미치지 않는다.
소자 분리 영역이 LSI 제조 단계에서 형성되고 측벽이 게이트 형성 단계에서 형성될 때, 특히 고품질의 절연막(게이트 열적 산화막을 포함함)이 필요하다. 여기서, 고품질막은 절연 내전압 및 리크 특성, 그리고 절연막의 전기적 응력이 기인한 신뢰도 특성(Qbd 수명 신뢰도 특성)이 우수한 것으로 정의된다. 예를 들어, 하나의 기준은 로(furnace) 타입의 CVD 장치에서 800℃의 고온에서 형성된 HTO 막(고온 산화물 CVD 막)과 비교됨으로써 결정될 수 있으며, CVD 방법에 의해 형성된 절연막 중에서 최고의 막질을 갖는 막으로 간주될 수도 있다. 더 나은 CVD 막을 형성하기 위하여, 다양한 처리 기법으로 저온 CVD 막의 막질을 향상시키는 방법이 시도되었으나, 상기 HTO 막의 막질보다 우수한 품질을 가지며 450℃ 이하에서 저온 CVD 막을 형성하는 방법은 종래 기술 중 어느 것에서도 실제로 사용되지 않았다. CVD 막이 피처리체 샘플 기판 상에서 저온으로 형성된 후에, 낮은 막질을 갖는 CVD 막이 나중에 고온 열처리를 거쳐서 그 막질을 향상시키는 막질 향상 방법이 널리 사용되고는 있지만, 이 경우 나중에 열에 의해 대미지를 받는다.
본 실시형태에 따르면, HTO 막과 비교하여, 450℃ 이하에서 양호한 품질을 갖는 막이 빠른 속도로 형성될 수 있다. 막질은 종래의 열적 산화막에 필적한다. 따라서, 금속 배선(금속 게이트 등의, 금속으로 형성된 부분이 함유될 수 있음)이 형성된 피처리체 기판(W) 상에도 고품질의 실리콘 산화막이 형성될 수 있다. 또한, 이온 주입 활성층이 손상되지 않을 수 있으며 부적절한 열확산이 방지될 수 있다. 낮은 용융점의 금속 재료가 이전에 베이스 기판에 형성되어 있는 경우, 처리 온도는 바람직하게는 400℃ 이하로 더욱 낮아진다.
실리콘 산화막의 특징의 평가는, 종래의 열적 산화막의 성능과 동등하거나 더 나은 성능을 갖는 막이 본 발명의 실리콘 산화막 성막 방법으로 형성될 수 있음을 보여준다. 본 실시형태의 성막 방법에 의해 형성된 실리콘 산화막에 따르면, 막이 균일하고, 불순물이 거의 없고, 내전압 및 리크 특성과 같은 전기적 특성이 우수하다.
또한, 실리콘 산화막이 형성될 때, 피처리체 기판(W)의 온도를 고온으로 설정할 필요가 없으며, 처리는 상대적으로 낮은 온도(450℃ 이하)에서 행해진다. 따라서, 피처리체 기판(W) 상에 금속 배선이 제공되는 때라도, 내전압 및 리크 특성이 우수한 실리콘 산화막이 형성될 수 있다.
(제2 실시형태)
도 13은 본 발명의 제2 실시형태에 따른 반도체 장치를 나타내는 단면도이다. 도면을 참조하여, 제1 실시형태에 따른 실리콘 산화막의 성막 방법이 사용되는 MOS 타입 반도체 장치의 제조예에 대해 설명을 행한다. 이 막은, 도 1에 나타난 플라즈마 처리 장치에서 RLSA 마이크로파 플라즈마로 형성된다. 또한, Si 기판(50)은 P 타입 반도체 기판이다.
첫째로, 소자 분리 영역(51)이 형성되는 Si 기판(50)이 준비된다(도 13A). 이때 Si 기판(50)의 주 표면 상의 트랜지스터 형성부(52)는 Si, SiON, SiO 등으로 형성된다.
그리고, 제1 실시형태의 실리콘 산화막의 성막 방법에 대해 전술한 바와 같이, 실리콘 산화막으로 구성된 게이트 절연막(53)이 플라즈마 CVD 방법(도 13B)에 의해 TEOS(테트라에톡시실란)로 형성된다.
더 구체적으로, 실리콘 산화막을 형성하는 데에 사용되는 가스는 TEOS 가스 외에도 산소 가스 및 아르곤 가스이다. 플라즈마가 형성될 때 아르곤 가스의 분압비는 희가스, TEOS 가스, 및 산소 가스의 전체 가스 압력의 40% 이상 75% 이하로 설정된다. 산소 가스/실리콘 화합물 가스의 흐름비는 4.0 이상 6.0 이상으로 조정된다. 또한, 플라즈마를 발생시키기 위한 플라즈마 처리 챔버 내의 압력은 6.67Pa 이상 133.32Pa 이하의 소정의 압력으로 설정된다.
그리고, 통상의 방법에 따라 게이트 전극(54)이 게이트 절연막(53) 상에 형성된다(도 13C). 즉, 폴리실리콘과 같은 게이트 전극 재료 막이 CVD에 의해 전체 표면에 형성되고, 포토리소그래피에 의해 패터닝된 레지스트 막의 마스크를 통해 플라즈마 에칭이 행해지며, 그에 의해 게이트 전극(54)이 형성된다. 그리고, 측벽 산화막(55)이 형성되고 불순물 확산층(56)이 이온 주입 등에 의해 형성되며(도 13D), 그에 의해 MOS 타입의 반도체 장치가 제공된다.
여기서, Si 기판(50)의 주 표면 상의 트랜지스터 형성부(52)가 Si, SiON, SiO 등이 형성되면서, 구리 및 알루미늄(Al)의 금속 배선이 제공된다. 450℃ 이하의 온도에서 실리콘 산화막이 형성될 수 있다.
본 실시형태에 따르면, 반도체 장치가 금속 배선을 갖고 있을 때에도, 저온 조건 하에서 우수한 특성을 갖는 실리콘 산화물로 박막이 형성될 수 있다. 종래의 열적 산화막과 비교하여, 실리콘과 산화물의 조성비는 두께 방향에서 거의 일정하며, 함유된 불순물이 거의 없으며, 리크 특성과 같은 특성이 동등하거나 더 낫다. 본 실시형태에 따르면, 저온에서 막이 형성될 수 있기 때문에, 기판은 금속 배선을 가질 수 있으며, 반도체 장치의 설계 처리는 확장될 수 있고 또한 반도체 장치는 더 나은 성능을 제공한다.
상기 실시형태에서, 플라즈마 처리 장치는 플라즈마 처리 장치의 처리 챔버의 벽측에 가스 입구를 갖지만, 플라즈마 처리 장치는 전체 천판에 걸쳐 가스 노즐을 갖는 샤워 플레이트로서 기능하는 천판을 가질 수도 있고, 또는 더 낮은 스테이지에 샤워 플레이트를 가질 수도 있다. 바람직하게는, 플라즈마 처리 장치는 전체 천판(유전체 창)의 바로 아래에서 균일하게 플라즈마를 발생시킬 수 있으며, 플라즈마 확산 영역에서 박막을 균일하게 퇴적시킬 수 있다. 플라즈마 처리 장치의 천판 및 안테나의 슬롯 형상에 대하여, 전술한 것들은 단지 일예에 불과하며 그에 한정되는 것은 아니다.
또한, 가스의 종류, 기판 온도 및 막의 두께와 같은 전술한 실시형태에서 설명한 성막의 조건들은 반도체 장치에 따라 임의로 설정될 수 있다. 또한, 실리콘 산화막은, 게이트 산화막 및 라이너 등과 같이, 사용되는 부분 및 반도체 장치의 목적에 기초하여 임의로 선택될 수 있다.
여기서, 실리콘 산화막이 소자 분리 영역(얕은 트렌치 분리)에서 라이너로서 형성된 경우에 대해 설명한다. 도 14는 MOS 타입 반도체 장치의 일부를 나타내는 단면도이다. 또한, 도 14에 나타난 MOS 타입 반도체 장치에 있어, 도전층은 사선으로 표시되어 있다.
도 14와 관련하여, MOS 타입 반도체 장치(61)는 실리콘 기판(62) 상에 형성된 소자 분리 영역(63), p 타입 웰(64a), n 타입 웰(64b), 고농도 n 타입 불순물 확산 영역(65a), 고농도 p 타입 불순물 확산 영역(65b), n 타입 불순물 확산 영역(66a), p 타입 불순물 확산 영역(66b), 및 게이트 산화막(67)으로 구성되어 있다. 게이트 산화막(67)을 협지하도록 형성된 고농도 n 타입 불순물 확산 영역(65a) 또는 고농도 p 타입 불순물 확산 영역(65b)의 하나의 쌍은 드레인이 되고 다른 쌍은 소스가 된다.
또한, 도전층으로 기능하는 게이트 전극(68)이 게이트 산화막(67) 상에 형성되고, 절연막으로 기능하는 게이트 측벽부(69)가 게이트 전극(68)의 측면에 형성된다. 또한, 절연막(71)이, 상기 게이트 전극(68) 등이 형성되는 실리콘 기판(62) 상에 형성된다. 콘택트 홀(72)이 절연막(71) 내에 형성되어 고농도 n 타입 불순물 확산 영역(65a) 및 고농도 p 타입 불순물 확산 영역(65b)에 연결되며, 필러 전극(filler electrode; 73)이 콘택트 홀(72) 내에 형성된다. 또한, 도전층으로 기능하는 금속 배선층(74)이 그 위에 형성된다. 또한, 절연막으로 기능하는 층간 절연막(미도시) 및 도전층으로 기능하는 금속 배선층이 교대로 형성되고, 외부 부품과의 접촉점으로 기능하는 패드(미도시)가 마지막에 형성된다. 따라서, MOS 타입 반도체(61)가 형성된다.
소자 분리 영역(63)에서, 트렌치라 불리우는 홈(groove)이 실리콘 기판(62)의 주 표면으로부터 아래 방향으로 오목하게 되어 있고, 트렌치는 절연 특성을 갖는 부재로 충진되어 있다. 도 15는 소자 분리 영역(63) 부근을 나타내는 확대 단면도이다.
소자 분리 영역(63) 형성의 구체적인 단계에 따르면, 실리콘 기판(62)의 주 표면(62a)이 산화되어 먼저 SiO2 막을 형성하고, 후속의 CMP(화학적 기계적 연마) 단계에서 요구될 SiN 막이 그 위에 CVD로 형성된다. 그리고, 포토레지스트를 인가, 노광 및 현상함으로써 패턴이 형성되고, 이를 마스크로 하여, SiN, SiO2, 및 Si가 이 순서대로 에칭된다. 따라서, 트렌치(75)는 소정의 위치에서 실리콘 기판(62)의 주 표면(62a)으로부터 아래 방향으로 오목하게 된다. 그리고, 트렌치(75)는 절연 특성을 갖는 부재로 충진된다. 따라서, 소자 분리 영역(63)이 형성된다.
이 경우, 계면, 즉 실리콘 기판(62)과 트렌치(75)의 절연체 사이의 경계 표면의 절연 특성을 향상시키기 위하여, 라이너 막(76a)이라 불리우는 절연 실리콘 산화층이 먼저 트렌치(75)의 표면 상에 형성된다. 그리고, 트렌치(75)는 절연 충진체 막(76b)으로 충진된다. 충진체 막(76b)은 SOD(Spin On Dielectric) 방법 또는 HDP(High Density Plasma) CVD에 의해 형성된다.
또한, 넓은 커버리지가 요구되는 경우, 높은 트렌치 충진 특징을 갖는 라이너 막(76a)이 두껍게 퇴적되고 그 후 충진체 막(76b)이 형성될 수 있으며, 또는 충진체 막(76b)는 라이너 막(76a)의 단계와 동일한 단계에 의해 형성될 수도 있다.
여기서, 라이너 막(76a)은 높은 절연 특성을 요구한다. 더 구체적으로는, 내전압 또는 리크 특성과 같은 전기적 특성에 있어서 막질이 우수할 필요가 있다. 종래에, 상기 막질을 갖는 산화막은 통상적으로 열적 산화법에 의해 형성되었다.
이를 더 구체적으로 설명한다. 소자 분리 영역 형성 단계가 종래에 통상적으로 트랜지스터의 게이트 산화막의 형성 단계에 앞서 행해졌기 때문에, 열처리 온도는 STI 충진 단계, 즉 라이너 막 형성 단계, 및 라이너 막 형상 단계 후에 행해지는 트렌치 충진 단계에서 제한되지 않는다. 다시 말해, STI 충진 단계에서 고온 처리가 행해질 때에도, 게이트 산화막은 그에 영향받지 않는다. 사실상, p 타입 웰(64a) 및 n 타입 웰(64b)이 STI 충진 단계 후에 형성되어야 하기 때문에, 고온 열처리는 통상적으로 램프 어닐링에 의해 주입된 이온을 활성화시키기 위하여 약 900℃에서 수행된다. 더 구체적으로는, 게이트 산화막 형성 단계가 통상의 LSI(Large Scale Integrated Citcuit)을 제작하는데 있어서 STI 형성 단계 후에 수행되기 때문에, 제조 과정에 있어서 열처리 온도의 문제는 발생하지 않는다.
그러나, 특정한 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory)의 제조 과정에 따르면, STI 충진 단계는 어떤 경우에는 게이트 산화막 형성 단계 후에 행해진다. 더 구체적으로는, STI 형성 단계는 플래시 EEPROM에 포함된 플로팅 게이트(floating gate) 형성 단계, 또는 어떤 경우에는 플로팅 게이트 및 컨트롤 게이트 형성 단계의 후에 행해진다. 이 경우, 제조 과정에 있어서 열처리 온도의 문제가 발생한다.
도 16은 피처리체 기판 상에 플로팅 게이트가 형성되고, 그 후 트렌치가 형성된 경우를 나타내는 도이다. 도 16을 참조하면, 후에 게이트 산화막으로 가능하는 실리콘 산화막의 층(79b)이 피처리체 기판으로 기능하는 실리콘 기판(79a) 상에 형성되고, 그 후 플로팅 게이트로서 기능하는 층(79c)이 그 위에 형성된다. 그리고, 게이트 산화막으로 기능하는 실리콘 산화막의 층(79d)이 플로팅 게이트 층(79c) 상에 형성되고, 그 후 트렌치(79c)가 에칭에 의해 형성된다. 그리고, 도 17에 나타난 바와 같이, 실리콘 산화막으로 구성된 라이너 막(79f)이 형성되어 CVD 장치에서 트렌치(79e)의 표면을 덮는다. 그리고, 트렌치(79e)가 충진된다. 따라서, 소자 분리 영역이 형성된다. 또한, 컨트롤 게이트가 형성되는 경우도 마찬가지이며, 즉 플로팅 게이트로 기능하는 층(79c)이 형성되고, 게이트 산화막으로 기능하는 실리콘 산화막 층(79d)이 그 위에 형성되고, 컨트롤 게이트로 기능하는 층이 형성되고, 절연층이 그 위에 형성되고, 그 후 트렌치가 에칭에 의해 형성된다.
플로팅 게이트로 기능하는 층(79c) 및 컨트롤 게이트로 기능하는 층이 형성되고 그 후 그들을 집합적으로 에칭함으로써 트렌치(79e)가 형성되는 전술의 제조 단계는, 포토리소그래피에서의 자기 정렬(self-alignment)이 향상되는 이점을 갖는다. 최근의 소자 소형화의 관점에서, 그러한 정렬 오류는 가능한 한 작을 것이 요구되기 때문에, 소자 분리 영역은 어떤 경우에는 전술한 순서로 형성된다.
그러나, 전술한 형성 단계에 따르면, 생산 과정에서 열처리 온도의 문제가 발생한다. 다시 말해, 게이트 산화막이 형성된 후에 라이너 막을 형성하는 단계의 순서에 따르면, 열적 산화에 의한 라이너 막 형성의 단계에서 약 900℃까지 피처리체 기판이 가열되기 때문에, 플로팅 게이트의 아래 및 위에 제공되는 이미 형성된 게이트 산화막이 고온의 열적 산화에 의해 영향을 받는다. 더 구체적으로는, 소자 분리 영역의 게이트 산화막으로서 층(79b 및 79d)의 단부가 비정상적으로 산화되며, 문제는 게이트 산화막의 측면 폭이 증가되는 것이다.
또한, 라이너 막을 형성함에 있어 전술한 종래의 고온의 열적 산화에 따르면, 전체 기판을 700℃ 이상의 고온으로 가열할 필요가 있으므로, 도 16 및 17에 나타난 EEPROM의 형상 단계의 경우뿐만 아니라 반도체 장치의 금속 배선층이 이미 낮은 용융점의 금속으로 형성되어 있는 경우에도, 낮은 용융점을 갖는 금속이 녹는다는 문제가 발생한다. 따라서, 라이너 막을 형성하는 단계의 순서는 제한된다. 더 구체적으로는, 라이너 막을 형성하는 단계는 금속 배선층을 형성하는 단계 전에 행해져야 한다. 형성 단계에 대한 그러한 순서 제한은 요즈음 고성능을 가질 것을 요구하는 반도체 장치의 생산 과정을 선택함에 있어서 저해요소가 된다. 예를 들어, 게이트 전극의 성능을 향상시키기 위하여 게이트 전극이 폴리실리콘으로 교체되고 낮은 용융점을 갖는 금속이 사용되면, 그러한 금속을 사용하는 단계는 라이너 막을 형성한 후에 행해져야 한다.
또한, 평판 타입 플라즈마 등이 전술한 라이너 막의 형성 단계에 사용될 때, 플라즈마는 높은 전자 온도를 갖기 때문에, 실리콘 기판은 플라즈마에 의해 대미지를 받는다. 또한, 성막 동안에 SiOH와 같은 많은 불순물들이 실리콘 산화막에 혼입되기 때문에 열적 산화막과 같이 높은 절연 성능을 갖는 막이 제공될 수 없다.
여기서, 라이너 막(76a)은 소자 분리 영역에 다음과 같이 형성된다. 먼저, 실리콘 화합물 가스, 산화 가스, 및 희가스를 함유하는 가스가 처리 챔버에 공급된다. 여기서, 실리콘 화합물 가스, 산화가스 및 희가스를 함유하는 가스에 따르면, 희가스의 분압비는 실리콘 화합물 가스, 산화가스 및 희가스의 전체 가스압의 10% 이상이며, 실리콘 화합물 가스와 산화 가스의 유효 흐름비(산화 가스/실리콘 화합물 가스)는 3 이상 11 이하임에 유의한다. 따라서, 처리 챔버에 공급되는 마이크로파에 의해 발생된 플라즈마를 이용하여, 트렌치가 형성된 피처리체 기판이 450℃ 이하로 설정되는 조건 하에서, 실리콘 산화막으로 구성되는 라이너 막이 트렌치의 표면 상에 형성된다. 더 구체적으로는, TEOS 가스가 실리콘 화합물 가스로 사용되고, 산소 가스가 산화 가스로 사용되고, 아르곤 가스가 희가스로서 사용된다. 또한, 마이크로파는, 가스가 도입된 후 또는 도입되기 전에 도입될 수 있다.
더 구체적으로는, 소자 분리 영역(63)에 라이너 막(76a)을 형성하는 방법은, 희가스의 분압비가 실리콘 화합물 가스, 산화 가스 및 희가스의 전체 가스압의 10% 이상이며 실리콘 화합물 가스와 산화 가스(산화 가스/실리콘 화합물 가스)의 유효 흐름비가 3 이상 11 이하인, 실리콘 화합물 가스, 산화 가스 및 희가스를 함유하는 처리 가스를 플라즈마 처리 챔버에 공급하는 단계, 및 플라즈마 처리 챔버 내로 공급된 마이크로파에 의해 생성된 플라즈마를 이용하여, 트렌치가 형성된 피처리체 기판이 450℃ 이하로 설정되는 조건 하에서, 트렌치의 표면 상에 실리콘 산화막으로 구성된 라이너 막을 형성하는 단계를 포함한다.
전술의 방법에 따르면, 마이크로파 플라즈마를 이용하여 플라즈마 처리에 의해 소자 분리 영역에 라이너 막이 형성되기 때문에, 라이너 막이 소자 분리 영역에 형성될 때, 실리콘 기판에 플라즈마 대미지가 가해지지 않는다. 또한, 전술한 바와 같이 형성된 라이너 막의 막질은, 도 10에 나타난 바와 같이, 전기적 특성 등에서, 열적 산화막에 의해 형성된 막의 막질보다 우수하다.
또한, 저온에서 라이너 막이 형성될 수 있기 때문에, 게이트 산화막이 이미 형성되어 있을 때에도, 형성된 게이트 산화막의 단부는 비정상적으로 산화되지 않는다. 또한, 낮은 용융점의 금속이 녹는다는 문제점도 회피된다. 따라서, 금속 처리 후에 라이너 막이 형성될 수 있다. 다시 말해, 라이너 막을 형성하는 단계의 순서가 제한되지 않기 때문에, 반도체 장치의 제조 과정의 단계의 순서의 자유도가 증가될 수 있어서, 제조 과정이 더 유동적으로 선택될 수 있다. 더 구체적으로는, 라이너 막을 형성하는 전술의 방법에 의해, MOS 트랜지스터가 형성된 후에 라이너 막이 형성될 수 있으며, 그 후, 트렌치가 충진되고, 이에 의해 소자 분리 영역으로 기능하는 STI가 형성될 수 있다.
또한, 본 실시형태에 따른 반도체 장치의 제조 방법이 피처리체 기판 상에 소자를 형성하는 단계, 및 소자를 형성한 후에 라이너 막을 형성하는 전술의 방법에 의해 라이너 막을 형성하는 단계를 포함하기 때문에, 전기적 특성이 우수하다.
여기서, 라이너 막이 형성되기 전에 플라즈마 처리가 행해지는 것이 바람직하다. 더 구체적으로는, 소자 분리 영역(63)에 라이너 막(76a)을 형성하는 방법은 라이너 막을 형성하는 단계 전에, 트렌치가 형성된 피처리체 기판에 대하여 트렌치의 표면 상에 플라즈마 처리를 행하는 단계를 포함한다. 따라서, 코너 부분에서 "라운딩(rounding) 효과"가 달성될 수 있다. 즉, 다시 도 15를 참조하면, 표면 배향에 대한 의존성이 없는 플라즈마 처리의 단계에 기인하여, 트렌치(75)의 측벽부(77a)와 트렌치(75)의 하부(77b) 사이의 코너 부분(78)에서의 라이너 막이 라운딩될 수 있다. 더 구체적으로, 측벽부(77a)에서 하부(77b)로 모난 부분이 없기 때문에, 라이너 막은 측벽부에서 하부(77b)까지 부드럽게 연결되도록 형성될 수 있다. 라이너 막의 코너 부분(78)이 라운딩되면, 밀집 전기장이 이 부분에 집중되는 것이 방지된다. 또한, 도 18은 도 15의 XVIII 부분에서 트렌치(75)의 코너 부분(78)을 나타내는 전자 현미경 사진을 나타낸다.
또한, 소자 분리 영역(63)에 라이너 막(76a)을 형성하는 방법은 라이너 막을 형성하는 단계 후에 라이너 막의 표면 상에서 플라즈마 처리를 행하는 단계를 포함한다. 이 경우, 형성된 라이너 막은 SiOH 등의 작은 수의 불순물을 갖는다. 그러한 막은 전기적 특성에 있어 절연 특성이 우수하다.
여기서, 처리 온도가 450℃ 이하인 동안, 온도가 300℃까지 더 낮아질 때, 예를 들어, 실리콘 산화막이 형성된 후에 플라즈마 처리를 행하는 것이 더욱 바람직하다. 더 구체적으로는, 소자 분리 영역에 라이너 막을 형성하는 방법은, 희가스의 분압비가 실리콘 화합물 가스, 산화 가스 및 희가스의 전체 가스압의 10% 이상이며 실리콘 화합물 가스와 산화 가스의 유효 흐름비(산화 가스/실리콘 화합물 가스)가 3 이상 11 이하인, 실리콘 화합물 가스, 산화 가스 및 희가스를 함유하는 처리 가스를 플라즈마 처리 챔버에 공급하는 단계, 플라즈마 처리 챔버 내로 공급된 마이크로파에 의해 생성된 플라즈마를 이용하여, 트렌치가 형성된 피처리체 기판이 300℃ 이하로 설정되는 조건 하에서, 트렌치의 표면 상에 실리콘 산화막으로 구성된 라이너 막을 형성하는 단계, 및 라이너 막의 형성 단계 후에 라이너 막의 표면 상에서 플라즈마 처리를 행하는 단계를 포함한다. 따라서, SiOH 등의 불순물을 더 적게 가지는 막이 300℃ 이하에서 형성될 수 있다. 또한, 이 경우에도, 소자 분리 영역에 라이너 막을 형성하는 방법은, 라이너 막을 형성하는 단계 전에, 트렌치가 형성된 피처리체 기판에 대해 트렌치의 표면에 플라즈마 처리를 행하는 단계를 포함할 수도 있다. 따라서, 전술한 바와 같은 "라운딩 효과"가 달성될 수 있기 때문에, 코너 부분에 전기장이 집중되는 것이 방지될 수 있어서, 비정상적인 방전이 효율적으로 방지된다.
또한, 라이너 막을 형성하는 방법에 따르면, 동일한 처리 챔버 내에서 공급되는 가스를 변경함으로써 복수의 처리 단계가 차례로 행해질 수 있다. 더 구체적으로는, 산소 가스 및 아르곤 가스를 함유하는 처리 가스를 공급함으로써, 마이크로파 플라즈마를 이용하여 트렌치의 표면 상에 플라즈마 처리를 행하고, 그 후 순차적으로 처리 챔버 내에 플라즈마를 유지하는 TEOS 가스를 공급함으로써, 실리콘 산화막으로 구성된 라이너 막이 플라즈마 CVD에 의해 형성된다. 또한, 플라즈마 CVD에 의해 TEOS 가스, 산소 가스, 및 아르곤 가스를 이용하여 실리콘 산화막으로 라이너 막을 형성한 후에, TEOS 가스 공급은 중단되고 산소 가스 및 아르곤 가스가 공급되면서 산소 가스의 공급량이 증가되고, 이에 의해 라이너 막에 플라즈마 처리가 행해질 수 있다. 따라서, 제조 과정에서의 산출 비용의 관점에서 복수의 처리를 일련으로 행하는 것은 상당히 이점이 크다.
전술한 실리콘 산화막은, 게이트 산화막이 플래시 메모리에서 형성될 때 적용될 수 있다. 도 19는 플래시 메모리의 일부를 개략적으로 나타내는 단면도이다. 먼저, 도 19를 참조하면, 플래시 메모리(81)는 실리콘 기판(82) 상에 형성된 소스(83a), 드레인(83b), 플로팅 게이트(84), 및 컨트롤 게이트(85)를 포함한다. 또한, 게이트 산화막(86)은 플로팅 게이트(84)와 실리콘 기판(82) 사이에 제1 절연층으로서 형성되어 있고, 게이트 산화막(87)은 플로팅 게이트(94)와 컨트롤 게이트(95) 사이에 제2 절연층으로서 형성되어 있다.
전술한 플래시 메모리의 제조 방법을 간략히 설명한다. 먼저, 피처리체 기판으로서 기능하는 실리콘 기판(82)의 주 표면 상에 게이트 산화막으로서 기능하는 제1 절연층이 형성되고, 플로팅 게이트(84)로서 기능하는 층이 제1 절연층 상에 형성된다. 그 후, 게이트 산화막(87)으로서 기능하는 제2 절연층이 플로팅 게이트(84)로 기능하는 층 상에 형성되고, 컨트롤 게이트(85)로 기능하는 층이 제2 절연층 상에 형성된다. 여기서, 플로팅 게이트(84)와 컨트롤 게이트(85) 사이에 제공되는 게이트 산화막(87)은 다음의 방법에 의해 형성된다. 먼저, 실리콘 화합물 가스, 산화 가스, 및 희가스를 함유하는 가스가 처리 챔버 내에 공급된다. 여기서, 실리콘 화합물 가스, 산화 가스, 및 희가스를 함유하는 가스와 관련하여, 희가스의 분압비는 실리콘 화합물 가스, 산화 가스, 및 희가스의 전체 분압비의 10% 이상이며, 실리콘 화합물 가스와 산화 가스의 유효 흐름비(산화 가스/실리콘 화합물 가스)는 3 이상 11 이하라는 점에 유의한다. 따라서, 처리 챔버 내에 공급된 마이크로파에 의해 발생되는 플라즈마를 이용하여, 실리콘 산화막으로 구성되며 제2 절연층으로 기능하는 게이트 산화막(87)이, 트렌치가 형성되는 피처리체 기판이 450℃ 이하로 설정된다는 조건 하에서, 트렌치의 표면 상에 형성된다.
전술한 바와 같이 형성된 게이트 산화막(87)은 전술한 바와 같이 상당히 우수한 전기적 특성을 갖는다. 또한, 이는 저온에서 형성될 수 있으며, 제조 과정의 자유도의 관점에서 이점을 갖는다. 유사하게, 제1 절연층으로서 기능하는 게이트 산화막(86), 및 컨트롤 게이트(85) 상이 형성될 절연층으로서 기능하는 게이트 산화막이 동일한 방법에 의해 생산될 수도 있다.
또한, 도 15에 나타난 소자 분리 영역에서, 트렌치는 충진된 트렌치로 추가로 제공될 수도 있다. 도 20은 이 경우 소자 분리 영역의 부근을 나타내는 확대 단면도이다. 도 20을 참조하면, MOS 타입 반도체 장치(91)는 실리콘 기판(92), 제1 트렌치(97a)를 충진함으로써 형성된 소자 분리 영역(93), 플로팅 게이트(94), 컨트롤 게이트(95), 및 제1 및 제2 게이트 산화막(96a 및 96b)을 포함한다. 제2 트렌치(97b)는 소자 분리 영역에 제1 트렌치(97a)의 충진층을 형성함으로써 제공된다.
전술한 실리콘 산화막은 MOS 타입 반도체 장치(91)에도 형성된다. 즉, 제1 및 제2 게이트 산화막, 그리고 제1 및 제2 트렌치(97a 및 97b)의 표면 상에 제공되는 라이너 막이 전술한 방법에 의해 형성된다. 따라서, 산화막은 바람직한 전기적 특성을 갖는다.
또한, 본 기술의 요점은 마이크로파 RLSA 플라즈마의 저(低)대미지 플라즈마의 이점을 사용하여 플라즈마 에너지의 도움으로 저온에서 고품질의 CVD 막이 형성될 수 있다는 것이다. 따라서, 300℃ 이하 등의 더 낮은 온도에서 구현되는 CVD 성막 기술에서의 발전이, 본 발명의 기술에 기초하여 쉽게 예측될 수 있다. 이 기술은 열에 의해 쉽게 영향받는 유기 재료를 함유하는 기판 상에 막이 형성되는 경우에 쉽게 적용될 수 있다.
[산업상 이용가능성]
본 발명에 따른 실리콘 산화막의 성막 방법, 실리콘 산화막, 반도체 장치, 및 실리콘 산화막의 생산 방법은, 우수한 품질을 갖는 실리콘 산화막으로 구성되는 박막이 저온 CVD 방법에 의해 형성될 필요가 있는 경우에 효율적으로 적용될 수 있다.

Claims (33)

  1. 실리콘 화합물 가스, 산화 가스, 및 희가스를 함유하는 처리 가스를 플라즈마 처리 챔버에 공급하는 단계로서, 상기 희가스의 분압비(partial pressure ratio)는 상기 실리콘 화합물 가스, 상기 산화가스, 및 상기 희가스의 전체 가스압의 10% 이상이며, 상기 실리콘 화합물 가스와 상기 산화가스의 유효 흐름비(산화 가스/실리콘 화합물 가스)는 3 이상 11 이하인, 단계;
    마이크로파를 상기 플라즈마 처리 챔버에 공급하는 단계; 및
    상기 마이크로파에 의해 발생된 플라즈마를 이용하여 피처리체 기판 상에 실리콘 산화막을 형성하는 단계
    를 포함하는 실리콘 산화막의 성막 방법.
  2. 제1항에 있어서,
    상기 실리콘 화합물 가스는 Si-O-R(알콕사이드 기)을 함유하는 실리콘 화합물 가스인 실리콘 산화막의 성막 방법.
  3. 제2항에 있어서,
    상기 실리콘 화합물은 TEOS(테트라에톡시실란) 가스인 실리콘 산화막의 성막 방법.
  4. 제1항에 있어서,
    상기 실리콘 화합물 가스는 실리콘 원자를 갖는 실란(실리콘 수소화물) 가스 및/또는 실란 화합물을 함유하는 실리콘 화합물 가스인 실리콘 산화막의 성막 방법.
  5. 제1항에 있어서,
    상기 산화 가스는 산소 가스를 함유하는 실리콘 산화막의 성막 방법.
  6. 제1항에 있어서,
    상기 산화 가스는 오존 가스를 함유하는 실리콘 산화막의 성막 방법.
  7. 제1항에 있어서,
    상기 플라즈마는 슬롯 안테나로부터 방출되는 마이크로파에 의해 발생되는 실리콘 산화막의 성막 방법.
  8. 제1항에 있어서,
    상기 희가스의 분압비는 상기 전체 가스압의 20% 이상 80% 이하인 실리콘 산화막의 성막 방법.
  9. 제1항에 있어서,
    상기 희가스의 분압비는 상기 전체 가스압의 40% 이상 75% 이하인 실리콘 산화막의 성막 방법.
  10. 제1항에 있어서,
    상기 유효 흐름비(산화 가스/실리콘 화합물 가스)는 4.0 이상 6.0 이하인 실리콘 산화막의 성막 방법.
  11. TEOS(테트라에톡시실란) 가스, 산소 가스, 및 Ar(아르곤) 가스를 함유하는 처리 가스를 플라즈마 처리 챔버에 공급하는 단계로서, 상기 Ar 가스의 분압비는 상기 TEOS 가스, 상기 산소 가스, 및 상기 Ar 가스의 전체 가스압의 20% 이상이며 상기 TEOS 가스와 상기 산소 가스의 유효 흐름비(산소 가스/TEOS 가스)는 3 이상 11 이하인, 단계;
    슬롯을 통해 마이크로파를 상기 플라즈마 처리 챔버에 공급하는 단계; 및
    상기 마이크로파에 의해 발생된 플라즈마를 이용하여 피처리체 기판 상에 실리콘 산화막을 형성하는 단계
    를 포함하는 실리콘 산화막의 성막 방법.
  12. 제11항에 있어서,
    상기 Ar 가스의 분압비는 상기 전체 가스압의 40% 이상 75% 이하인 실리콘 산화막의 성막 방법.
  13. 제11항에 있어서,
    상기 유효 흐름비(산소 가스/TEOS 가스)는 4.0 이상 6.0 이하인 실리콘 산화막의 성막 방법.
  14. 제1항에 있어서,
    상기 피처리체 기판의 온도는 450℃ 이하로 설정되는 실리콘 산화막의 성막 방법.
  15. 제1항에 있어서,
    상기 피처리체 기판의 온도는 360℃ 이상 390℃ 이하로 설정되는 실리콘 산화막의 성막 방법.
  16. 제1항에 있어서,
    상기 플라즈마 처리 챔버 내의 압력은 6.67Pa 이상 133.32Pa 이하로 설정되는 실리콘 산화막의 성막 방법.
  17. 제1항에 따른 성막 방법에 의해 형성된 실리콘 산화막.
  18. 슬롯을 통해 공급된 마이크로파에 의해 발생된 플라즈마를 이용하여, 금속 배선을 포함하는 피처리체 기판 상에 형성된 실리콘 산화막으로서,
    상기 실리콘 산화막에는 불순물 구성요소(Si-OH, Si-H 및 SiO-CH3)가 실질적으로 함유되어 있지 않은 실리콘 산화막.
  19. 마이크로파 여기된 플라즈마를 이용하여 형성된 실리콘 산화막으로서,
    P 타입 기판 상에 형성되고 7nm±1nm의 EOT(equivalent oxide film thickness; 등가 산화막 두께)를 갖는 실리콘 산화막에 음의 포텐셜이 인가될 때 리크 전류 밀도가 1.0×10-7A/cm2 이하이며, 그에 7MV/cm의 전기장이 인가되는 실리콘 산화막.
  20. 제19항에 있어서,
    상기 실리콘 산화막에는 불순물 구성요소(Si-OH, Si-H 및 SiO-CH3)가 실질적으로 함유되어 있지 않은 실리콘 산화막.
  21. 제17항에 따른 실리콘 산화막을 포함하는 반도체 장치.
  22. 피처리체 기판 상에 450℃ 이상의 열처리에 기인하여 조성이 변화되는 저(低)용융점 금속을 함유하는 금속 재료를 가지며, 제17항에 따른 실리콘 산화막을 포함하는 반도체 장치.
  23. 제24항에 있어서,
    상기 금속 재료는 Cu(구리) 또는 Al(알루미늄)인 반도체 장치.
  24. 제17항에 따른 실리콘 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  25. 소자 분리 영역에 라이너 막을 성막하는 방법으로서,
    실리콘 화합물 가스, 산화 가스, 및 희가스를 함유하는 처리 가스를 플라즈마 처리 챔버에 공급하는 단계로서, 상기 희가스의 분압비는 상기 실리콘 화합물 가스, 상기 산화 가스, 및 상기 희가스의 총 가스압의 10% 이상이며, 상기 실리콘 화합물 가스와 상기 산화 가스의 유효 흐름비(산화 가스/실리콘 화합물 가스)는 3 이상 11 이하인, 단계; 및
    트렌치가 형성된 피처리체 기판이 450℃ 이하로 설정되는 조건에서, 상기 플라즈마 처리 챔버 내로 공급된 마이크로파에 의해 발생된 플라즈마를 이용하여, 상기 트렌치의 표면 상에 실리콘 산화막으로 구성된 라이너 막을 형성하는 단계
    를 포함하는 라이너 막의 성막 방법.
  26. 제27항에 있어서,
    상기 라이너 막 형성 단계 전에, 상기 트렌치가 형성되는 피처리체 기판에 대하여, 상기 트렌치의 표면 상에 플라즈마 처리를 행하는 단계를 포함하는 라이너 막의 성막 방법.
  27. 제27항에 있어서,
    상기 라이너 막의 형성 단계 후에, 상기 라이너 막의 표면 상에 플라즈마 처리를 행하는 단계를 포함하는 라이너 막의 성막 방법.
  28. 제27항에 있어서,
    상기 실리콘 화합물 가스는 TEOS 가스를 함유하는 라이너 막의 성막 방법.
  29. 제27항에 있어서,
    상기 산화 가스는 산소 가스를 함유하는 라이너 막의 성막 방법.
  30. 제27항에 있어서,
    상기 희가스는 아르곤 가스를 함유하는 라이너 막의 성막 방법.
  31. 소자 분리 영역에 라이너 막을 성막하는 방법으로서,
    실리콘 화합물 가스, 산화 가스, 및 희가스를 함유하는 처리 가스를 플라즈마 처리 장치에 공급하는 단계로서, 상기 희가스의 분압비는 상기 실리콘 화합물 가스, 상기 산화 가스, 및 상기 희가스의 전체 가스압의 10% 이상이며 상기 실리콘 화합물 가스와 상기 산화 가스의 유효 흐름비(산화 가스/실리콘 화합물 가스)는 3 이상 11 이하인, 단계;
    트렌치가 형성된 피처리체 기판이 300℃ 이하로 설정되는 조건에서, 상기 플라즈마 처리 챔버 내로 공급된 마이크로파에 의해 발생된 플라즈마를 이용하여, 상기 트렌치의 표면 상에 실리콘 산화막으로 구성된 라이너 막을 형성하는 단계; 및
    상기 라이너 막의 형성 단계 후에 상기 라이너 막의 표면 상에 플라즈마 처리를 행하는 단계
    를 포함하는 라이너 막의 성막 방법.
  32. 제33항에 있어서,
    상기 라이너 막 형성 단계 전에, 상기 트렌치가 형성되는 피처리체 기판에 대하여, 상기 트렌치의 표면 상에 플라즈마 처리를 행하는 단계를 포함하는 라이너 막의 성막 방법.
  33. 피처리체 기판 상에 소자를 형성하는 단계; 및
    상기 소자를 형성하는 단계 후에 제27항에 따른 라이너 막 성막 방법에 의해 라이너 막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.

KR1020107023086A 2008-05-13 2009-05-11 실리콘 산화막의 성막 방법, 실리콘 산화막, 반도체 장치, 반도체 장치의 제조 방법 및 라이너 막의 성막 방법 KR101147920B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US12759108P 2008-05-13 2008-05-13
US61/127,591 2008-05-13
JP2008224162 2008-09-01
JPJP-P-2008-224162 2008-09-01
JPJP-P-2009-036749 2009-02-19
JP2009036749 2009-02-19
PCT/JP2009/059106 WO2009139485A1 (en) 2008-05-13 2009-05-11 Film forming method of silicon oxide film, silicon oxide film, semiconductor device, and manufacturing method of semicomductor device

Publications (2)

Publication Number Publication Date
KR20100126513A true KR20100126513A (ko) 2010-12-01
KR101147920B1 KR101147920B1 (ko) 2012-05-24

Family

ID=41318839

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107023086A KR101147920B1 (ko) 2008-05-13 2009-05-11 실리콘 산화막의 성막 방법, 실리콘 산화막, 반도체 장치, 반도체 장치의 제조 방법 및 라이너 막의 성막 방법

Country Status (6)

Country Link
US (1) US8486792B2 (ko)
JP (1) JP5387586B2 (ko)
KR (1) KR101147920B1 (ko)
CN (1) CN102027580A (ko)
TW (1) TW201013781A (ko)
WO (1) WO2009139485A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190133789A (ko) * 2017-04-21 2019-12-03 램 리써치 코포레이션 저 압축 응력, 고 막 (film) 안정성 및 저 수축성을 가진 두꺼운 테트라에틸 오르토실리케이트 막을 고 증착 레이트로 증착하기 위한 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5893865B2 (ja) * 2011-03-31 2016-03-23 東京エレクトロン株式会社 プラズマ処理装置およびマイクロ波導入装置
KR101657341B1 (ko) * 2011-04-25 2016-09-13 도쿄엘렉트론가부시키가이샤 성막 방법
TWI522490B (zh) * 2012-05-10 2016-02-21 應用材料股份有限公司 利用微波電漿化學氣相沈積在基板上沈積膜的方法
CN105762107A (zh) * 2014-12-18 2016-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9570289B2 (en) 2015-03-06 2017-02-14 Lam Research Corporation Method and apparatus to minimize seam effect during TEOS oxide film deposition
CN106783535A (zh) * 2016-11-28 2017-05-31 武汉新芯集成电路制造有限公司 一种改善peteos薄膜缺陷的方法和半导体结构
JP6348648B2 (ja) * 2017-08-28 2018-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7048433B2 (ja) * 2018-06-22 2022-04-05 東京エレクトロン株式会社 成膜方法及び成膜装置
WO2020019149A1 (en) * 2018-07-24 2020-01-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with corrosion-resistant composite spacer
KR102018318B1 (ko) * 2018-09-11 2019-09-04 주식회사 유진테크 박막 형성 방법
KR20210054035A (ko) * 2018-10-04 2021-05-12 버슘머트리얼즈 유에스, 엘엘씨 고품질 실리콘 옥사이드 박막의 고온 원자 층 증착용 조성물
JP2021195609A (ja) * 2020-06-17 2021-12-27 東京エレクトロン株式会社 成膜方法及び成膜装置
GB2605379A (en) * 2021-03-29 2022-10-05 Barton Blakeley Tech Limited Reaction vessel
US20220317002A1 (en) * 2021-03-31 2022-10-06 The Research Foundation For The State University Of New York Systems and methods for annealing samples

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02224234A (ja) * 1989-02-27 1990-09-06 Hitachi Ltd プラズマ処理装置およびその処理方法
JP3440714B2 (ja) 1995-12-11 2003-08-25 ソニー株式会社 シリコン化合物系絶縁膜の成膜方法
KR19980019046A (ko) * 1996-08-29 1998-06-05 고사이 아키오 연마용 조성물 및 이의 용도(Abrasive composition and use of the same)
JP2000021598A (ja) 1998-07-02 2000-01-21 Sony Corp プラズマ処理装置
US6800512B1 (en) * 1999-09-16 2004-10-05 Matsushita Electric Industrial Co., Ltd. Method of forming insulating film and method of fabricating semiconductor device
US6849554B2 (en) * 2002-05-01 2005-02-01 Applied Materials, Inc. Method of etching a deep trench having a tapered profile in silicon
US20040005781A1 (en) * 2002-07-02 2004-01-08 Chartered Semiconductor Manufacturing Ltd. HDP SRO liner for beyond 0.18 um STI gap-fill
JP2004193585A (ja) * 2002-11-29 2004-07-08 Fujitsu Ltd 半導体装置の製造方法と半導体装置
JP2004336019A (ja) * 2003-04-18 2004-11-25 Advanced Lcd Technologies Development Center Co Ltd 成膜方法、半導体素子の形成方法、半導体素子、表示装置の形成方法及び表示装置
JP2005252012A (ja) 2004-03-04 2005-09-15 Advanced Lcd Technologies Development Center Co Ltd 成膜方法、半導体素子の形成方法、半導体装置、及び表示装置
KR100672754B1 (ko) * 2004-05-10 2007-01-22 주식회사 하이닉스반도체 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
KR100781033B1 (ko) * 2005-05-12 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2007258266A (ja) * 2006-03-20 2007-10-04 Fujitsu Ltd 半導体装置の製造方法
JP5015534B2 (ja) * 2006-09-22 2012-08-29 財団法人高知県産業振興センター 絶縁膜の成膜方法
JP2008091176A (ja) 2006-09-29 2008-04-17 Tokyo Electron Ltd マイクロ波プラズマ処理装置、一体型スロット形成部材、マイクロ波プラズマ処理装置の製造方法および使用方法
JP2008124424A (ja) * 2006-10-16 2008-05-29 Tokyo Electron Ltd プラズマ成膜装置及びプラズマ成膜方法
JP2010192755A (ja) * 2009-02-19 2010-09-02 Tokyo Electron Ltd シリコン酸化膜の成膜方法および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190133789A (ko) * 2017-04-21 2019-12-03 램 리써치 코포레이션 저 압축 응력, 고 막 (film) 안정성 및 저 수축성을 가진 두꺼운 테트라에틸 오르토실리케이트 막을 고 증착 레이트로 증착하기 위한 방법

Also Published As

Publication number Publication date
WO2009139485A1 (en) 2009-11-19
JP5387586B2 (ja) 2014-01-15
TW201013781A (en) 2010-04-01
US20110074013A1 (en) 2011-03-31
US8486792B2 (en) 2013-07-16
JP2011524075A (ja) 2011-08-25
KR101147920B1 (ko) 2012-05-24
CN102027580A (zh) 2011-04-20

Similar Documents

Publication Publication Date Title
KR101147920B1 (ko) 실리콘 산화막의 성막 방법, 실리콘 산화막, 반도체 장치, 반도체 장치의 제조 방법 및 라이너 막의 성막 방법
US6897149B2 (en) Method of producing electronic device material
KR100662310B1 (ko) 반도체 장치 및 그 제조 방법
JP4987206B2 (ja) フラッシュメモリ素子の製造方法
JP4429300B2 (ja) 電子デバイス材料の製造方法
KR100945770B1 (ko) 실리콘 산화막의 형성 방법, 반도체 장치의 제조 방법 및컴퓨터 기억 매체
JP2002261097A (ja) 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法
WO2010038900A1 (ja) 酸化珪素膜、酸化珪素膜の形成方法、および、プラズマｃｖｄ装置
TW200903643A (en) Method for forming silicon nitride film, method for manufacturing nonvolatile semiconductor memory device, nonvolatile semiconductor memory device and plasma processing apparatus
WO2010095330A1 (ja) シリコン酸化膜の成膜方法および半導体装置の製造方法
WO2011033987A1 (ja) 成膜方法、半導体素子の製造方法、絶縁膜および半導体素子
WO2010038887A1 (ja) 二酸化珪素膜およびその形成方法、コンピュータ読み取り可能な記憶媒体並びにプラズマｃｖｄ装置
KR20070076785A (ko) 반도체 디바이스의 절연막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170421

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180502

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 8