KR20100122413A

KR20100122413A - 마이크로 비아를 포함하는 베이스 기판을 이용한 초박형 인쇄회로기판 및 그 제조방법

Info

Publication number: KR20100122413A
Application number: KR1020090041440A
Authority: KR
Inventors: 심재철; 차상석; 오춘환; 정창보
Original assignee: 주식회사 심텍
Priority date: 2009-05-12
Filing date: 2009-05-12
Publication date: 2010-11-22
Also published as: KR101093057B1

Abstract

본 발명은 마이크로 비아를 포함하는 베이스 기판을 이용한 초박형 인쇄회로기판 및 그 제조 방법에 관한 것으로, BGA(Ball Grid Array) 또는 LGA(Land Grid Array) 타입의 마이크로 비아(Micro Via)를 포함하는 베이스 기판과, 상기 베이스 기판 상부에 형성되는 IC 칩 실장용 인쇄회로 패턴 및 상기 인쇄회로 패턴 보호 및 상기 IC 칩 실장부를 노출시키는 솔더 마스크 패턴을 포함하는 인쇄회로기판을 제공함으로써, 고밀도 회로 패턴을 갖는 박형의 인쇄회로기판을 용이하게 제조할 수 있도록 하는 발명에 관한 것이다.

Description

마이크로 비아를 포함하는 베이스 기판을 이용한 초박형 인쇄회로기판 및 그 제조방법{ULTRA-SLIM PRINTED-CIRCUIT-BOARD FABRICATED USING BASE SUBSTRATE INCLUDING MICRO VIA AND METHOD FOR FABRICATING THE SAME}

본 발명은 마이크로 비아를 포함하는 베이스 기판을 이용한 초박형 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 구체적으로 BVH(Blind Via Hole) 또는 PTH(Plated Through Hole)과 같은 특수 공법을 사용하지 않고도 고밀도 회로 패턴을 갖는 박형의 인쇄회로기판을 용이하게 제조할 수 있도록 하는 기술에 관한 것이다.

전자산업의 발달에 따라 전자 부품이 고기능화, 소형화 되고 있다. 특히 휴대단말기의 두께를 줄이기 위하여 탑재되는 부품의 두께를 감소해야 하는 요구가 증가하고 있는 상황이다.

이러한 상황에서 휴대폰의 부품 중에서 패키지(이하 PKG)의 높이를 낮추어야 하는 것도 중요한 문제중의 하나가 되었다.

한편, 이동통신 부문이 다양한 서비스가 늘어남에 따라서 휴대폰에 탑재되는 부품 수가 늘어나게 됨에 따라서, PKG의 높이를 감소시키는 것이 더욱더 어려워 지고 있는 상황이다.

상기와 같은 휴대폰의 크기를 감소 시키는 추세는 최종사용자의 중요한 요구사항 중의 하나이기 때문에 결국에는 하나의 중간 매개체(Interposer) 상에 여러개의 칩(Chip)을 실장시키는 추세로 전향되고 있는 상태이다.

특히 IC의 중간 매개체(Interposer)로 사용되는 기판인 CSP(Chip Scale Package)가 휴대폰에 채용되는 수가 증가하기 시작하여 현재는 거의 모든 PKG가 CSP기판을 사용하고 있으며 대부분의 IC 칩 스택이 이루어지고 있는 분야가 CSP기판이 되고 있다.

하지만 IC 칩을 하나라도 더 실장하는 데있어서, 한계가 되는 것은 제한된 전체 PKG의 높이에 맞추어야 한다는 것이다. 이를 위해서 2가지 방향으로 대안이 제시되고 있다.

이 2가지 방향은 IC 칩 자체의 두께를 감소시키는 방향과 중간 매개체(Interposer)의 두께를 감소시키는 방향이다.

IC 칩의 두께는 현재는 50㎛이하까지 가능하며 실장업체에서도 상당한 수준까지의 기술력을 확보하고 있다. 하지만 그 이하의 두께에 대해서는 현재 다양한 연구를 하고 있는 상태이며 현재 기준으로는 한계치까지 도달해 있다고 보고 있다.

다음으로, 중간 매개체(Interposer)의 두께 또한 상당히 얇은 상태까지 접근해 있는 상태이다. 현재 기술의 한계치라고 보고 있으므로 이를 더 얇게 하기 위해 서는 중간 매개체(Interposer)의 구성성분들에 대한 하한값으로 접근하여 전체 두께를 감소시키는 방향으로 접근하고 있는 상황이다.

한편, 종래의 인쇄회로기판 제작공정 중에 회로형성을 위한 방법으로는 텐팅에칭(Tenting-etching)공법 과 세미애디티브프로세스(Semi-Additive Process; 이하 SAP)공법으로 나누어 진다.

텐팅 공법은 동박적층판에 일정한 두께로 형성되어 있는 동박 상에 에칭 레지스트 패턴을 형성하고, 기판을 에칭액에 담금으로써 회로가 아닌 부분을 식각하여 회로패턴을 형성하는 방법이다.

다음으로, 최근에 널리 사용되는 SAP공법은 무동박적층판에 씨드 (seed)층을 형성한 후 도금 레지스트 패턴을 형성하고, 회로가 될 부분만 도금에 의해 형성한 다음 도금 레지스트 및 씨드층을 제거하여 회로 패턴을 구현하는 방법이다.

SAP 공법의 단점인 동도금층과(Copper)과 레진간의 접착력을 개선한 MSAP(Modified Semi-Additive Process)공법이 있다.

MSAP공법은 동박을 하프 에칭 등으로 얇게 만들거나 처음부터 얇은 동박을 사용해 BVH(Blind Via Hole) 또는 PTH(Plated Through Hole)을 기계식 또는 레이저를 이용하여 형성한 후 화학동도금을 두껍게 올리고, 드라이 필름을 밀착한 후 현상, 패턴 도금, 박리 및 플래시 에칭을 통해 스페이스(space) 부분에 남은 화학동도금 을 제거하는 과정을 수행하여 인쇄회로기판을 형성하는 공정이다.

이와 같은 일반적인 인쇄회로 기판의 층간 연결은 BVH 또는 PTH 형성하고 도 금 방법을 적용하고 있어 공정 비용이 증가하고, 에폭시 보이드 문제 등에 의하여 후속 공정에서 칩 실장 시 문제가 발생할 수 있는 위험이 있다.

도 1a 내지 도 1g는 종래 기술에 따른 BVH 또는 PTH 형성과정을 도시한 단면도들이다.

도 1a를 참조하면, 베이스 기재 필름(20)의 양면에 상부 동박층(30) 및 하부 동박층(10)을 형성한다. 이때, 베이스 기재필름(20)은 일반적으로 에폭시(Epoxy)를 사용한다.

도 1b를 참조하면, 드릴 공정으로 상부 동박층(30) 및 하부 동박층(10)의 회로 도통을 위해 필요한 관통홀(40)을 형성한다. 이때, 관통홀(40)은 BVH 또는 PTH로 분류될 수 있으며, 이 중에서 드릴 공정에 의한 것은 비용이 비싸고, 인쇄회로 기판 공정의 원활한 취급을 위해 일정 수준의 베이스 기재 필름(20) 두께를 확보해야 하므로, 전체적인 인쇄회로기판의 두께를 감소시키는데 저해가 되는 문제가 있다.

도 1c를 참조하면, 상부 동박층(30) 및 하부 동박층(10)의 회로 도통에 필요한 홀속 도금을 위한 예비과정으로 패턴도금에 필요한 베이스 도금층(50)을 형성한다.

도 1d를 참조하면, 베이스 도금층(50)의 상부 및 하부에 각각 정면-라미네이션, 노광 및 현상 공정을 수행하여 패턴도금에 필요한 레지스트 드라이 필름 패턴(60)를 형성한다.

도 1e를 참조하면, 패턴도금을 이용하여 회로 패턴(70)를 형성한다.

도 1f를 참조하면, 박리공정으로 레지스트 드라이 필름 패턴(60)을 제거한다.

도 1g를 참조하면, 회로간 쇼트를 방지하고, 원활한 전기적 도통을 위해 레지스트 드라이 필름 패턴(60)이 형성되었던 영역 하부의 베이스 도금층(50) 및 상부 동박층(30) 을 플레쉬 에칭으로 제거하여 베이스 도금층 패턴(55) 및 상부 동박 패턴(35)을 형성하고, 디자인상 원하는 회로 패턴을 형성한다.

이때, 플레쉬 에칭으로 베이스 도금층(50)을 제거 하는 동안 형성하고자 하는 회로의 편측으로 에칭이 되는 문제가 발생할 수 있다. 특히, 미세(fine) 패턴의 경우 이러한 문제가 심각하게 나타나고 있다.

통상적으로 플레쉬 에칭은 기존 상부 동박층(30) 3㎛, 베이스 도금층(50) 2㎛ 및 베이스 기판에 흡수된 동박까지 제거하기 위해 7㎛정도 플레쉬 에칭을 진행하기 때문에 형성하고자 하는 회로도 편측 회로가 단일 편측에 7㎛, 양측 총 14㎛정도 회로가 감소하여 미세 패턴을 형성하는데 큰 어려움이 발생하는 것이다.

아울러, 최종 회로 패턴 형성 후 회로와 연결되는 와이어 본딩 칩 또는 플립 칩을 실장하여야 하는데, 이때 관통홀(40)에 절연층이 정상적으로 매립되지 못해서 보이드가 발생하는 문제가 있다.

도 2 및 도 3은 종래 기술에 따른 에폭시 보이드 문제를 나타낸 단면 사진들이다.

도 2를 참조하면, IC 칩 실장을 위하여 베이스 기재 필름 전면에 절연층을 형성하였을 경우 관통홀 부분의 절연층이 오목하게 들어간 것을 알 수 있다. 이와 같은 현상은 후속 공정에서 보이드 발생 및 기판의 휨에 따른 IC 칩의 손실 문제를 야기할 수 있다.

도 3을 참조하면, 절연층 상부에 다이 어테치 필름(D/A Film)형성되고, 그 상부에 실리콘 다이(Si Die)가 실장되는데, 절연층의 오목한 부분 때문에 다이 어태치 필름이 들뜨게 되어서, 관통홀 상부에 필름 보이드(Film Void on Hole)가 발생한 것을 볼 수 있다.

이와 같은 보이드가 존재하는 상태에서 IC 칩을 작동시키면, 열 방출이 원활하지 못하고, 보이드가 확장되어 기판이 휘어지는 문제가 발생할 수 있다. 그리고, 기판이 휘어지게 되면 실장된 IC 칩 또한 손상될 수 있다.

도 4는 종래의 어샘블리 공정의 리플로우 온도를 측정한 그래프이다.

도 4를 참조하면, 상기 도 3에서와 같은 보이드 문제로 인하여, 인쇄회로기판이 고온의 리플로우 과정에서 휘어짐 현상을 보이는 것을 알 수 있다. 이러한 기판의 휘어짐은 IC 칩 손상 및 떨어짐 문제를 유발시키므로, 보이드 발생은 인쇄회로기판의 성능향상에 치명적임을 알 수 있다.

상술한 바와 같이, BVH(Blind Via Hole) 또는 PTH(Plated Through Hole)을 형성하는 경우 고 비용이 들어가고, 고밀도의 회로 패턴을 형성하는 것이 어려우며, 인쇄회로 기판의 최종두께를 감소시키는 것 또한 어려워지는 문제가 있다.

본 발명은 마이크로 비아를 포함하는 초박형 기판을 제조함으로써, 종래의 BVH(Blind Via Hole) 또는 PTH(Plated Through Hole)과 같은 특수 공법을 사용하지 않고도, 고밀도, 미세 회로 패턴을 갖는 박형의 인쇄회로기판을 용이하게 제조할 수 있고, IC 칩 실장이 용이하도록 하는 마이크로 비아를 포함하는 베이스 기판을 이용한 초박형 인쇄회로기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 마이크로 비아를 포함하는 베이스 기판을 이용한 초박형 인쇄회로기판은 BGA(Ball Grid Array) 또는 LGA(Land Grid Array) 타입의 마이크로 비아(Micro Via)를 포함하는 베이스 기판과, 상기 베이스 기판 상부에 형성되는 IC 칩 실장용 인쇄회로 패턴 및 상기 베이스 기판 및 상기 인쇄회로 패턴 상부에 형성되어, 상기 인쇄회로 패턴 보호 및 상기 IC 칩 실장부를 노출시키는 솔더 마스크 패턴을 포함하는 것을 특징으로 한다.

아울러, 본 발명에 따른 마이크로 비아를 포함하는 초박형 베이스 기판 제조 방법은 동박층을 포함하는 캐리어 기판 상부에 BGA(Ball Grid Array) 또는 LGA(Land Grid Array) 타입의 솔더볼 랜드 및 패턴을 형성하고, 상기 솔더볼 랜드상에 마이크로 비아(Micro Via) 패턴을 형성하며, 상기 솔더볼 랜드 및 마이크로 비아 패턴을 포함하는 절연층을 베이스 기판으로 하여, 베이스 기판 상부에 IC 칩 실장을 위한 인쇄회로 패턴을 형성하는 방법을 사용하는 것을 특징으로 한다.

본 발명은 매립 패턴(Buried Pattern) 형태로 구비되는 마이크로 비아를 포함하는 박형 베이스 기판을 제조함으로써, 종래의 BVH(Blind Via Hole) 또는 PTH(Plated Through Hole)과 같은 특수 공법을 사용하지 않고도 고밀도 회로 패턴을 갖는 초박형의 인쇄회로기판을 용이하게 제조할 수 있도록 한다. 또한, 인쇄회로기판 제조 후 IC 칩 실장이 용이하고, BGA 타입 또는 LGA 타입 형성이 용이하도록 하므로, 본 발명은 생산성 향상 및 제조 원가를 절감시키는 효과를 제공한다.

본 발명은 BGA(Ball Grid Array) 또는 LGA(Land Grid Array) 타입의 마이크로 비아(Micro Via)를 포함하는 베이스 기판과, 상기 베이스 기판 상부에 형성되는 IC 칩 실장용 인쇄회로 패턴 및 상기 베이스 기판 및 상기 인쇄회로 패턴 상부에 형성되어, 상기 인쇄회로 패턴 보호 및 상기 IC 칩 실장부를 노출시키는 솔더 마스크 패턴을 포함하는 인쇄회로기판을 제공함으로써, 고밀도 회로 패턴을 갖는 박형의 인쇄회로기판을 용이하게 제조할 수 있도록 하는 발명에 관한 것이다.

이하에서는, 본 발명의 상술한 목적에 근거하여 마이크로 비아를 포함하는 초박형 기판을 이용한 인쇄회로기판 및 그 제조 방법에 대하여 상세히 설명하는 것으로 한다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 상세하게 후술되어 있는 실시예들 및 도면을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

도 5는 종래 기술에 따른 인쇄회로기판의 패턴 밀도를 나타낸 단면도이고, 도 6은 본 발명에 따른 인쇄회로기판의 패턴 밀도를 나타낸 단면도이다.

도 5를 참조하면, 관통홀을 통전시키는 비아(25)가 별도로 형성되고, IC 칩 실장을 위한 상부 회로 패턴(35)과, BGA 또는 LGA 타입 결정을 위한 회로 솔더볼 랜드(45)로 연결되어 패턴 밀도가 높지 못한 문제가 있다. 아울러, 인쇄회로 기판 공정의 원활한 취급을 위해 일정 수준의 베이스 기재 필름(20) 두께를 확보해야 하므로, 전체적인 인쇄회로기판의 두께를 자유로이 감소시킬수 없고 솔더 레지스트 패턴(55) 형성을 위한 정렬 공정도 별도로 필요하게 되어 인쇄회로기판 제조가 용이하지 못한 문제가 있다.

반면에, 본 발명에 따른 도 6의 경우에는 관통홀을 형성하지 않고, 비아(120)에 IC 칩 실장을 위한 상부 회로 패턴(130)과, BGA 또는 LGA 타입 결정을 위한 회로 패턴(110)을 결합함으로써, 인쇄회로기판의 패턴 밀도를 증가시키고, 기판의 두께 또한 현저하게 감소시킬 수 있다.

따라서, 도 5 및 도 6에서 각각 형성될 수 있는 가능한 패턴 크기 데이터를 조사하여 비교하면, 하기 [표 1]과 같이 나타낼 수 있다.

[표 1]

상기 [표 1]을 참조하면, 종래의 경우 관통홀 및 비아(25) 형성을 위해서 135 ~ 175㎛의 영역이 필요하였으나, 본 발명의 경우 100㎛ 이하로 제어될 수 있고, BGA 또는 LGA 형성을 위한 회로 패턴 유효 영역도 350㎛에서 200㎛ 이하로 감소시킬 수 있으므로, 볼 피치를 0.5mm에서 0.3mm까지 감소시켜 패턴 밀도를 증가시킬 수 있다. 아울러, 상기와 같은 사이즈를 고려할 때, 종래의 경우 기판 두께를 100㎛까지 형성할 수 있었으나, 본 발명에서는 80㎛이하 두께도 용이하게 실현 가능하게 되었다. 따라서, 본 발명에 따른 인쇄회로기판 제조 방법을 이용하면 설계 향상 효율을 극대화 시킬 수 있다.

도 7은 본 발명에 따른 인쇄회로기판 제조 방법을 나타낸 순서도이다.

도 7을 참조하면, 먼저 초박형 기판 제조를 위해서 동박층을 포함하는 캐리어 기판을 마련하는 단계(S200)를 수행한다. 다음에는, 회로 패턴 형성을 위한 감광막 패턴 형성 단계(S210)를 수행한 후, 감광막 패턴 사이의 영역에 도전층을 형성하는 단계(S220)를 수행하고, 이어서 감광막 패턴을 제거하는 단계(S230)를 수행한다.

다음에는, 감광막 패턴 형성 단계(S210)부터 제거 단계(S230)까지 1회 더 반복 수행하여, 회로 패턴 상부에 마이크로 비아를 형성한다. 이때, 제 1회차 공정에서 형성되는 회로 패턴은 볼 랜드부로 사용되거나 볼 랜드부를 제외한 회로부로 사용될 수 있으며, 제 2회차 공정에서 실질적인 마이크로 비아가 형성되는 것이다.

아울러, 도전층 또는 마이크로 비아 표면에 조도를 부여하는 단계(S240)도 필요에 따라서 선택적으로 수행할 수 있다.

그 다음에는, 상기와 같이 형성된 초박형 기판 상부에 절연층을 라미네이션하고, 마이크로 비아가 절연층 표면에 노출될 수 있도록 그라인딩하는 단계(S270)를 수행한다.

그 다음에는, IC 칩 실장을 위한 첫 단계로 절연층을 포함하는 초박형 기판 상부에 시드층을 형성(S300) 한다.

그 다음에는, 시드층 상부에 감광막 패턴을 형성(S310) 한다. 그 다음에는 감광막 패턴 사이의 영역에 회로 패턴을 형성한 후, 감광막 패턴을 제거하는 단 계(S320)를 수행한다.

그 다음에는, 시드층 제거하는 단계(S330)를 수행하고, 솔더 마스크 패턴을 형성하는 단계(S340)를 수행한다.

그 다음에는, 솔더 마스크 패턴에 의해 노출된 회로 패턴 상부에 표면처리층을 형성하는 단계(S350)를 수행한다.

그 다음에는, IC 칩을 실장하는 단계(S360)를 수행하고, 캐리어 기판을 제거하는 단계(S370)를 수행하고, 최종적으로 BGA 타입 또는 LGA 타입을 설정하는 단계(S380)를 수행한다.

이하에서는, 상술한 각 단계별 공정에 대해 보다 상세하게 설명하는 것으로 한다.

도 8a 내지 도 8h는 본 발명에 따른 마이크로 비아를 포함하는 초박형 기판을 제조하는 방법을 도시한 단면도들이다.

도 8a를 참조하면, 캐리어 기판(400) 상부에 제 1 동박층(410) 및 제 2 동박층(420)을 형성한다. 이때, 캐리어 기판(400)은 절연층을 사용하는 것이 바람직하나, 스테인레스 기판을 이용할 수도 있다. 아울러, 스테인레스 기판을 이용하는 경우 이형층으로 작용하는 제 1 동박층(410) 형성 공정을 생략할 수 있다. 또한, 상기 형태의 캐리어 기판(400)은 CCL과 같은 상용 동박적층필름을 구입하여 그대로 이용할 수 있다.

도 8b를 참조하면, 제 2 동박층(420) 상부에 랜드층 영역을 정의하는 제 1 감광막 패턴(430)을 형성한다. 이때, 랜드층은 BGA 타입 또는 LGA 타입 설정을 위한 회로 패턴이 된다.

도 8c를 참조하면, 제 1 감광막 패턴(430) 사이의 영역에 제 1 도전층(440)을 형성한다. 이때, 제 1 도전층(440)은 동도금 패턴, B2it 범프 및 스퍼터링 금속 패턴 중 선택된 하나 이상의 형태로 형성하는 것이 바람직하다.

도 8d를 참조하면, 제 1 감광막 패턴(430)을 제거하는 단계를 수행한다. 이때, 제 1 도전층(440) 상부도 일부 식각될 수 있다. 아울러, 제 1 감광막 패턴(430)을 제거하지 않고 바로 후속 공정을 진행할 수도 있다.

도 8e를 참조하면, 제 1 도전층(440) 상부에 제 2 감광막 패턴(450)을 형성한다. 이때, 제 2 감광막 패턴(450)에 의해 노출되는 영역은 마이크로 비아 형성 영역이되므로, 25 ~ 150㎛ 선폭이 되도록 형성하는 것이 바람직하다.

도 8f를 참조하면, 제 2 감광막 패턴(450) 사이의 영역에 제 2 도전층(460)을 형성한다. 이때, 제 2 도전층(460)도 제 1 도전층(440)과 동일하게 동도금 패턴, B2it 범프 및 스퍼터링 금속 패턴 중 선택된 하나 이상의 형태로 형성하는 것이 바람직하다.

도 8g를 참조하면, 제 2 감광막 패턴(450)을 제거하여, 제 1 도전층(440) 및 제 2 도전층(460)으로 형성되는 마이크로 비아 패턴(470)을 형성한다.

도 8h를 참조하면, 제 2 동박층(420) 및 마이크로 비아 패턴(470)의 표면에 거칠기를 부여하는 공정을 수행한다. 이때, 표면 거칠기(Roughness, 조도)는 화학적 방법을 이용하여 형성하는 것이 바람직하며, 필수 적인 공정은 아니고 필요에 따라서 선택적으로 수행할 수 있다. 여기서, 화학적 방법의 일 실시예로 에칭 공정을 사용할 수 있으며, 에칭 공정은 반도체 공정 일반 공정을 따를 수 있으므로, 이로 인하여 본 발명이 제한되는 것은 아니다.

아울러, 도시된 형태는 거칠기를 부여한 임의적인 형태로 도시한 것일 뿐 실제 형태를 도시한 것이 아니다. 따라서, 도시된 형태에 의해서 본 발명이 제한 되는 것은 아니다.

상기와 같은 공정을 통하여 초박형 기판을 제조할 수 있으며, 이를 이용하여 인쇄회로기판을 제조하기 위한 공정으로, 상기 마이크로 비아 패턴을 포함하는 상기 동박층 상부에 절연층을 라미네이션시키는 단계를 수행한다. 라미네이션 단계는 필름형태의 절연층을 압착시키는 건식 라미네이션과 감광막과 같은 액상의 물질을 코팅하는 습식 라미네이션 방법이 모두 적용될 수 있다.

이하 설명에서는, 필름형태의 절연층을 압착시키는 형태를 중심으로 설명하겠으나, 본 발명이 항상 여기에 제한되는 것은 아니다.

도 9a 내지 도 9d는 본 발명에 따른 초박형 기판에 절연층 라미네이션 공정 및 그라인딩 공정을 수행하는 방법을 도시한 단면도들이다.

도 9a를 참조하면, 상기 도 8h의 단계까지 형성된 마이크로 비아 패턴(470)을 포함하는 기판 상부에, 라미네이션을 위한 절연층(500) 및 절연층(500)을 지지하는 커버 필름(510)을 위치시킨다. 여기서, 습식 라미네이션 공정이 수행될 경우 커피 필름(510)은 필요 없게된다.

도 9b를 참조하면, 절연층(500)을 마이크로 비아 패턴(470)과 라미네이션시 키고, 베이크 공정을 수행하여 절연층(500)이 기판 상부에 고정될 수 있도록 한다.

도 9c를 참조하면, 커버 필름(510)을 제거한다.

도 9d를 참조하면, 절연층(500) 상부를 그라인딩 또는 샌딩으로 마이크로 비아 패턴(470) 상부를 노출시킨다. 이때, 그라인딩 또는 샌딩 공정은 세라믹 그라인더 또는 화학기계적연마 장치(CMP)를 이용하여 수행하고, 절연층(500)이 감광막일 경우 노광 및 현상 공정으로 그라인딩 공정을 대신할 수 있다.

다음으로, 캐리어 기판(400) 및 제 1, 제 2 동박층(410, 420)을 제거함으로써, 마이크로 비아 패턴(470)을 포함하는 절연층(520)으로 이루어지는 초박형 베이스 기판을 완성할 수 있으나, IC 칩 실장용 인쇄회로기판 제조를 위한 후속 공정을 안정적으로 진행하기 위해서는 캐리어 기판(400) 제거 공정을 인쇄회로기판 제조 완료 후로 미루는 것이 바람직하다.

도 10a 내지 도 10g는 본 발명에 따른 베이스 기판을 이용하여 칩 실장용 인쇄회로기판을 제조하는 방법을 도시한 단면도들이다.

도 10a를 참조하면, 캐리어 기판(400), 제 1 동박층(410), 제 2 동박층(420), 마이크로 비아 패턴(470) 및 절연층(520)으로 이루어지는 초박형 기판 상부에 시드층(530)을 형성한다. 이때, 시드층(530)은 무전해동도금층 또는 무전해동도금층+전해동도금층으로 형성하는 것이 바람직하다. 다른 방법으로 스퍼터링 공정을 이용하여 도전층을 형성하는 방법도 있다.

도 10b를 참조하면, 시드층(530) 상부에 인쇄 회로 패턴 형성을 위한 감광막 패턴(540)을 형성한다. 이때, 감광막 패턴(540)은 액상 감광액을 도포한 후 건조하여 형성하거나, 드라이 필름 형태의 감광막을 라미네이션시켜서 사용할 수 있다.

도 10c를 참조하면, 감광막 패턴(540) 사이의 영역에 회로 패턴을 정의하는 도전층(550)을 형성한다. 이때, 회로 패턴을 정의하는 도전층(550)은 무전해 또는 전해동도금층으로 형성하는 것이 바람직하며, 상기한 바와 같이 스퍼터링 공정에 의해서도 형성될 수 있다.

도 10d를 참조하면, 감광막 패턴(540)을 제거한다.

도 10e를 참조하면, 회로 패턴을 정의하는 도전층(550)을 남기고 시드층(530)을 에칭하여, 시드층(535) 패턴을 형성한다. 이때, 에칭 공정은 건식 또는 습식 모두 가능하다.

도 10f를 참조하면, 회로 패턴을 정의하는 도전층(550) 및 마이크로 비아 패턴(470)을 포함하는 절연층(520) 상부에 IC 칩 실장영역을 노출시키도록 솔더 마스크 패턴(560)을 형성한다.

도 10g를 참조하면, 솔더 마스크 패턴(560)에 의해 노출되는 도전층(550) 표면에 표면처리층(570)을 형성한다. 이때, 표면처리층(570)은 NiAu, NiPdAu, Au, Ag, Sn, OSP(Organic Solderability Preservative), SOP(Solder On Pad) 및 범프 중 선택되는 어느 하나로 형성되는 것이 바람직하다.

도 11a 내지 도 11d는 본 발명에 따른 인쇄회로기판에 와이어 본딩 칩을 실장하는 방법을 도시한 단면도들이다.

도 11a를 참조하면, 솔더 마스크 패턴(560) 상부에 와이어 본딩 칩(600)을 실장시키고, 표면처리층(570)과 연결되도록 와이어 본딩(610)을 수행한다. 이때, 와이어 본딩 칩(600)은 단층형 또는 멀티 칩형 모두 실장이 가능하다.

도 11b를 참조하면, 와이어 본딩 칩(600) 상부에 에폭시 몰딩층(620)을 형성하여, IC 칩이 실장된 인쇄회로기판을 형성한다.

도 11c를 참조하면, 캐리어 기판(400)을 제거한다. 여기서, 캐리어 기판(400)이 스테인레스로 형성된 경우 제 1 동박층(410)이 제거될 일이 없으나, 절연층으로 형성된 경우에는 제 1 동박층(410)도 같이 제거되도록 한다.

도 11d를 참조하면, 제 2 동박층(420)을 식각하여 마이크로 비아 패턴(470) 하부가 노출되도록 한다.

이때, 마이크로 비아 패턴(470)의 식각 정도에 따라서, BGA 타입의 인쇄회로기판인지, LGA 타입의 인쇄회로기판인지가 결정된다.

도 12는 본 발명에 따른 제 1 인쇄회로기판을 BGA 타입으로 형성한 것을 나타낸 단면도이다.

도 12를 참조하면, 마이크로 비아 패턴(470) 하부가 절연층(520) 보다 더 많이 식각된 경우를 나타낸 것으로, BGA 타입의 인쇄회로 기판이 된다. 이때, 과식각된 마이크로 비아 패턴(475) 표면에도 표면처리층(480)을 형성할 수 있으며, 표면처리층(480)은 NiAu, NiPdAu, Au, Ag, Sn, OSP(Organic Solderability Preservative), SOP(Solder On Pad) 및 범프 중 선택되는 어느 하나로 형성되는 것 이 바람직하다.

도 13은 본 발명에 따른 제 2 인쇄회로기판을 LGA 타입으로 형성한 것을 나타낸 단면도이다.

도 13을 참조하면, 마이크로 비아 패턴(470) 하부가 절연층(525) 보다 더 돌출된 경우를 나타낸 것으로, LGA 타입의 인쇄회로 기판이 된다. 이와 같이, 본 발명에 따른 인쇄회로기판은 최종 마이크로 비아 패턴(470)의 식각 정도를 조절함에 따라서 BGA 타입 또는 LGA 타입을 용이하게 조절할 수 있다.

도 14a 내지 도 14d는 본 발명에 따른 인쇄회로기판에 플립 칩을 실장하는 방법을 도시한 단면도들이다.

도 14a 내지 도 14d를 참조하면, 와이어 본딩 칩 대신에 플립 칩(700)이 실장되고, 표면처리층(570)과 플립 칩(700)의 솔더 볼(710)이 접합하게 된다. 이때, 플립 칩(700)도 멀티 칩이 실장될 수 있다.

아울러, 후속의 캐리어 기판(400) 제거 공정도 상도 도 11c 및 도 11d와 동일하게 진행된다.

도 15는 본 발명에 따른 제 3 인쇄회로기판을 BGA 타입으로 형성한 것을 나타낸 단면도이고, 도 16은 본 발명에 따른 제 4 인쇄회로기판을 LGA 타입으로 형성한 것을 나타낸 단면도이다.

여기서도, 플립 칩(700)이 실장된 것을 제외한 모든 형태가 상기 도 12 및 도 13과 동일하게 형성된다. 이와 같이, 본 발명에 따른 인쇄회로기판은 간단한 회로 형태 변경만으로 다양한 실시예를 나타낼 수 있으므로, 그 활용 범위를 용이하게 확장시킬 수 있다.

상술한 바와 같이, 본 발명에 따른 마이크로 비아를 포함하는 초박형 기판을 이용한 양면 인쇄회로기판은 보이드 발생을 억제할 수 있는 개선된 형태로 구비되고, IC 칩인 다이에서 발생하는 열을 방출하는 효과도 향상시킬 수 있어 전기적인 특성이 매우 우수할 뿐만 아니라 회로 설계 공간을 극대화 할수 있어서 고밀도 회로 배선이 용이하며, PTH(Plated Through Hole) 와 BVH(Blind Via Hole)에서 필수인 랜드를 제거할 수 있는 특징을 가지고 있다. 또한, 마이크로 비아를 포함하는 초박형 기판은 인쇄회로기판 또는 모듈 어셈블리 공정에서 모두 제어가 가능하기 때문에, 인쇄회로기판 제조 단가를 낮출 수 있다.

아울러, 본 발명에 따른 인쇄회로기판은 별도의 코어 기판을 형성하지 않으므로, 코어레스(Coreless) 방식으로 80㎛ 이하의 두께 형성을 할 수 있고, 회로간 피치도 40㎛이하로 조절할 수 있다. 또한, BGA 타입 또는 LGA 타입 형성을 위한 별도의 마스크 공정이 필요 없으므로, 마스크 정렬과 같은 불필요한 공정을 생략하여 인쇄회로기판 제조 공정을 단순화 시킬 수 있는 장점이 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명 은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 변형될 수 있으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

도 1a 내지 도 1g는 종래 기술에 따른 BVH 또는 PTH 형성과정을 도시한 단면도들.

도 2 및 도 3은 종래 기술에 따른 에폭시 보이드 문제를 나타낸 단면 사진들.

도 4는 종래의 어샘블리 공정의 리플로우 온도를 측정한 그래프.

도 5는 종래 기술에 따른 인쇄회로기판의 패턴 밀도를 나타낸 단면도.

도 6은 본 발명에 따른 인쇄회로기판의 패턴 밀도를 나타낸 단면도.

도 7은 본 발명에 따른 인쇄회로기판 제조 방법을 나타낸 순서도.

도 8a 내지 도 8h는 본 발명에 따른 마이크로 비아를 포함하는 초박형 기판을 제조하는 방법을 도시한 단면도들.

도 9a 내지 도 9d는 본 발명에 따른 초박형 기판에 절연층 라미네이션 공정 및 그라인딩 공정을 수행하는 방법을 도시한 단면도들.

도 10a 내지 도 10g는 본 발명에 따른 베이스 기판을 이용하여 칩 실장용 인쇄회로기판을 제조하는 방법을 도시한 단면도들.

도 11a 내지 도 11d는 본 발명에 따른 인쇄회로기판에 와이어 본딩 칩을 실장하는 방법을 도시한 단면도들.

도 12는 본 발명에 따른 제 1 인쇄회로기판을 BGA 타입으로 형성한 것을 나타낸 단면도.

도 13은 본 발명에 따른 제 2 인쇄회로기판을 LGA 타입으로 형성한 것을 나 타낸 단면도.

도 14a 내지 도 14d는 본 발명에 따른 인쇄회로기판에 플립 칩을 실장하는 방법을 도시한 단면도들.

도 15는 본 발명에 따른 제 3 인쇄회로기판을 BGA 타입으로 형성한 것을 나타낸 단면도.

도 16은 본 발명에 따른 제 4 인쇄회로기판을 LGA 타입으로 형성한 것을 나타낸 단면도.

Claims

BGA(Ball Grid Array) 또는 LGA(Land Grid Array) 타입의 마이크로 비아(Micro Via)를 포함하는 베이스 기판;

상기 베이스 기판 상부에 형성되는 IC 칩 실장용 인쇄회로 패턴; 및

상기 베이스 기판 및 상기 인쇄회로 패턴 상부에 형성되어, 상기 인쇄회로 패턴 보호 및 상기 IC 칩 실장부를 노출시키는 솔더 마스크 패턴을 포함하는 것을 특징으로 하는 초박형 기판을 이용한 인쇄회로기판.
제 1 항에 있어서,

상기 마이크로 비아는 동도금 패턴, B2it 범프 및 스퍼터링 금속 패턴 중 선택된 하나 이상의 형태로 이루어지는 것을 특징으로 하는 초박형 인쇄회로 기판.
제 1 항에 있어서,

상기 마이크로 비아는 화학 처리 방법 또는 다중 본드 처리(Multi Bond Treatment) 방법에 의해서 표면 조도(Roughness)가 형성된 것을 특징으로 하는 초박형 인쇄회로 기판.
제 1 항에 있어서,

상기 베이스 기판은 에폭시 형태의 절연층 또는 감광막으로 형성된 것을 특징으로 하는 초박형 인쇄회로 기판.
제 1 항에 있어서,

상기 베이스 기판은 20 ~ 100㎛의 두께로 형성된 것을 특징으로 하는 초박형 인쇄회로 기판.
제 1 항에 있어서,

상기 IC 칩은 와이어 본딩 칩(Wire Bonding Chip) 또는 플립 칩(Flip Chip)인 것을 특징으로 하는 초박형 인쇄회로 기판.
제 1 항에 있어서,

상기 솔더 마스크 패턴은 에폭시 형태의 절연층 또는 감광막으로 형성된 것을 특징으로 하는 초박형 인쇄회로 기판.
제 1 항에 있어서,

상기 솔더 마스크 패턴에 의해 노출되는 상기 IC 칩 실장부에는 표면처리층이 더 형성된 것을 특징으로 하는 초박형 인쇄회로 기판.
캐리어 기판 상부에 동박층을 형성하는 단계;

상기 동박층 상부에 BGA(Ball Grid Array) 또는 LGA(Land Grid Array) 타입의 마이크로 비아(Micro Via) 형성을 위한 랜드층 영역을 노출시키는 제 1 감광막 패턴을 형성하는 단계;

상기 제 1 감광막 패턴 사이의 영역에 제 1 도전층을 형성하는 단계;

상기 제 1 감광막 패턴 상부에 상기 마이크로 비아 형성 영역을 노출시키는 제 2 감광막 패턴을 형성하는 단계;

상기 제 2 감광막 패턴 사이의 영역에 제 2 도전층을 형성하는 단계;

상기 제 1 및 제 2 감광막 패턴을 제거하여, 마이크로 비아 패턴을 형성하는 단계; 및

상기 마이크로 비아 패턴을 포함하는 상기 동박층 상부에 절연층을 라미네이션시키는 단계를 포함하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 9 항에 있어서,

상기 캐리어 기판은 절연층 또는 스테인레스 기판을 사용하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 10 항에 있어서,

상기 캐리어 기판은 절연층이고, 상기 동박층은 이형층으로 사용되는 제 1 동박층 및 회로패턴 형성을 위한 제 2 동박층의 2층 구조로 형성되는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 9 항에 있어서,

상기 제 1 도전층을 형성하는 단계 이후에 상기 제 1 감광막 패턴을 제거하는 단계를 더 수행하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 9 항에 있어서,

상기 제 1 및 제 2 도전층은 각각 동도금 패턴, B2it 범프 및 스퍼터링 금속 패턴 중 선택된 하나로 형성되는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 9 항에 있어서,

상기 마이크로 비아 패턴을 형성하는 단계 이후에 상기 동박층 및 상기 마이크로 비아 패턴의 표면에 거칠기를 부여하는 단계를 더 포함하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 14 항에 있어서,

상기 마이크로 비아 패턴의 표면에 거칠기를 부여하는 단계는 화학처리 방법 또는 다중 본드 처리(Multi Bond Treatment) 방법을 이용하여 수행하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 14 항에 있어서,

상기 절연층을 라미네이션시키는 단계 이후에 상기 마이크로 비아 패턴의 상부가 노출되도록, 상기 절연층 상부를 연마하거나, 노광 및 현상 공정으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 16 항에 있어서,

상기 연마는 세라믹 그라인더 또는 화학기계적 연마 장치를 이용하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 9 항 내지 제 17 항 중 선택된 어느 한 항의 방법으로 제조되어, 캐리어 기판, 동박층 및 마이크로 비아를 포함하는 절연층 구조로 이루어지는 초박형 기판을 형성하는 단계;

상기 절연층 상부에 시드층을 형성하는 단계;

상기 시드층 상부에 회로 패턴 형성을 위한 감광막 패턴을 형성하는 단계;

상기 감광막 패턴 사이의 영역에 도전층을 형성하는 단계;

상기 감광막 패턴을 제거하여 상기 도전층으로 이루어지는 회로 패턴을 형성하고, 에칭 공정을 수행하여 상기 시드층을 상기 회로 패턴에 맞게 분리시키는 단계; 및

상기 절연층 및 상기 회로 패턴 상부에 솔더 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 18 항에 있어서,

상기 시드층은 무전해동도금층, 무전해동도금층+전해동도금층 및 스퍼터링 금속층 중 어느 하나로 형성하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 18 항에 있어서,

상기 감광막 패턴은 액상 건조형 또는 드라이 필름을 사용하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 18 항에 있어서,

상기 에칭 공정은 건식 또는 습식인 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 18 항에 있어서,

상기 솔더 마스크 패턴 형성 후 노출된 상기 회로 패턴 영역에 표면처리층을 더 형성하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 22 항에 있어서,

상기 표면처리층은 NiAu, NiPdAu, TiN, OSP, SOP 및 범프 중 선택되는 어느 하나인 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 18 항에 있어서,

상기 솔더 마스크 패턴 상부에 와이어 본딩 칩 또는 플립 칩을 실장하는 단계를 더 포함하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 24 항에 있어서,

상기 와이어 본딩 칩 또는 플립 칩은 멀티 칩인 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 18 항에 있어서,

상기 캐리어 기판 및 상기 동박층을 제거한 후 노출되는 상기 마이크로 비아의 식각 정도를 조절하여 BGA 타입 또는 LGA 타입으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 9 항 내지 제 17 항 중 선택된 어느 한 항의 방법으로 제조되어, 캐리어 기판, 동박층 및 마이크로 비아를 포함하는 절연층 구조로 이루어지는 초박형 기판을 형성하는 단계;

상기 절연층 상부에 회로 패턴 형성을 위한 감광막 패턴을 형성하는 단계;

상기 감광막 패턴 사이의 영역에 스퍼터링 공정을 이용한 도전층을 형성하는 단계;

상기 감광막 패턴을 제거하여 상기 도전층으로 이루어지는 회로 패턴을 형성하는 단계; 및

상기 절연층 및 상기 회로 패턴 상부에 솔더 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.
제 9 항에 있어서,

상기 캐리어 기판 상부에 동박층을 형성하고, 솔더 마스크 패턴에 의해 솔더볼 랜드를 노출하는 단계를 더 포함하는 것을 특징으로 하는 초박형 인쇄회로 기판 제조 방법.