KR20100107732A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20100107732A
KR20100107732A KR1020090025990A KR20090025990A KR20100107732A KR 20100107732 A KR20100107732 A KR 20100107732A KR 1020090025990 A KR1020090025990 A KR 1020090025990A KR 20090025990 A KR20090025990 A KR 20090025990A KR 20100107732 A KR20100107732 A KR 20100107732A
Authority
KR
South Korea
Prior art keywords
mask layer
micro holes
forming
layer
mask
Prior art date
Application number
KR1020090025990A
Other languages
English (en)
Other versions
KR101517851B1 (ko
Inventor
남상돈
안상훈
홍은기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090025990A priority Critical patent/KR101517851B1/ko
Priority to US12/732,907 priority patent/US8298910B2/en
Publication of KR20100107732A publication Critical patent/KR20100107732A/ko
Application granted granted Critical
Publication of KR101517851B1 publication Critical patent/KR101517851B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자의 제조 방법이 제공된다. 제1 및 제2 배선 및 제1 및 제2 배선 사이에 채워진 절연 물질을 포함하는 배선 구조체를 형성하고, 배선 구조체 상에 순차적으로 제1 마스크층 및 제2 마스크층을 형성하되, 제2 마스크층은 다수의 미세 구멍을 포함하고, 제2 마스크층 내에 다수의 미세 구멍을 서로 응집시켜, 제2 마스크층 내에 다수의 제1 미세홀을 형성하고, 다수의 제1 미세홀을 이용하여 제1 마스크층 내에 다수의 제2 미세홀을 형성하고, 다수의 제2 미세홀이 형성된 제1 마스크층을 식각 마스크로 이용하여 절연 물질을 제거하여, 제1 및 제2 배선 사이에 에어갭을 형성하는 것을 포함한다.
미세홀, 하드마스크, 에어갭, 유전율

Description

반도체 소자의 제조 방법{Method of fabricating of Semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로 보다 상세하게는 반도체 소자 내의 배선 간에 에어갭을 형성하는 것에 관한 것이다.
반도체 소자는 Nano-scale에서 지속적으로 작아지는 chip size로 인해, 반도체 소자 내의 배선간에 interconnect RC delay와 전력소비가 증가하게 되었다.
반도체 소자 내의 배선간의 상기 문제점을 해결하기 위하여 저저항 구리(Cu) 배선과 및 저유전율의 low-k 유전체가 개발되어 왔으나, 유전율이 2.5 이하의 값을 갖는 저유전체의 개발은 한계가 있었다. 이에 대한 대안으로 구리(Cu) 배선간에 에어갭(air-gap)을 형성하는 것이 개발되어 왔다.
종래에 에어갭을 형성하는 방법으로는 i) Non-conformal막을 사용하는 구조, ii) Thermal Decomposible Polymer막을 사용하는 구조, iii) Di-block copolymer막을 사용하는 구조가 있다.
그러나, 종래에 에어갭을 형성하는 방법은 i) 원하는 영역에 원하는 수준의 에어갭의 형성이 용이하지 않았고, ii) 에어갭의 형성시 에어갭의 형상을 조절할 수 없어 이에 따른 반도체 소자의 불량이 야기되었고, iii) 배선 사이에 선택적으 로 에어갭을 형성할 수 없어, 반도체 소자의 기계적 강도를 약화시켰으며, iv) 에어갭 형성을 위하여 별도의 신규 물질이 필요하였다.
본 발명이 해결하고자 하는 과제는 반도체 공정에서 쓰이는 기존의 재료를 이용하고, 선택적으로 에어갭을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 제1 및 제2 배선 및 상기 제1 및 제2 배선 사이에 채워진 절연 물질을 포함하는 배선 구조체를 형성하고, 상기 배선 구조체 상에 순차적으로 제1 마스크층 및 제2 마스크층을 형성하되, 상기 제2 마스크층은 다수의 미세 구멍을 포함하고, 상기 제2 마스크층 내에 상기 다수의 미세 구멍을 서로 응집시켜, 상기 제2 마스크층 내에 다수의 제1 미세홀을 형성하고, 상기 다수의 제1 미세홀을 이용하여 상기 제1 마스크층 내에 다수의 제2 미세홀을 형성하고, 상기 다수의 제2 미세홀이 형성된 상기 제1 마스크층을 식각 마스크로 이용하여 상기 절연 물질을 제거하여, 상기 제1 및 제2 배선 사이에 에어갭을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에 서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공 간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 도 1 내지 도 11을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 1 내지 도 11은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도이다.
도 1을 참조하면, 기판(10) 상에 절연막(20)을 적층한다. 이후, 절연막(20)의 소정 부위를 통상적인 에칭 공정을 통해서 기판(10)을 노출시킨다. 즉, 금속 배선을 위한 홀(21)이 형성된다. 여기서, 절연막(20)은 IMD(Inter Metal Dielectric) 또는 ILD(Inter Layer Dielectric)으로 기능할 수 있다.
절연막(20)은 실리콘 산화막(SiOx), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), PEOX(Plasma Enhanced Oxide), FSG(Fluoride Silicate Glass), PSG(Phosphor Silicate Glass), BPSG(BoroPhosphoSilica Glass), USG(Undoped Silica Glass) 또는 이들의 적층막으로 형성될 수 있다. 이때, 절연막(20)은 5000 내지 20000Å의 두께를 갖도록 형성될 수 있고, 주로 CVD방법에 의해 형성될 수 있다. 다만, 절연막(20)의 두께가 상기의 범위로 한정되는 것은 아니다.
이어서, 도 2를 참조하면, 홀(21)의 측벽 및 밑면과 절연막(20) 상에 컨포멀(conformal)하게 확산 방지층(22)을 형성한다.
확산 방지층(22)은 홀(21)을 채우도록 형성될 금속 배선 형성 물질의 확산을 억제하는 기능을 한다. 예를 들어, 금속 배선이 구리를 사용한 다마신 방법으로 형성되는 경우, 구리는 절연막(20)으로 사용되는 SiO2 등에 대한 확산 계수가 크다. 이에 의해, 구리가 SiO2와 같은 절연막(20)에 확산되면, 절연막(20)이 도전성을 갖게 되어 절연 특성이 저하된다. 따라서, 홀(21)에 매립되는 금속 배선 형성 물질이 절연막(20) 내로 확산되지 않도록 하기 위하여, 확산 방지층(22)이 형성된다.
이와 같은 확산 방지층(22)은 금속 물질과 반응하지 않거나, 고융점 물질(high fusion point metal)을 사용하여 형성될 수 있다. 특히, 금속 배선이 구리(Cu)리로 형성되는 경우, 구리 또는 구리 합금과 반응하지 않는 물질로 형성되는 것이 좋다. 예를 들어, 확산 방지층(22)은 Ti, Ta, W, Ru, TiN, TaN, WN, TiZrN, TiSiN, TaAlN, TaSiN, TaSi2, TiW 및 이들의 조합, 이들의 적층막 등으로 형성될 수 있다. 여기서, 확산 방지층(22)은 10 내지 1000Å의 두께를 갖도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 확산 방지층(22)은 PVD, ALD, CVD의 방법 중 어느 하나의 방법을 이용하여 형성될 수 있다.
이어서 도 3을 참조하면, 확산 방지층(22) 상에 배선 형성 물질을 적층하여 금속층(23)을 형성한다. 이때, 홀(21) 내에 배선 형성 물질이 매립된다. 배선 형성 물질로는 구리(Cu), 알루미늄(Al), 구리 합금 또는 알루미늄 합금등이 사용될 수 있다.
이어서, 도 3 및 도 4를 참조하면, 금속층(23)을 평탄화하는 공정을 실시한다. 이때, 절연막(20)의 상면이 노출되도록, 절연막(20) 상에 형성된 확산 방지층(22)도 함께 평탄화하는 공정을 실시한다. 여기서, 금속층(23)과 확산 방지층(22)의 평탄화는 화학적 기계적 연마(CMP; Chemaical Mechanical Planarization) 공정 또는 에치백(etch back) 공정을 이용할 수 있다.
이와 같은 평탄화 공정에 의해, 홀(21) 내에 확산 방지층 패턴(22a)이 형성되고, 다마신(Damascene) 구조의 배선(23a)이 형성된다. 즉, 확산 방지층 패턴(22a)과 다마신 구조의 배선(23a)을 포함하는 배선 구조체가 형성된다. 이때, 배선(23a)은 절연막(20) 내에 필요에 따라 복수개로 형성될 수 있고, 복수개의 배선(23a)을 이루는 각 배선(23a) 사이에는 절연 물질이 위치할 수 있다.
한편, 본 발명의 제1 실시예에 따른 배선 구조체가 다마신 구조의 배선(23a)을 포함하는 것으로 설명하였으나. 이는 예시에 불과할 뿐, 본 발명의 제1 실시예에 따른 배선 구조체는 다마신 구조의 배선 이외의 배선 구조를 포함할 수 있다.
이어서, 도 5를 참조하면, 배선 구조체 상에 제1 마스크층(30)을 형성한다. 제1 마스크층(30)은 이후의 공정에서 에어갭(도 11의 25 참조) 형성을 위한 하드마스크로 이용되므로, 배선 구조체의 절연 물질과 식각 선택비가 다른 물질로 형성된다. 여기서, 제1 마스크층(30)은 비정질 탄소(amorphous carbon)를 적층하여 형성될 수 있다. 여기서, 비정질 탄소는 SiOH 또는 a-C:H를 포함할 수 있다.
제1 마스크층(30)은 CVD법을 이용하여 형성될 수 있다. 제1 마스크층(30)은 이후의 공정에서 에어갭을 형성하기 위한 식각 마스크로 이용될 수 있도록 50nm 이상의 두께로 형성될 수 있다. 즉, 에어갭 형성을 위한 식각 공정시, 제1 마스크층(30)도 부분 식각될 수 있고, 이에 의해, 자칫 제1 마스크층(30)이 마스크로써의 기능을 유지할 수 없는 경우가 발생될 수 있으므로, 제1 마스크층(30)을 50nm이상의 두께로 형성하는 것이 좋다.
이어서 도 6을 참조하면, 제1 마스크층(30) 상에 제2 마스크층(40)을 형성한다. 이때, 제2 마스크층(40)은 다수의 미세 구멍(41)을 포함한다.
여기서, 제2 마스크층(40)은 1.8 내지 2.5의 유전율을 갖는 물질로 형성될 수 있다.
제2 마스크층(40)은 제1 마스크층(30)에 다수의 제2 미세홀(도 9의 32 참조)을 형성하기 위한 식각 마스크로 이용된다. 이에 따라, 제2 미세홀(32)을 형성하기 위한 식각 공정시, 제2 마스크층(40)은 식각 마스크로써 유지되기 위한 강도를 확보하여야 한다.
1.8미만의 유전율을 갖는 물질은 1.8이상의 유전율을 갖는 물질보다 상대적으로 다수의 미세 구멍(41)을 많이 포함할 수 있다. 이에 의해, 1.8미만의 유전율을 갖는 물질은 1.8이상의 유전율을 갖는 물질보다 기계적 강도가 상대적으로 약하다. 따라서, 제2 마스크층(40)이 1.8미만의 유전율을 갖는 물질로 형성되면, 식각 마스크로써 유지되기 위한 강도를 충분히 확보하기 곤란할 수 있다.
한편, 2.5를 초과하는 유전율을 갖는 물질은 기계적 강도는 상대적으로 우수할 수 있으나, 미세 구멍(41)의 수가 상대적으로 적어, 이후의 공정에서 형성될 제1 미세홀(도 7의 42 참조)의 수도 적어질 수 있다. 이에 의해, 에어갭 형성이 용이하지 않을 수 있다. 따라서, 제2 마스크층(40)은 유전율이 1.8 내지 2.5인 물질로 형성되는 것이 좋다.
한편, 마스크로써의 기계적 강도, 형성될 제1 미세홀(42) 패턴의 수를 고려할 때, 제2 마스크층(40)은 2.2 내지 2.4의 유전율을 갖는 물질로 형성되는 것이 더욱 좋다.
한편, 제2 마스크층(40)은 1.8 내지 2.5의 유전율을 갖는 물질 중에서 포러시티(porosity)가 25% 내지 60%인 물질로 형성될 수 있다.
포러시티가 25% 미만이면, 미세 구멍(41)의 수가 상대적으로 적어, 미세 구멍(41)의 열처리에 의해 형성되는 제1 미세홀(도 7의 42참조)의 수도 적어져, 에어갭 형성이 어려워 질 수 있다. 포러시티가 60%를 초과하면, 제2 마스크층(40)의 강도가 약해져, 시각 공정시 마스크로써 기능하지 못하는 경우가 발생될 수 있다.
이러한, 제2 마스크층(40)은 Si-O-C-H 계열의 물질로 형성될 수 있다. Si-O-C-H 계열의 물질은 다공성 물질로써, 다수의 미세 구멍(41)을 포함한다.
이어서, 도 6 및 도 7을 참조하면, 제2 마스크층(40)에 열처리 공정을 하여 제2 마스크층(40)에 포함된 다수의 미세 구멍(41)을 응집시킨다. 이에 의해, 다수의 제1 미세홀(42)이 형성된다.
여기서, 열처리 공정은 제2 마스크층(40)에 에너지(E)를 공급하는 공정이다. 열처리 공정은 400℃이상에서 수행될 수 있고, 통상적인 열공정이나, UV 또는 전자빔 경화(curing) 공정이 사용될 수 있다.
열처리 공정에 의해, 제2 마스크층(40)이 에너지(E)를 받게 되면, 제2 마스크층(40) 내의 다수의 미세 구멍(41)은 열역학적으로 안정한 상태로 되기 위하여 상호 간에 응집을 한다. 이때, 다수의 미세 구멍(40) 상호 간에 응집이 연쇄적으로 발생되면, 결과적으로, 길이를 갖는 관이 형성될 수 있다.
한편, 이렇게 형성된 관의 길이는 제2 마스크층(40)을 형성하는 물질의 유전 율에 따라 달라진다. 예를 들어, 2.2의 유전율을 갖는 물질의 경우 15 내지 90nm의 길이를 갖는 관이 형성되고, 2.4의 유전율을 갖는 물질의 경우 5 내지 10nm의 길이를 갖는 관이 형성될 수 있다.
한편, 열처리 공정 중에 형성된 다수의 관 사이에도 상호 응집이 발생될 수 있다. 이에 의해, 예를 들어, 미세 구멍(41) 간의 응집에 의해 5 내지 10nm의 길이를 갖는 관이 형성될 지라도, 형성된 관 간에 상호 응집이 일어날 수 있어, 상기 범위 이상의 길이를 갖는 관이 형성될 수 있다. 이렇게 형성된 관 중에서, 일측이 제2 마스크층(40)의 상면을 개방하고, 타측이 제2 마스크층(40)의 하면을 개방하는 관이 제1 미세홀(42)이다.
여기서, 제1 미세홀(42)의 횡단면(cross section)의 평균 직경(r1)은 1nm 내지 10nm로 형성된다. 이는, 통상의 리소그라피 공정을 통해서 형성하기 어렵다. 이에 의해, 이후의 공정에서 제1 미세홀(42)에 의해 형성될 제2 미세홀(도 9의 32)도 통상의 리소그라피 공정을 통해 형성되기 어려운 횡단면 직경을 가질 수 있다.
이어서, 도 8 및 도 9를 참조하면, 다수의 제1 미세홀(42)이 형성된 제2 마스크층(40) 상에 포토레지스트층(50)을 형성한다. 포토레지스트층(50)은 포지티브형 또는 네가티브형 포토레지스트로 형성될 수 있다. 도 8에 도시된 포토레지스트층(50)은 포지티브형 포토레지스트로 형성된 것을 예시적으로 도시한 것이다.
도 8의 ‘A’영역은 배선 구조체에 에어갭이 형성될 영역이고, ‘B’영역은 에어갭이 형성되지 않는 영역이다. 이에 따라, 에어갭이 형성될 ‘A’영역의 제1 미세홀(42)을 노출시키기 위하여, ‘A’영역의 포토레지스트층(50)을 제거한다. 이 때, 도 8에 도시된 포토레지스트층(50)은 포지티브형 포토레지스트로 형성되어 있으므로, ‘A’영역의 포토레지스트층(50)을 노광한다.
이후, 통상의 현상공정을 거쳐 ‘A’영역의 포토레지스트는 제거되고, ‘B’영역의 포토레지스트는 잔류하는 포토레지스트 패턴(51)이 형성된다.
포토레지스트 패턴(51)에 의해, 제2 마스크층(40)의 다수의 제1 미세홀(42) 중 ‘A’영역의 제1 미세홀(42) 만이 노출된다. 즉, 제2 마스크층(40)의 다수의 제1 미세홀(42) 중 일부만이 선택적으로 노출된다.
계속해서, 선택적으로 노출된 ‘A’영역의 제1 미세홀(42) 및 제2 마스크층(40)을 식각마스크로 이용하여, 제1 마스크층(30)에 제2 미세홀(32)을 형성한다. 이에 의해, 에어갭(25)이 형성될 ‘A’영역에 대응되는 제1 마스크층(30)에 제2 미세홀(32)이 형성된다. 즉, 제1 마스크층(30)에 선택적으로 다수의 제2 미세홀(32)이 형성된다.
이때, 제2 미세홀(32)은 건식 식각에 의해 형성될 수 있다. 습식 식각에 의할 경우, 언더컷(uncercut)이 발생될 수 있어, 제2 미세홀(32)의 횡단면 직경이 불필요하게 커질 수 있다. 제2 미세홀(32)의 횡단면 직경이 불필요하게 커지면, 이후의 공정에서 불필요한 에어갭이 형성될 수 있다. 즉, 제2 미세홀(32)의 형성과정에서, ‘B’영역에 근접한 제2 미세홀 중 일부의 끝단이 ‘B’영역에 걸쳐서 형성될 수 있다. 이에 의해, 에어갭 형성시 식각액이 ‘B’영역으로 유입될 수 있다. 또한, 이에 의해, ‘B’영역의 절연 물질이 식각될 수 있다. 결과적으로, ‘B’영역에 불필요한 에어갭이 형성될 수 있다.
제2 미세홀(32)의 횡단면의 평균 직경(도 10의 r2참조)은 제1 미세홀(42)과 유사하게 1nm 내지 10nm로 형성될 수 있다. 이에 의해, 기존의 리소그라피 공정에 의해서는 형성하기 어려운 미세패턴의 형성이 가능하다. 또한, 제2 미세홀(32)을 이용하여 이후의 공정에서 미세한 에어갭(25)을 형성할 수 있다. 여기서, 평균 직경이 1nm미만 이면, 에어갭(25) 형성시, 제2 미세홀(32)을 통해 배선 구조체의 절연 물질 내로 식각액의 침투가 용이하지 않아 공정시간이 늘어날 수 있다. 평균 직경이 10nm를 초과하면, 에어갭 형성이 필요하지 않은(‘B’ 영역) 배선 구조체의 영역에 불필요한 에어갭(25)이 형성될 수 있다.
한편, 제2 마스크층(40)은 제2 미세홀(32) 형성시 부분 식각 가능성과 마스크로써 기능하는 점을 고려하여 500Å이상의 두께(d)로 형성될 수 있다.
이어서, 도 10을 참조하면, 제2 마스크층(40)을 애싱(ashing)하여 제거한다. 제2 마스크층(40)을 애싱(ashing)에 의하여 제거하면, 제2 마스크층(40) 하부의 제1 마스크층(30) 및 배선 구조체의 손상이 최소로 될 수 있다.
이어서, 도 11을 참조하면, 다수의 제2 미세홀(32)이 형성된 제1 마스크층(30)을 이용하여, 배선 구조체의 절연 물질을 제거하여 ‘A’영역에 에어갭(25)을 형성한다. 에어갭(25)은 통상의 습식 또는 건식 식각 공정을 통해 수행된다. 식각 공정 후에 잔류하는 절연 물질을 완전히 제거하기 위하여, 필요에 따라 세정공정이 추가적으로 실시될 수 있다.
다음으로, 도 12 내지 도 17을 참조하여, 본 발명의 제1 실시예의 제1 변형예에 따른 반도체 소자의 제조 방법을 설명한다. 설명의 편의상, 제1 실시예의 도 면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
먼저, 도 12를 참조하면, 배선 구조체 상에 제3 마스크층(100)을 형성한다. 제3 마스크층(100)은 이후의 공정에서 에어갭(25) 형성을 위한 하드마스크로 이용되므로, 배선 구조체의 절연 물질과 식각 선택비가 다른 물질로 형성된다.
여기서, 제3 마스크층(100)은 SiOC, SiC, SiN, SiCN 또는 이들의 적층막으로 형성될 수 있다. 한편, 제3 마스크층(100)은 CVD법에 의해 형성될 수 있으나 이에 한정되는 것은 아니다.
이어서 도 13을 참조하면, 제3 마스크층(100) 상에 순차적으로 제1 마스크층(30), 미세 구멍을 포함하는 제2 마스크층(40)을 형성한다. 이후, 제2 마스크층(40)을 열처리하여 다수의 제1 미세홀(42)을 형성한다. 이후, 에어갭이 형성될 ‘A’영역의 제1 미세홀(42)이 노출되도록 포토레지스트 패턴(51)을 형성한다. 이후, 제1 미세홀(42)이 형성된 제2 마스크층(40)을 식각 마스크로 이용하여 건식 식각을 통해 에어갭(25)이 형성될 ‘A’영역에 대응되는 제1 마스크층(30)에 선택적으로 제2 미세홀(32)이 형성된다. 이후, 제2 마스크층(40)을 애싱(ashing) 공정에 의해 제거한다. 상기 공정은 상술한 제1 실시예와 실질적으로 동일한 방법에 의해 수행된다.
이어서, 도 14를 참조하면, 제2 미세홀(32)이 선택적으로 형성된 제1 마스크층(30)을 이용하여 제3 마스크(100)층에 제3 미세홀(101)을 형성한다. 제3 미세홀(101)은 제2 미세홀(32)과 대응되도록 형성될 수 있다. 즉, 에어갭(25)이 형성될 ‘A’영역에 대응되도록 제3 마스크층(100)에 제3 미세홀(101)이 형성된다.
제3 미세홀(101)은 건식 식각에 의해 형성될 수 있다. 또한, 제3 미세홀(101)의 횡단면의 평균 직경(도 15의 r3 참조)은 1nm 내지 10nm로 형성될 수 있다. 상기의 이유는 상술한 제1 실시예의 제2 미세홀(32)에서 설명한 내용과 동일하므로, 반복되는 설명은 생략한다.
이어서, 도 15를 참조하면, 제1 마스크층(30)을 애싱(ashing)하여 제거한다. 제1 마스크층(30)을 애싱으로 제거하는 이유는 상술한 제2 마스크층(40)을 애싱으로 제거하는 이유와 실질적으로 동일하므로 반복되는 설명은 생략하기로 한다.
이어서, 도 16을 참조하면, 다수의 제3 미세홀(101)이 형성된 제3 마스크층(100)을 이용하여, 배선 구조체의 절연 물질을 제거하여 ‘A’영역에 에어갭(25)을 형성한다. 에어갭(25)은 통상의 습식 또는 건식 식각 공정을 통해 수행된다. 식각 공정 후에 잔류하는 절연 물질을 완전히 제거하기 위하여 필요에 따라 세정공정이 추가적으로 실시될 수 있다.
이어서, 도 17을 참조하면, 제3 마스크층(100)에 형성된 제3 미세홀(101)을 매립한다. 이때, 제3 미세홀(101)의 매립은 제3 마스크층(100)을 형성한 물질과 동일한 물질로 수행될 수 있다. 제3 미세홀(101)의 매립은 CVD법에 의해 수행될 수 있으나 이에 한정되는 것은 아니다. 제3 미세홀(101)을 매립하는 공정 후, 필요에 따라 매립된 부분의 평탄화를 위해 CMP 공정이 수행될 수 있다.
한편, 제3 미세홀(101)을 매립되면, 제3 마스크층(100)은 반도체 소자 내에서 층간 절연막(ILD; Inter Layer Dielectric)으로 기능할 수 있다.
상술한 제1 실시예 및 제1 변형예에 따르면, 에어갭 형성이 필요한 부분에만 선택적으로 에어갭을 형성할 수 있다. 또한, 미세홀의 직경 등을 조절하여, 에어갭의 형상을 조절하여 형성할 수 있다. 또한, 반도체 공정에서 쓰이는 기존의 재료를 하드마스크로 이용하여 에어갭을 형상할 수 있어, 추가의 신규한 재료가 필요하지 않다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 11은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 17은 본 발명의 제1 변형예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
10: 기판 20: 절연막
21: 홀 22, 22a: 확산 방지층, 확산 방지층 패턴
23, 23a: 금속층, 배선 25: 에어갭
30: 제1 마스크층 32: 제2 미세홀
40: 제2 마스크층 42: 제1 미세홀
50: 포토레지스트층 51: 포토레지스트 패턴
100: 제3 마스크층 101: 제3 미세홀

Claims (10)

  1. 제1 및 제2 배선 및 상기 제1 및 제2 배선 사이에 채워진 절연 물질을 포함하는 배선 구조체를 형성하고,
    상기 배선 구조체 상에 순차적으로 제1 마스크층 및 제2 마스크층을 형성하되, 상기 제2 마스크층은 다수의 미세 구멍을 포함하고,
    상기 제2 마스크층 내에 상기 다수의 미세 구멍을 서로 응집시켜, 상기 제2 마스크층 내에 다수의 제1 미세홀을 형성하고,
    상기 다수의 제1 미세홀을 이용하여 상기 제1 마스크층 내에 다수의 제2 미세홀을 형성하고,
    상기 다수의 제2 미세홀이 형성된 상기 제1 마스크층을 식각 마스크로 이용하여 상기 절연 물질을 제거하여, 상기 제1 및 제2 배선 사이에 에어갭을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 다수의 제1 미세홀을 이용하여 상기 제1 마스크층 내에 다수의 제2 미세홀을 형성하는 것은,
    상기 다수의 제1 미세홀이 형성된 상기 제2 마스크층 상에 포토레지스트층을 형성하고, 상기 포토레지스트층을 패터닝하여 상기 다수의 제1 미세홀을 선택적으로 노출시키는 것과,
    선택적으로 노출된 상기 다수의 제1 미세홀을 이용하여 상기 제1 마스크층 내에 상기 다수의 제2 미세홀을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 다수의 제2 미세홀을 형성한 후, 상기 에어갭을 형성하기 전, 상기 제1 마스크층을 애싱(ashing)하여 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1 마스크층을 형성하기 전에 상기 배선 구조체 상에 제3 마스크층을 형성하는 것과,
    상기 제2 미세홀을 이용하여 상기 제3 마스크층 내에 다수의 제3 미세홀을 형성하는 것을 더 포함하고,
    상기 다수의 제2 미세홀이 형성된 상기 제1 마스크층을 식각 마스크로 이용하여 상기 절연 물질을 제거하는 것은, 상기 다수의 제3 미세홀이 형성된 상기 제3 마스크층을 식각 마스크로 이용하여 상기 절연 물질을 제거하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 에어갭을 형성한 후, 상기 다수의 제3 미세홀을 매립하는 것을 더 포함 하는 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 다수의 제2 미세홀 및 상기 다수의 제3 미세홀은 건식 식각에 의해 형성되는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제1 마스크층은 비정질 탄소(amorphous carbon)로 형성된 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제2 마스크층의 유전율은 1.8 내지 2.5인 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제2 마스크층의 포러시티(porosity)는 25% 내지 60%인 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 다수의 제2 미세홀의 횡단면의 평균 직경은 1㎚ 내지 10㎚인 반도체 소자의 제조 방법.
KR1020090025990A 2009-03-26 2009-03-26 반도체 소자의 제조 방법 KR101517851B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090025990A KR101517851B1 (ko) 2009-03-26 2009-03-26 반도체 소자의 제조 방법
US12/732,907 US8298910B2 (en) 2009-03-26 2010-03-26 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090025990A KR101517851B1 (ko) 2009-03-26 2009-03-26 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20100107732A true KR20100107732A (ko) 2010-10-06
KR101517851B1 KR101517851B1 (ko) 2015-05-06

Family

ID=42784799

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090025990A KR101517851B1 (ko) 2009-03-26 2009-03-26 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US8298910B2 (ko)
KR (1) KR101517851B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9023724B2 (en) 2011-12-22 2015-05-05 SK Hynix Inc. Method of manufacturing semiconductor memory device
KR20190094366A (ko) * 2016-12-15 2019-08-13 에이에스엠 아이피 홀딩 비.브이. 기판 상에 구조물을 형성하는 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101887413B1 (ko) 2012-01-17 2018-08-10 삼성전자 주식회사 비휘발성 메모리 장치의 제조 방법
KR102002815B1 (ko) 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102054264B1 (ko) 2012-09-21 2019-12-10 삼성전자주식회사 반도체 소자 및 그의 제조 방법
WO2015153040A1 (en) * 2014-04-01 2015-10-08 Applied Materials, Inc. Integrated metal spacer and air gap interconnect
KR102359267B1 (ko) 2017-10-20 2022-02-07 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102410013B1 (ko) 2017-10-20 2022-06-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10204797B1 (en) * 2018-02-06 2019-02-12 Globalfoundries Inc. Methods, apparatus, and system for reducing step height difference in semiconductor devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6780753B2 (en) 2002-05-31 2004-08-24 Applied Materials Inc. Airgap for semiconductor devices
US7361991B2 (en) 2003-09-19 2008-04-22 International Business Machines Corporation Closed air gap interconnect structure
KR20060005182A (ko) 2004-07-12 2006-01-17 매그나칩 반도체 유한회사 에어 갭을 갖는 절연막 형성방법 및 이를 이용한 반도체소자의 구리 금속배선 형성방법
US7629225B2 (en) 2005-06-13 2009-12-08 Infineon Technologies Ag Methods of manufacturing semiconductor devices and structures thereof
KR100843233B1 (ko) 2007-01-25 2008-07-03 삼성전자주식회사 배선층의 양측벽에 인접하여 에어갭을 갖는 반도체 소자 및그 제조방법
KR100846388B1 (ko) 2007-07-11 2008-07-15 주식회사 하이닉스반도체 반도체 소자의 다층 배선 형성 방법
JP5145120B2 (ja) * 2008-05-26 2013-02-13 パナソニック株式会社 化合物半導体発光素子およびそれを用いる照明装置ならびに化合物半導体発光素子の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9023724B2 (en) 2011-12-22 2015-05-05 SK Hynix Inc. Method of manufacturing semiconductor memory device
KR20190094366A (ko) * 2016-12-15 2019-08-13 에이에스엠 아이피 홀딩 비.브이. 기판 상에 구조물을 형성하는 방법

Also Published As

Publication number Publication date
US20100248471A1 (en) 2010-09-30
KR101517851B1 (ko) 2015-05-06
US8298910B2 (en) 2012-10-30

Similar Documents

Publication Publication Date Title
KR101517851B1 (ko) 반도체 소자의 제조 방법
JP5110792B2 (ja) ウェハ相互接続用三次元ウェハのための深いビアエアギャップの形成
JP5532400B2 (ja) スタガードコンタクトを持つファインピッチアレイを含む半導体デバイスと、その設計および製造のための方法
US9613880B2 (en) Semiconductor structure and fabrication method thereof
KR100487948B1 (ko) 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법
EP1560264B1 (en) Method of forming an interconnection line structure
JP4105023B2 (ja) 低誘電率絶縁膜を利用したデュアルダマシン配線の形成方法
US8962432B2 (en) Semiconductor device with self aligned end-to-end conductive line structure and method for forming the same
US8709942B2 (en) Methods for fabricating semiconductor devices
US20060151887A1 (en) Interconnection structure having double diffusion barrier layer and method of fabricating the same
US7436009B2 (en) Via structures and trench structures and dual damascene structures
WO2012006766A1 (zh) 半导体结构及其制造方法
KR20190100975A (ko) 상호 접속 구조체 및 그 형성 방법
WO2014029151A1 (zh) 一种半导体结构及其制造方法
JP5047504B2 (ja) ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法
US20110312152A1 (en) Methods of Fabricating Integrated Circuit Devices Using Selective Etching Techniques that Account for Etching Distance Variations
TWI690003B (zh) 用於形成雙鑲嵌互連結構的方法
US20130161798A1 (en) Graded density layer for formation of interconnect structures
CN102034733A (zh) 互连结构及其形成方法
US7560357B2 (en) Method for creating narrow trenches in dielectric materials
US7135406B2 (en) Method for damascene formation using plug materials having varied etching rates
KR100722137B1 (ko) 반도체 소자의 제조 방법
JP2005217223A (ja) 半導体装置の製造方法
JP5382988B2 (ja) 金属配線構造を形成する方法
KR20070077670A (ko) 반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체소자

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 5