KR20100103542A - 평탄화된 탄소 나노튜브 층을 갖는 메모리 셀과 이를 제조하는 방법 - Google Patents

평탄화된 탄소 나노튜브 층을 갖는 메모리 셀과 이를 제조하는 방법 Download PDF

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마크 클락
브래드 허너
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Abstract

본 발명은, 몇몇 측면에서 메모리 셀의 제조 방법에 관한 것으로, (1) 기재 위에 제 1 전도체를 제조하는 단계와, (2) 상기 제 1 전도체 상에 탄소 나노튜브(CNT) 재료를 제조하는 단계와, (3) 상기 CNT 재료의 상부 표면 상에 유전체 재료를 증착하는 단계와, (4) 상기 CNT 재료 중 일부 또는 전부를 노출시키기 위해서 상기 유전체 재료를 평탄화하는 단계와, (5) 상기 제 1 전도체 상에 다이오드를 제조하는 단계와, (6) 상기 CNT 재료 및 상기 다이오드 상에 제 2 전도체를 제조하는 단계를 포함하고, 다수의 다른 측면을 제공하는 것을 특징으로 한다.

Description

평탄화된 탄소 나노튜브 층을 갖는 메모리 셀과 이를 제조하는 방법{MEMORY CELL WITH PLANARIZED CARBON NANOTUBE LAYER AND METHODS OF FORMING THE SAME}
본 발명은, 하기 미국 정규 특허 출원으로부터 우선권을 주장하고, 상기는 이의 전문이 참고문헌으로 본 명세서에 포함되어 있다: 2007년 12월 31일 출원된 "평탄화된 탄소 나노튜브 층을 갖는 메모리 셀과 이를 제조하는 방법"이라는 제목의 미국 특허 출원 일련 번호 11/968,159(대리인 사건 번호 SD-MXD-368).
본 발명은 모든 목적 용으로 이의 전문이 본 명세서에 참고문헌으로 포함되어 있는 아래 특허 출원에 관한 것이다:
2007년 12월 31일에 출원된 "선택적으로 제조된 탄소 나노 튜브 가역 저항 전환 소자를 사용하는 메모리 셀과 이의 제조 방법"이라는 제목의 미국 특허 출원 일련 번호 11/968,154(사건 번호 SD-MXD-348).
2007년 12월 31일에 출원된 "하부 전도체 상에 형성된 선택적으로 제조된 탄소 나노 튜브 가역 저항 전환 소자를 사용하는 메모리 셀과 이의 제조 방법"이라는 제목의 미국 특허 출원 일련 번호 11/968,156(사건 번호 SD-MXD-351).
본 발명은, 비휘발성 메모리에 관한 것이고, 보다 구체적으로는 하부 전도체 상에 형성된 선택적으로 제조된 탄소 나노 튜브(CNT) 가역 저항 전환 소자를 사용하는 메모리 셀과 이를 형성하는 방법에 관한 것이다.
가역 저항 전환 소자로 형성된 비휘발성 메모리들이 알려져 있다. 예를 들어, 모든 목적에 있어서 이의 전문이 본 명세서에 참고문헌으로서 인용되고 있는 "다이오드와 저항 전환 재료를 포함하는 재기록형 메모리 셀"이라는 제목으로 2005년 5월 9일에 출원된 미국 특허 출원 일련 번호 11/125,939(이후에 "'939 출원"이라고 함)에는 가역 선택-전환 재료, 예를 들어 금속 산화물 또는 금속 질화물과 일렬로 결합된 다이오드를 포함하는 재기록형 비휘발성 메모리 셀이 기재되어 있다.
그러나, 재기록형 저항 전환 재료로부터의 메모리 장비의 제조는 기술적으로 도전이며; 및 가역 저항 전환 재료를 사용하는 메모리 장비 제조의 개선된 방법이 바람직하다.
본 발명의 첫 번째 측면에서 메모리 셀의 제조 방법은 (1) 기재 위에 제 1 전도체를 제조하는 단계; (2) 상기 제 1 전도체 상에 탄소 나노 튜브(CNT) 재료를 제조하는 단계; (3) 상기 CNT 재료의 상부 표면 상에 유전체 재료를 증착시키는 단계; (4) 상기 유전체 재료를 평탄화하여 상기 CNT 재료 중 일부 또는 전부를 노출시키는 단계; (5) 상기 제 1 전도체 상에 다이오드를 제조하는 단계; 및 (6) 상기 CNT 재료와 상기 다이오드 상에 제 2 전도체를 제조하는 단계를 포함하여 제공된다.
본 발명의 두 번째 측면에서 메모리 셀의 제조 방법은 (1) 기재 위에 제 1 전도체를 제조하는 단계; (2) 상기 제 1 전도체 상에 탄소 나노 튜브(CNT) 재료를 제조하여 제 1 전도체 상에 가역 저항 전환 소자를 제조하는 단계; (3) 상기 CNT 재료 상부 표면 상에 유전체 재료를 증착시키는 단계; (4) 상기 유전체 재료를 평탄화하여 상기 CNT 재료 중 일부 또는 전부를 노출시키는 단계; (5) 상기 가역 저항 전환 소자 상에 수직 다결정성 다이오드를 제조하는 단계; 및 (6) 상기 수직 다결정성 다이오드 상에 제 2 전도체를 제조하는 단계를 포함하여 제공된다.
본 발명의 세 번째 측면에서 메모리 셀의 제조 방법은 (1) 기재 위에 제 1 전도체를 제조하는 단계; (2) 상기 제 1 전도체 상에 탄소 나노 튜브(CNT) 재료를 제조하는 단계; (3) 상기 CNT 재료의 상부 표면 상에 유전체 재료를 증착시키는 단계; (4) 유전체 재료를 평탄화하여 상기 CNT 재료 중 일부 또는 전부를 노출시키는 단계; (5) 상기 CNT 재료 중 노출 부분과 전기적으로 접촉하는 다이오드를 제조하는 단계; 및 (6) 상기 다이오드 상에 제 2 전도체를 제조하는 단계를 포함하여 제공한다.
본 발명의 네 번째 측면에서 메모리 셀은 (1) 제 1 전도체; (2) 상기 제 1 전도체 상에 제조된 탄소 나노 튜브(CNT) 재료를 포함하는 가역 저항 전환 소자(상기 가역 저항 전환 소자는 복수의 CNT를 포함함); (3) 복수의 CNT는 상기 가역 저항 전환 소자의 평면의 표면으로 노출되도록 상기 CNT 사이에 배치되는 유전체 재료; (4) 상기 제 1 전도체 상에 형성된 다이오드; 및 (5) 상기 가역 저항 전환 소자와 상기 다이오드 상에 형성된 제 2 전도체를 포함하여 제공된다.
본 발명의 다섯 번째 측면에서 복수의 비휘발성 메모리 셀은 (1) 제 1 방향으로 연장되는 실질적으로 평행이며, 실질적으로 동일 평면상의 제 1 복수의 전도체; (2) 복수의 다이오드들; (3) 복수의 가역 저항 전환 소자들(상기 각 가역 저항 전환 소자는 가역 저항 전환 소자의 평면의 표면으로 복수의 CNT들이 노출되도록 CNT 사이에 배치된 유전체 재료 및 복수의 탄소 나노튜브(CNT)를 포함함); 및 (4) 상기 제 1 방향으로부터 상이한 제 2 방향으로 연장되는 제 2 복수의 실질적으로 평행하며, 실질적으로 동일 평면 상의 전도체들을 포함하여 제공된다. 각 메모리 셀에서, 다이오드 중 하나는, 제 1 전도체 중 하나와 제 2 전도체 중 하나 사이에 배치된 가역 저항 전환 소자 중 하나와 직렬로 형성된다. 각각의 가역 저항 전환 소자는 상기 제 1 전도체 중 하나 위에 형성된 탄소 나노튜브(CNT) 재료를 포함한다.
본 발명의 여섯 번째 측면에서 모놀리식의 3차원 메모리 어레이는 기재 위에 형성된 제 1 메모리 레벨을 포함하여 제공된다. 상기 제 1 메모리 레벨은 복수의 메모리 셀을 포함한다. 각 메모리 셀은 (1) 제 1 전도체; (2) 상기 제 1 전도체 상에 제조된 탄소 나노 튜브(CNT) 재료를 포함하는 가역 저항 전환 소자(각 가역 저항 전환 소자는 복수의 CNT들이 상기 가역 저항 전환 소자의 평면 표면으로 복수의 CNT들이 노출되도록 상기 CNT 사이에 배치된 유전체 재료 및 복수의 CNT를 포함함); (3) 상기 가역 저항 전환 소자와 일렬로 형성되는 다이오드; 및 (4) 상기 가역 저항 전환 소자와 상기 다이오드 상에 형성된 제 2 전도체를 포함한다. 상기 메모리 어레이는 상기 제 1 메모리 레벨 상에 형성된 모놀리식의 제 2 메모리 레벨을 적어도 포함함).
일곱 번째 측면에서 메모리 셀은 (1) 제 1 전도체; (2) 상기 제 1 전도체 상에 제조된 가역 저항 전환 소자(상기 가역 저항 전환 소자는 복수의 CNT 사이에 배치된 유전체 재료를 갖는 재료; (3) 상기 가역 저항 전환 소자의 평면 표면 상에 노출된 CNT와 전기적으로 접촉하여 형성되는 다이오드; 및 (4) 상기 다이오드 상에 형성된 제 2 전도체를 포함하여 제공된다. 여러 다른 양상이 제공된다.
본 발명의 다른 특징과 양상은 다음의 상세한 설명, 첨부된 청구항 및 첨부된 도면으로부터 보다 완전하게 분명해질 것이다.
본 발명은, 하부 전도체 상에 형성된 선택적으로 제조된 탄소 나노 튜브(CNT) 가역 저항 전환 소자를 사용하는 메모리 셀과 이를 형성하는 방법을 제공하는 효과를 갖는다.
도 1은, 본 발명에 따라 제공되는 예시적인 메모리 셀의 개략도.
도 2a는, 본 발명에 따라 제공되는 메모리 셀의 제 1 실시예의 간략한 사시도.
도 2b는, 도 2a의 복수의 메모리 셀로 형성된 제 1 메모리 레벨 중 일부의 간략한 사시도.
도 2c는, 본 발명에 따라 제공되는 제 1의 예시적인 3차원 메모리 어레이 중 일부의 간략한 사시도.
도 2d는, 본 발명에 따라 제공되는 제 2의 예시적인 3차원 메모리 어레이 중 일부의 간략한 사시도.
도 3a는, 도 2a의 메모리 셀의 제 1의 예시적인 실시예의 단면도.
도 3b는, 도 2a의 메모리 셀의 제 2의 예시적인 실시예의 단면도.
도 3c는, 도 2a의 메모리 셀의 제 3의 예시적인 실시예의 단면도.
도 4a~f는, 본 발명에 따른 제 1의 예시적인 메모리 레벨을 제조하는 동안 기재 일부의 단면도.
도 5a~c는, 본 발명에 따라 제공되는 제 2의 예시적인 메모리 레벨의 제조 동안 기재 일부의 단면도.
도 6a~d는, 본 발명에 따른 메모리 셀의 대안적인 예시적 실시예의 제조 동안 기재 일부의 단면도.
몇몇 탄소 나노튜브(CNT) 재료는 비-휘발성 메모리들에 사용하기에 적당할 수 있는 가역 저항 전환 특성들을 나타낸다. 그러나 증착 또는 성장한 CNT 재료는 표명되는 두께의 변화, 예를 들어 다수의 피크와 밸리가 있는 통상적으로 거친 표면 형태를 가진다. 이러한 두께 변화는 CNT 재료가 아래 기재의 과도한 에칭, 집적 회로와 관련된 제조 비용과 복잡성을 증가시키지 않으면서 에칭되는 것을 어렵게 한다.
본 발명에 따르면 에칭이 어려운 CNT 재기록형 저항 전환 재료는 에칭 없이 메모리 셀에 사용될 수 있다. 예를 들어, 적어도 하나의 실시예에서 메모리 셀은 (1) 기재 위에 제 1 (하부) 전도체를 제조하는 단계; (2) 상기 제 1 전도체 상에 CNT 시딩층(seeding layer)을 증착하는 단계; (3) 상기 CNT 시딩층 상에 CNT 재료를 선택적으로 제조하는 단계; (4) 상기 CNT 재료 상에 다이오드를 제조하는 단계; 및 (5) 상기 다이오드 상에 제 2 전도체를 제조하는 단계에 의해서 형성되는 CNT 가역 선택-전환 재료를 포함하여 제공된다.
상기 CNT 시딩층은 CNT 형성을 용이하게 하는 층, 예를 들어 표면 거침 및/또는 전도성 층일 수 있다. 상기 CNT 시딩층 상에 CNT 재료의 선택적 형성은 상기 CNT 재료의 에칭 필요성을 제거하거나 또는 최소화할 수 있다.
예시적인 CNT 시딩층은 티타늄 질화물, 탄탈 질화물, 니켈, 코발트, 철 등을 포함한다. 몇몇 실시예에서 티타늄 또는 탄탈 질화물 층은 CNT 시딩층으로서 사용하기에 표면이 거칠 수 있다. 이러한 표면 거침 티타늄 또는 탄탈 질화물은 자체로 CNT 시딩층으로서 제공될 수 있다. 다른 실시예에서 표면 거침 티타늄 또는 탄탈 질화물 층은 CNT 재료 형성을 용이하게 하기 위해 추가의 전도성 층으로 코팅될 수 있다. 이러한 전도성 층은 티타늄 또는 탄탈 질화물 층으로 패터닝 또는 에칭될 수 있으며, 티타늄 또는 탄탈 질화물 층을 패터닝하고 에칭한 후에 티타늄 또는 탄탈 질화물 층 상에 선택적으로 증착될 수 있다. 예시적인 전도성 층은 니켈, 코발트, 철 등을 포함한다.
여기서 사용하는 것과 같이 CNT 재료는 1개 이상의 단일 및/또는 다중-벽 CNT를 포함하는 재료를 나타낸다. 몇몇 실시예에서 상기 CNT 재료의 각 튜브는 수직으로 나란히 배열될 수 있다. 수직 정렬된 CNT는 측면 전도가 없거나 거의 없는 수직 전류가 흐르도록 한다. 몇몇 실시예에서, 상기 CNT 재료의 각 튜브는 실질적으로 수직으로 나란히 배열되어 인접한 메모리 셀 사이의 측면 또는 브리징 전도 경로의 형성을 감소시키거나 또는 방지하도록 제조될 수 있다. 이러한 수직의 나란한 배열은 인접한 메모리 셀의 상태 및/또는 프로그래밍에 의해 메모리 셀이 영향을 받고/받거나 "방해를 받는" 것을 감소시키고/시키거나 방지한다. 각 튜브 분리는 상기 CNT 재료의 전체 두께에 걸쳐 연장되거나 또는 연장되지 않을 수 있다는 것을 주의해야 한다. 예를 들어, 초기 성장 단계 중에 몇몇 또는 대부분의 각 튜브는 수직으로 나란히 배열되고, 분리될 수 있다. 그러나 각 튜브들이 수직으로 길이가 증가하는 것과 같이 튜브 중 일부는 또 다른 것과 접촉할 수 있으며, 심지어 얽히거나 뒤엉키게 될 수 있다. CNT 재료를 형성하기 위한 예시적인 기술을 하기에 기재하였다.
예시적인 본 발명의 메모리 셀
도 1은 본 발명에 따라 제공되는 예시적인 메모리 셀(100)의 도식을 나타낸다. 상기 메모리 셀(100)은 다이오드(104)의 하부에 배치되며, 다이오드(104)와 결합된 가역 저항 전환 소자(102)를 포함한다.
상기 가역 저항 전환 소자(102)는 2개 이상의 상태 사이에서 가역적으로 전환될 수 있는 저항성을 갖는 재료(분리해서 나타내고 있지 않음)를 포함한다. 예를 들어, 상기 소자의 상기 가역 저항 전환 재료(102)는 제조 시에 초기에 낮은-저항 상태일 수 있다. 제 1 전압 및/또는 전류의 응용 시에 재료는 높은-저항 상태로 수위칭될 수 있다. 제 2 전압 및/또는 전류의 응용은 상기 가역 저항 전환 재료를 낮은-저항 상태로 되돌릴 수 있다. 대안적으로 상기 가역 저항 전환 소자(102)는 적당한 전압(들) 및/또는 전류(들)의 응용 시에 낮은-저항 상태로 가역적으로 전환될 수 있는 제조 시에 초기의 높은-저항 상태일 수 있다. 메모리 셀에 사용하는 경우 2개 이상의 데이터/저항 상태를 사용할 수 있는데도 불구하고, 하나의 저항 상태는 2진수 "0"을 나타내는 반면에 또 다른 저항 상태는 2진수 "1"을 나타낼 수 있다. 많은 가역 저항 전환 재료 및 가역 저항 전환 소자를 이용하는 메모리 셀의 작동은 예를 들어, 이전에 포함한 '939 출원'에 기재되어 있다.
본 발명의 적어도 하나의 실시예에서 가역 저항 전환 소자(102)는 선택적으로 증착 또는 성장한 CNT 재료를 사용하여 형성된다. 추가로 하기에 설명하는 것과 같이 선택적으로 형성된 CNT 재료의 사용으로 상기 CNT 재료의 에칭 필요성이 제거된다. 이에 따라서 상기 가역 저항 전환 소자(102)의 제조가 단순화된다.
상기 다이오드(104)는 가역 저항 전환 소자(102)를 가로지르는 전압 및/또는 가역 저항 전환 소자(102)를 통해 흐르는 전류를 선택적으로 제한함으로써 비옴 전도를 나타내는 임의의 다이오드를 포함할 수 있다. 상기 방식에서 메모리 셀(100)은 2 또는 3차원 메모리 어레이의 일부로서 사용될 수 있으며, 데이터는 어레이에서 다른 메모리 셀의 상태에 영향을 주지 않으면서 상기 메모리 셀(100)로부터 판독되고/되거나 기재될 수 있다.
상기 메모리 셀(100)의 예시적인 실시예에서 상기 가역 저항 전환 소자(102) 및 다이오드(104)는 도 2a~5c를 참조하여 하기에 기재되어 있다.
메모리 셀의 제 1의 예시적인 실시예
도 2a는 본 발명에 따라 제공되는 메모리 셀(200)의 제 1 실시예의 간략한 투시도를 나타낸다. 도 2a를 참조하면 상기 메모리 셀(200)은 제 1 전도체(206) 및 제 2 전도체(208) 사이의 다이오드(204)와 일렬로 결합된 가역 저항 전환 소자(202)(팬텀으로 나타냄)을 포함한다. 몇몇 실시예에서 장벽 층(209), 예를 들어 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물 등은 상기 가역 저항 전환 소자(202)와 다이오드(204) 사이에 제공될 수 있다.
하기에 추가로 설명하는 것과 같이, 가역 저항 전환 소자(202)는 상기 메모리 셀(200)의 제조를 간단하게 하기 위해서 선택적으로 형성된다. 적어도 하나의 실시예에서 가역 저항 전환 소자(202)는 티타늄 질화물, 탄탈 질화물, 니켈, 코발트, 철 등과 같은 CNT 시딩층 상에 형성된 CNT 재료의 적어도 일부를 포함한다. 예를 들어, 티타늄 또는 탄탈 질화물 CNT 시딩층(210)은 패터닝되고 에칭된(예를 들어, 상기 제 1 전도체(206)으로) 제 1 전도체(206) 상에 증착될 수 있다. 몇몇 실시예에서 상기 CNT 시딩층(210)은 예를 들어 화학 기계적 연마(CMP)에 의해서 표면이 거칠 수도 있다. 다른 실시예에서, 표면이 거칠거나 매끄러운 티타늄 질화물, 탄탈 질화물 또는 이와 유사한 층은, CNT 시딩층(210)을 형성하기 위해서, 니켈, 코발트, 철 등과 같은 금속 촉매 층(별도 도시되지 않음)으로 코팅될 수 있다. 또 다른 실시예에서 상기 CNT 시딩층(210)은 간단하게 CNT 형성을 촉진시키는 금속 촉매 층, 예를 들어 니켈, 코발트, 철 등일 수 있다. 어느 한 가지 경우, CNT 제조 공정은 상기 CNT 시딩층(210) 상에 CNT 재료(212)를 선택적으로 성장 및/또는 증착시키기 위해서 실행된다. 상기 CNT 재료(212)의 적어도 일부는 가역 저항 전환 소자(202)로서 제공된다. 임의의 적당한 방법을 사용하여 CNT 재료(212)를 형성할 수 있으며, 예를 들어 화학적 증기 증착법(CVD), 플라즈마 강화 CVD, 레이저 증착법(laser vaporization), 전기 아크 방전식 등이 있다.
도 2a의 실시예에서, 티타늄 질화물 또는 유사한 CNT 시딩층(210)은 제 1 전도체(206) 상에 형성되며, 상기 CNT 시딩층(210)의 노출된 상부 표면은 CMP 또는 또 다른 유사한 공정으로 거칠어진다. 다음으로, 상기 CNT 시딩층(210)은 제 1 전도체(206)로 패터닝 및 에칭된다. 그 후, CNT 재료(212)는 상기 CNT 시딩층(210) 상에 선택적으로 형성된다. 상기 다이오드(204)와 수직으로 오버랩 및/또는 나란히 배열되는 상기 CNT 재료(212)의 일부는 상기 메모리 셀(200)의 제 1 전도체(206) 및 다이오드(204) 사이에서 가역 저항 전환 소자(202)로서 제공될 수 있다. 몇몇 실시예에서, 상기 가역 저항 전환 소자(202)의 CNT들의 단지 일부, 예를 들어 하나 이상의 CNT는 전환되고/되거나 전환될 수 있다. 상기 가역 저항 전환 소자(202)에 있어서의 추가의 상세한 설명은 도 3a~c를 참조하여 하기에 기재하였다.
상기 다이오드(204)는 다이오드의 n-영역 상의 p-영역으로 아래쪽을 포인팅하거나 또는 다이오드의 p-영역 상에 n-영역으로 위쪽을 포인팅하든지 수직 다결정성 p-n 또는 p-i-n 다이오드와 같은 적당한 다이오드를 포함할 수 있다. 상기 다이오드(204)의 예시적인 실시예는 도 3a를 참조하여 하기에 기재하였다.
제 1 및/또는 제 2 전도체(206,208)는 임의의 적당한 전도성 재료, 예를 들어 텅스텐, 임의의 적당한 금속, 많이 도핑된 반도체 재료, 전도성 규소화합물, 전도성 규소화합물-게르마나이드, 전도성 게르마나이드 등을 포함할 수 있다. 도 2a의 실시예에서 제 1 및 제 2 전도체(206,208)는 레일-형상이며, 상이한 방향으로 연장된다(예를 들어, 실질적으로 서로 직각임). 다른 전도체 모양 및/또는 구조를 사용할 수 있다. 몇몇 실시예에서, 장벽 층, 접착층, 반사 코팅재 및/또는 등(도시되어 있지 않음)을 제 1 및/또는 제 2 전도체(206,208)와 함께 사용하여 장비 효능을 개선하고/하거나 장비 제조에 도움을 줄 수 있다.
도 2b는 도 2a의 복수의 메모리 셀(200)로 형성된 제 1 메모리 레벨 214의 일부의 간략한 투시도이다. 간단함을 위해서 상기 CNT 시딩층(210) 및 CNT 재료(212)는 단지 하부 전도체(206) 중의 하나에 나타나 있다. 상기 메모리 어레이(214)는 다중 메모리 셀이 결합되어 있는(도시된 바와 같이) 복수의 비트 라인{제 2 전도체(208)}과 워드 라인{제 1 전도체(206)}을 포함하는 "교차점" 어레이이다. 다른 메모리 어레이 구조를 사용할 수 있으며, 다중 메모리 레벨일 수 있다. 다중 메모리 셀은 각 전도체(206)에 형성된 CNT 재료(212)에 결합하므로, 하나 이상의 실시예에서 CNT 재료(212)의 각 튜브는 CNT 재료(212)를 통해서 메모리 셀 사이의 측면 전도 또는 브리징을 줄이기 위해서 실질적으로 수직으로 나란해 배열된다. 각 튜브 분리는 상기 CNT 재료의 전체 두께에 걸쳐 연장되거나 또는 연장되지 않을 수 있다는 것을 알아야 한다. 예를 들어, 초기 성장 상 중에 몇몇 또는 대부분의 각 튜브는 수직으로 나란히 배열되고 분리될 수 있다. 그러나 각 튜브들이 수직으로 길이가 증가하는 것과 같이 튜브의 일부들은 서로 접촉할 수 있으며, 심지어 얽히거나 뒤엉킬 수 있다.
도 2c는 제 2 메모리 레벨(220) 하부에 배치된 제 1 메모리 레벨(218)을 포함하는 모놀리식 3차원 어레이(216) 중 일부의 간략한 투시도이다. 도 2c의 실시예에서 각 메모리 레벨(218,220)은 교차점 어레이에서 복수의 메모리 셀(200)을 포함한다. 하나 이상의 추가 층(예를 들어, 레벨 사이의 유전체)이 간단함을 위해서 도 2c에는 도시되어 있지 않지만 제 1 및 제 2 메모리 레벨(218,220) 사이에 존재할 수 있다. 다른 메모리 어레이 구조를 메모리의 추가 레벨로 사용할 수 있다. 도 2c의 실시예에서 모든 다이오드들은 동일한 방향을 "포인트"할 수 있으며, 예를 들어 다이오드 제조를 단순하게 하는, 다이오드들의 하부 또는 상부에 p-도핑된 영역을 갖는 p-i-n 다이오드들이 사용되는 지의 여부에 따라 위쪽으로 또는 아래쪽으로 "포인트"할 수 있다.
몇몇 실시예에서, 메모리 레벨은 예를 들어, 모든 목적을 위해서 이의 전문이 참고문헌으로서 본 명세서에 포함되어 있는 미국 특허 번호 6,952,030의 "고밀도 3차원 메모리 셀"에 기재되어 있는 것과 같이 형성될 수 있다. 예를 들어, 제 1 메모리 레벨의 상부 전도체는 도 2d에서 도시하고 있는 것과 같이 제 1 메모리 레벨 상에 배치되는 제 2 메모리 레벨의 하부 전도체로서 사용될 수 있다. 이러한 실시예에서, 인접한 메모리 레벨 상의 다이오드들은 모든 목적용으로 이의 전문이 본 명세서에 참고문헌으로서 포함되어 있는 2007년 3월 27일에 출원되었으며 "크고 균일한 전류를 갖는 위쪽 포인팅 P-I-N 다이오드의 큰 어레이"라는 제목의 미국 특허 출원 일련 번호 11/692,151(이후에는 "'151 출원"이라고 함)에 기재되어 있는 반대 방향으로 포인팅하는 것이 바람직하다. 예를 들어, 제 1 메모리 레벨 (218)의 다이오드들은 화살표 A1(예를 들어, 다이오드의 하부에 p 영역으로)에 의해서 지적하는 것과 같이 위쪽을 포인팅하는 다이오드일 수 있으며, 반면에 제 2 메모리 레벨 (220)의 다이오드들은 화살표 A2(예를 들어, 다이오드들의 하부의 n 영역들로)로 나타내는 것과 같이 하부를 포인팅하는 다이오드들일 수 있다.
모놀리식 3차원 메모리 어레이는 다중 메모리 레벨이 기재를 끼우지 않고, 웨이퍼와 같은 단일 기재 위에 형성되는 것이다. 하나의 메모리 레벨을 형성하는 층은 존재하는 레벨 또는 레벨들의 층 상에 직접적으로 증착되거나 또는 성장한다. 대조적으로, 스태킹된 메모리들은 Leedy의 미국 특허 번호 5,915,167의 "3차원 구조 메모리"와 같이 분리 기재 위에 메모리 레벨들을 형성하고 서로 메모리 레벨의 맨 꼭대기에 부착됨으로서 구성된다. 기재는 결합 이전에 박형화되거나 또는 메모리 레벨로부터 제거될 수 있지만, 메모리 레벨이 분리 기재 위에 초기에 형성되는 것과 같이 이러한 메모리는 진정한 모놀리식 3차원 메모리 어레이가 아니다.
도 3a는 도 2a의 메모리 셀(200)의 예시적인 실시예의 단면도이다. 도 3a를 참조하면 메모리 셀(200)은 가역 저항 전환 소자(202), 다이오드(204), 및 제 1 및 제 2 전도체(206,208)를 포함한다. 상기 가역 저항 전환 소자(202)는 다이오드(204)와 수직으로 겹치고/겹치거나 오버랩되는 CNT 재료(212)의 일부일 수 있다.
도 3a의 실시예에서, 가역 저항 전환 소자(202)는 하부 전도체(206) 상에 형성되는 CNT 시딩층(210)에 선택적 CNT 형성 공정으로 형성된다. 몇몇 실시예에서, CNT 시딩층(210)은 거친 금속 질화물의 단일 층일 수 있으며, 예를 들어 표면이 거친 티타늄 또는 탄탈 질화물, 니켈, 코발트, 철 등의 금속 촉매의 단일 층, 또는 금속 촉매로 코팅된 표면이 거친 금속 질화물 또는 매끄러운 금속 질화물로 형성되는 다층 구조일 수 있다. 예를 들어, 상기 CNT 시딩층(210)은 제 1 전도체(206)로 패터닝 및 에칭되고, 제 1 전도체(206) 상에 형성되는 티타늄 또는 탄탈 질화물 층일 수 있다. 몇몇 실시예에서, CNT 시딩층(210)의 패터닝 및 에칭 이후에 금속 촉매 층, 예를 들어 니켈, 코발트, 철 등을 CNT 시딩층 상에 선택적으로 증착하여 CNT 형성을 도울 수 있다.
다른 실시예에서, 상기 CNT 시딩층(210)은 제 1 전도체(206)의 패터닝 및 에칭 후에 형성될 수 있다. 예를 들어, 상기 CNT 시딩층(210)은 패터닝 및 에칭된 제 1 전도체(206) 상에 선택적으로 증착되는 금속 촉매 층, 예를 들어 니켈, 코발트, 철 등일 수 있다. 어느 하나의 경우에 CNT 재료(212)는 선택적으로 상기 CNT 시딩층(210) 상에만 형성된다. 이러한 방식에서 대부분은 단지 CNT 시딩층(210)이 예를 들어 제 1 전도체(206)에 있어서 패턴과 에칭 단계(들) 중에 에칭된다.
상기 CNT 시딩층(210)이 티타늄 질화물, 탄탈 질화물 또는 유사한 재료를 포함하는 실시예에서 CMP 또는 유전체 에치-백(etchback) 단계를 사용하여 상기 CNT 시딩층(210){및 제 1 전도체(206)}의 패터닝 및 에칭 이전에 상기 CNT 시딩층(210)의 표면을 거칠게 할 수 있다. 거친 티타늄 질화물, 탄탈 질화물 또는 유사한 표면을 CNT 제조 용의 시딩층으로서 사용할 수 있다. 예를 들어, 거친 티타늄 질화물은 정밀 공학 기술, Nov. 10-15, 2001에 있어서 미국 소사이어티 16차 연차 회의의 절차에서의 Smith 등의 "나노튜브 합성용 연마 TiN"에 기재된 것과 같이 수직 정렬된 CNT의 형성을 용이하게 하도록 나타나 있다 (또한, Rao 등의 Appl. Phys. Lett., Vol. 76, No. 25, 19 June 200, pp. 3813-3815의 "탁월한 필드 방출 특성을 갖는 원위치 성장 탄소 나노뷰브 어레이" 참조).
예로서, 상기 CNT 시딩층(210)은 연산 평균 표면 거칠기 Ra가 약 850 내지 약 4000 옹스트롬, 및 더 바람직하게는 약 4000 옹스트롬을 갖는 티타늄 또는 탄탈 질화물과 같은 금속 질화물 약 1000 내지 약 5000 옹스트롬일 수 있다. 몇몇 실시예에서 약 1 내지 약 200 옹스트롬, 더 바람직하게는 약 20 옹스트롬 이하의 금속 촉매 층, 예를 들어 니켈, 코발트, 철 등을 CNT 형성 이전에 표면이 거친 금속 질화물 층 상에 증착시킬 수 있다. 또 다른 실시예에서, 상기 CNT 시딩층(210)은 약 1 내지 약 200 옹스트롬, 더 바람직하게는 약 20 옹스트롬 이하의 금속 촉매 층, 예를 들어 니켈, 코발트, 철 등으로 코팅된 비-거칠음 또는 매끄러운 티타늄, 탄탈 또는 유사한 금속 질화물 약 20 내지 약 500 옹스트롬을 포함할 수 있다. 임의의 실시예에서 니켈, 코발트, 철 또는 기타 금속 촉매 층은 연속 또는 비-연속 필름일 수 있다.
몇몇 실시예에서, 금속 촉매 층은 아크 플라즈마 건이 작은 금속 입자(예를 들어, 약 3 나노미터 크기)를 기재에 쏟아 붓기 위해서 금속 타켓 상에 라이트닝 볼트를 펄스하는 아크 플라즈마 건(APG) 방법을 사용하여 형성할 수 있다. APG 방법은 매우 제어 가능한 시드 밀도를 제공할 수 있다(예를 들어, 기재는 증착 중에 일반적으로 가열되지 않으며, 작은 금속 입자들은 작은 움직임을 가짐).
다른 재료, 두께 및 표면 거칠기를 사용할 수 있다. CNT 시딩층(210)의 형성 이후에 CNT 시딩층(210) 및/또는 제 1 전도체(206)이 패터닝 및 에칭된다.
상기 CNT 시딩층(210)을 규정한 후에 CNT 제조 공정을 실행하여 CNT 시딩층(210) 상에 CNT 재료(212)를 선택적으로 성장 및/또는 증착시킨다. 상기 CNT 재료(212) 중 적어도 일부는 가역 저항 전환 소자(202)로서 제공된다(도 3a에 팬텀으로 나타낸 것과 같음). 임의의 적당한 방법을 사용하여 상기 CNT 시딩층(210) 상에 CNT 재료를 형성할 수 있다. 예를 들어, CVD, 플라즈마 강화 CVD, 레이저 증착법, 전기적 아크 방출 등을 사용할 수 있다.
하나의 예시적인 실시예에서, CNT는 약 30분 동안 약 100 sccm의 유속에서 자일렌, 아르곤, 수소 및/또는 페로신에서 약 675℃ 내지 700℃의 온도에서 CVD에 의해서 TiN 시딩층 상에 형성될 수 있다. 다른 온도, 가스, 유속 및/또는 성장 시간을 사용할 수 있다.
또 다른 예시적인 실시예에서, CNT는 약 20분 동안 약 5.5 Torr의 압력에서 약 20% C2H4 및 80% 아크곤에서 약 650℃ 온도에서 CVD에 의해 니켈 촉매 층 상에 형성될 수 있다. 다른 온도, 가스, 비율, 압력 및/또는 성장 시간을 사용할 수 있다.
또 다른 실시예에서, CNT는 약 8~30분 동안 약 100-200 Watts의 RF 파워를 사용하여 약 80% 아르곤, 수소 및/또는 암모니아로 희석된 약 20% 메탄, 에틸렌, 아세틸렌 또는 또 다른 탄화수소에서 약 600 내지 900℃의 온도에서 플라즈마 강화 CVD를 사용하여 니켈, 코발트, 철 등과 같은 금속 촉매 층 상에 형성될 수 있다. 다른 온도, 가스, 비율, 파워 및/또는 성장 시간을 사용할 수 있다.
상술한 바와 같이, CNT 재료(212)는 단지 CNT 시딩층(210) 상에 형성된다. 몇몇 실시예에서 다른 CNT 재료 두께를 사용할 수 있지만 상기 CNT 재료(212)는 약 1 나노미터 내지 약 1 마이크론(및 심지어 수만 마이크론), 및 더 바람직하게는 약 10 내지 약 20 나노미터의 두께를 가질 수 있다. 상기 CNT 재료(212)에서 각 튜브의 밀도는 다른 밀도를 사용할 수 있지만 예를 들어, 약 6.6×103 내지 약 1×106 CNTs/마이크론2, 및 더 바람직하게는 적어도 약 6.6×104 CNTs/마이크론2일 수 있다. 예를 들어, 다이오드(204)가 약 45 나노미터의 폭을 가지는 것으로 가정하면 몇몇 실시예에서 다이오드(204) 하에서 적어도 약 10 CNTs, 더 바람직하게는 적어도 약 100 CNTs을 갖는 것이 바람직하다(비록 더 작은 CNTs, 예를 들어 1, 2, 3, 4, 5 등, 또는 더 많은 CNTs, 예를 들어 100 이상이 사용될 수 있음).
CNT 재료(212)의 가역 저항 전환 특성을 개선하기 위해서 몇몇 실시예에서 CNT 재료(212) 중 탄소 나노튜브의 약 50% 이상, 더 바람직하게는 약 2/3 이상이 반도체성인 것이 바람직할 수 있다. 다중 벽 CNT는 일반적으로 금속성인 반면에 단일 벽 CNT는 금속성 또는 반도체성일 수 있으며, 하나 이상의 실시예에서 CNT 재료(212)에 있어서 우선적으로 반도체 단일 벽 CNTs를 포함하는 것이 바람직할 수 있다. 다른 실시예에서, CNT 재료(212) 중의 CNT 중 50% 이하가 반도체성이다.
수직 정렬된 CNT는 측면 전도가 거의 없거나 또는 없는 수직으로 전류가 흐르도록 한다. 메모리 셀(200)을 포함하는 메모리 레벨 상에 제조된 인접한 메모리 셀(도시되어 있지 않음) 사이의 측면 또는 브리징 전도 경로의 형성을 감소 또는 방지하기 위해서 몇몇 실시예에서 실질적으로 수직으로 나란히 배열하기 위해서 CNT 재료(212)의 각 튜브를 제조할 수 있다(예를 들어, 이로 인해서 인접한 메모리 셀의 상태 및/또는 프로그래밍의 의해서 메모리 셀의 상태가 영향을 받거나 또는 "방해를 받는" 것을 감소시키거나 또는 방지함). 각 튜브 분리는 상기 CNT 재료(212)의 전체 두께 상에 연장되거나 또는 연장되지 않을 수 있다. 예를 들어, 초기 성장 상 중에 몇몇 또는 대부분의 각 튜브는 수직으로 나란히 배열될 수 있다(예를 들어, 서로 접촉하지 않음). 그러나 각 튜브의 길이가 수직으로 증가하는 것과 같이 튜브 중 일부는 또 다른 것과 접촉하거나, 심지어 얽히거나 뒤엉킬 수 있다.
몇몇 실시예에서 의도적으로 상기 CNT 재료(212)에 결함이 발생하여 CNT 재료(212)의 가역 저항 전환 특성을 개선하거나, 그렇지 않으면 조율시킬 수 있다. 예를 들어, 상기 CNT 재료(212)를 CNT 시딩층(210) 상에 형성한 후에 아르곤, O2 또는 이와 다른 종류를 CNT 재료(212)에 심어 CNT 재료(212)에 결함이 생길 수 있다. 두 번째 예에서 CNT 재료(212)는 아르곤 또는 O2 플라즈마(바이어스 또는 화학적인)에 넣거나 노출시켜 의도적으로 CNT 재료(212)에 결함을 생성한다.
도 4a~f를 참조하여 하기에 추가 설명하는 것과 같이 CNT 재료(212)/가역 저항 전환 소자(202)의 형성 이후에 유전체 재료를 CNT 재료(212) 및 제 1 전도체(206) 상부 및 주위에 증착시킨다. 몇몇 실시예에서, 상기 유전체 재료는 화학 증기 증착법(CVD), 고밀도 플라즈마(HDP) 증착법, 아크 플라즈마 원조 증착법, 스핀-코팅 증착법 등을 사용하여 증착시킬 수 있다. 상기 유전체 재료는 메모리 셀(200)을 포함하는 메모리 레벨 상에 제조된 다른 메모리 셀(도시되어 있지 않음)의 제 1 전도체 및 다른 유사한 CNT 재료(212)로부터 CNT 재료(212) 및 제 1 전도체(206)를 분리한다. CMP 또는 유전체 에치백 단계를 다음에 실행시켜 상기 CNT 재료(212)의 상부로부터 유전체 재료를 제거하고, 유전체 재료를 평탄화시킨다. 다음에 다이오드(204)는 CNT 재료(212)/가역 저항 전환 소자(202) 상에 형성된다.
상술한 바와 같이 다이오드(204)는 위쪽 또는 아래쪽을 포인팅할 수 있는 수직 p-n 또는 p-i-n 다이오드일 수 있다. 인접한 메모리 레벨들이 전도체를 공유하는 도 2d의 실시예에서 인접한 메모리 레벨은 반대 방향을 포인팅하는, 예를 들어 제 1 메모리 레벨에 있어서 아래쪽-포인팅 p-i-n 다이오드 및 인접한 두 번째 메모리 레벨에 있어서는 위쪽-포인팅 p-i-n 다이오드(또는 역도 또한 같음)인 다이오드를 가지는 것이 바람직하다.
몇몇 실시예에서 다이오드(204)는 다결정성 반도체 재료, 예를 들어 폴리실리콘, 다결정성 실리콘-게르마늄 합금, 폴리게르마늄 또는 임의의 다른 적당한 재료로 형성될 수 있다. 예를 들어, 상기 다이오드(204)는 n+ 폴리실리콘 영역(302) 상에 많이 도핑된 n+ 폴리실리콘 영역(302), 가볍게 도핑된 또는 고유의(고의가 아니게 도핑된) 폴리실리콘 영역(304), 및 상기 고유의 영역(304) 상에 많이 도핑된, p+ 폴리실리콘 영역(306)을 포함할 수 있다. 몇몇 실시예에서, 얇은 게르마늄 및/또는 실리콘-게르마늄 합금 층(도시되어 있지 않음)은 n+ 폴리실리콘 영역(302) 상에 형성되어 n+ 폴리실리콘 영역(302)에서 고유의 영역(304)으로 도판트 이동이 방지되고/되거나 감소시킬 수 있다. 이러한 층의 사용은, 예를 들어, "n-타입 도판트 확산을 최소화하기 위한 증착된 반도체 구조 및 이의 제조 방법"이라는 제목으로 2005년 12월 9일에 출원된 미국 특허 출원 일련 번호 11/298,331(이후, "'331 출원")에 기재되어 있으며, 모든 목적에 있어서 이의 전문은 본 명세서에 참고문헌으로서 포함되어 있다. 몇몇 실시예에서 약 10% 이상의 게르마늄을 갖는 수백 옹스트롬 또는 그 이하의 실리콘-게르마늄 합금을 이용할 수 있다. n+ 및 p+ 영역의 위치는 뒤바뀔 수 있다는 것을 알고 있을 것이다.
몇몇 실시예에서 장벽 층(308), 예를 들어 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물 등은 CNT 재료(212) 및 n+ 영역(302) 사이에 형성될 수 있다(예를 들어, 금속 원자의 폴리실리콘 영역으로의 이동을 막고/막거나 감소시키기 위함).
다이오드(204) 및 장벽 층(308)의 형성 이후에 다이오드(204) 및 장벽 층(308)은 에칭되어(도시되어 있는 것과 같이) 기둥 구조를 형성한다. 유전체 재료(309)는 메모리 셀(200)을 포함하는 메모리 레벨 상에 제조된 다른 메모리 셀들(도시되어 있지 않음)의 다른 유사한 기둥 구조로부터 기둥 규조를 분리시기키 위해서 기둥 구조 상부 및 주위에 증착된다. 다음에 CMP 또는 유전체 에치백 단계는 다이오드(204) 상부로부터 유전체 재료를 제거하고, 유전체 재료(309)를 평탄화시키기 위해서 실행한다.
다이오드(204)를 증착된 실리콘(예를 들어, 비결정성 또는 다결정성)으로 형성하는 경우에 규소화합물 층(310)은 제조되는 것과 같이 낮은 저항 상태의 증착 실리콘을 두기 위해서 다이오드(204) 상에 형성될 수 있다. 이러한 낮은 저항 상태로 낮은 저항 상태에 증착된 실리콘을 전환하기 위해서 많은 전압이 필요로하지 않기 때문에 메모리 셀(200)의 프로그래밍이 더 용이하게 되도록 한다. 예를 들어, 규소화합물-형성 금속 층(312), 예를 들어 티타늄 또는 코발트는 p+ 폴리실리콘 영역(306) 상에 증착될 수 있다. 다이오드(204)를 형성하는 증착된 실리콘을 결정화시키기 위해서 이용되는 이후 어닐링 단계(하기에 기재되어 있음) 중에 규소화합물-형성 금속 층(312) 및 다이오드(204)의 증착 실리콘이 상호작용하여 규소화합물-형성 금속 층(312) 중 전부 또는 일부를 소비하는 규소화합물 층(310)을 형성한다.
이의 전문이 본 명세서에 참고문헌으로서 포함되어 있는 "규소화합물에 인접하게 결정화된 반도체 정션 다이오드를 포함하는 메모리 셀"이라는 제목의 미국 특허 제 7,176,064호에서 기재한 것과 같이, 규소화합물-형성 재료, 예를 들어 티타늄 및 코발트는 어닐링 중에 증착된 실리콘과 반응하여 규소화합물 층을 형성한다. 티타늄 규소화합물 및 코발트 규소화합물의 격자 간격은 실리콘의 것과 근접하며, 상기 규소화합물 층은 증착된 실리콘 결정과 같은 인접한 증착된 실리콘에 있어서 "결정 템플레이드" 또는 "씨드"로서 제공될 수 있다(예를 들어, 규소화합물 층(310)은 어닐링 중에 실리콘 다이오드(204)의 결정 구조를 강화시킴). 이에 따라 더 낮은 저항 실리콘이 제공된다. 유사한 결과가 실리콘-게르마늄 합금 및/또는 게르마늄 다이오드에 있어서도 획득될 수 있다.
실리콘-형성 금속 층(312) 형성 이후에 탑 전도체(208)가 형성된다. 몇몇 실시예에서, 하나 이상의 장벽 층 및/또는 접착층(314)은 전도체 층(315)의 증착 이전에 규소화합물-형성 금속 층(312) 상에 형성될 수 있다. 전도성 층(315), 장벽 층(314) 및 규소화합물-형성 금속 층(312)은 함께 패터닝 및/또는 에칭되어 탑 전도체(208)를 형성할 수 있다.
탑 전도체(208) 형성 이후에 메모리 셀(200)은 다이오드(204)의 증착된 반도체 재료를 결정화시키기 위해서(및/또는 규소화합물 층(310)을 형성하기 위해서) 어닐링될 수 있다. 적어도 하나의 실시예에서, 어닐링은 약 600 내지 800℃, 더 바람직하게는 약 650 내지 750℃의 온도에서 질소로 약 10초 내지 약 2분 동안 실행시킬 수 있다. 다른 어닐링 시간, 온도 및/또는 환경을 사용할 수 있다. 상기에서 기재한 것과 같이, 규소화합물 층(310)은 다이오드(204)를 형성하는 하부 증착된 반도체 재료에 있어서의 어닐링 중에 "결정 템플레이트" 또는 "씨드"로서 제공될 수 있다. 이에 따라 더 낮은 저항 다이오드 재료가 제공된다.
몇몇 실시예에서, CNT 시딩층(210)은 하나 이상의 추가 층을 포함할 수 있다. 예를 들어, 도 3b는 추가 금속 촉매 층(316)을 CNT 시딩층(210)이 포함하는 도 2a의 메모리 셀(200)의 제 2의 예시적 실시예의 단면도이다. 상기 금속 촉매 층(316)은 (상기에서 기재한 것과 같이) CNT 시딩층(210)이 유전체 재료로 전기적으로 분리되며, 패터닝, 에칭된 후에 CNT 시딩층(210) 상에 선택적으로 증착될 수 있다. 예를 들어, 몇몇 실시예에서 니켈, 코발트, 철 등 금속 촉매 층(316)은 무전해 증착법, 전해 도금법 등에 의해서 표면이 거친 티타늄 또는 탄탈 질화물 CNT 시딩층(210) 상에 선택적으로 형성될 수 있다. 다음에 CNT 재료(212)는 금속 촉매 코팅 CNT 시딩층(210) 상에 형성될 수 있다. 몇몇 실시예에서 금속 촉매 층(316)의 사용으로 CNT 형성 중에 촉매 전구재료의 필요성이 제거될 수 있다. 예시적인 금속 촉매 층 두께 범위는 다른 두께를 사용할 수 있지만 약 1 내지 200 옹스트롬이다. 니켈, 코발트, 철 또는 유사한 금속 촉매 층도 또한 비-표면-거칠음 또는 매끄러운 티타늄 질화물, 탄탈 질화물 또는 유사한 층 상에 무전해 증착법, 전해 도금법 등에 의해 형성될 수 있다.
또 다른 실시예에서, 단지 금속 촉매 층(316)은 CNT 시딩(seeding)을 위해서 사용될 수 있다. 예를 들어, 도 3c는 도 2a의 메모리 셀(200)의 제 3의 예시적인 실시예의 단면도이다. 도 3c의 메모리 셀(200)은 도 3b의 메모리 셀(200)과 유사하지만 표면이 거친 CNT 시딩층(210)을 포함하지 않는다. 도면에서 나타내고 있는 것과 같이 CNT 시딩층(210)은 제 1 전도체(206)의 에칭 및 패터닝 이전에 제 1 전도체(206) 상에 증착된다. 제 1 전도체(206)의 패터닝 및 에칭 후에 금속 촉매 층(316), 예를 들어 니켈, 코발트, 철 등은 제 1 전도체(206) 상에 선택적으로 증착될 수 있으며, CNT 재료(212)는 금속 촉매 층(316) 상에 형성될 수 있다.
메모리 셀을 위한 예시적인 제조 공정
도 4a~f는 본 발명에 따른 제 1 메모리 레벨을 제조하는 동안 기재(400) 일부의 단편도를 나타낸다. 하기에 기재하는 것과 같이 제 1 메모리 레벨은 기재 위에 CNT 재료의 선택적 제조에 의해서 형성되는 가역 저항 전환 소자를 각각 포함하는 복수의 메모리 셀을 포함한다. 추가의 메모리 레벨은 제 1 메모리 레벨 상에 제조될 수 있다(도 2c~2d를 참조하여 이전에 기재한 것과 같음).
도 4a를 참조하면 기재(400)는 이미 몇몇 공정 단계가 실행되어 있는 것과 같이 나타나 있다. 상기 기재(400)는 임의의 적당한 기재, 예를 들어 실리콘, 게르마늄, 실리콘-게르마늄, 비도핑, 도핑, 벌크, 실리콘-온-절연체(SOI) 또는 추가의 전기 회로망이 있거나 없는 다른 기재일 수 있다. 예를 들어, 기재(400)는 하나 이상의 n-벽 또는 p-벽 영역(도시되어 있지 않음)을 포함할 수 있다.
분리층(402)은 상기 기재(400) 상에 형성된다. 몇몇 실시예에서 분리층(402)은 실리콘 이산화물, 실리콘 질화물, 실리콘 옥시질화물의 층, 또는 임의의 기타 적당한 절연 층일 수 있다.
분리층(402)의 형성 이후에 접착층(404)은 분리층(402) 상에 형성된다(예를 들어, 물리적 증기 증착법 또는 또 다른 방법에 의해서). 예를 들어, 접착층(404)은 티타늄 질화물 또는 또 다른 적당한 접착층, 예를 들어 탄탈 질화물, 텅스텐 질화물, 하나 이상의 접착층들의 결합물 등의 약 20 내지 약 500 옹스트롬, 또는 바람직하게는 약 100 옹스트롬일 수 있다. 다른 접착층 재료 및/또는 두께를 이용할 수 있다. 몇몇 실시예에서, 접착층(404)은 선택일 수 있다.
접착층(404)의 형성 후에 전도성 층(406)은 접착층(404) 상에 증착된다. 전도성 층(406)은 임의의 적당한 방법(예를 들어, 화학 증기 증착법, 물리적 증기 증착법 등)에 의해 증착된 임의의 적당한 전도성 재료, 예를 들어 텅스텐 또는 또 다른 적당한 금속, 많이 도핑된 반도체 재료, 전도성 규소화합물, 전도성 규소화합물-게라마니드, 전도성 게르마나이드 등을 포함할 수 있다. 적어도 하나의 실시예에서, 전도성 층(406)은 약 200 내지 약 2500 옹스트롬의 텅스텐을 포함할 수 있다. 다른 전도성 층 재료 및/또는 두께를 사용할 수 있다.
전도성 층(406)의 형성 후 CNT 시딩층(407)은 전도성 층(406) 상에 형성된다. 몇몇 실시예에서, CNT 시딩층(407)은 다른 재료 및/또는 두께를 사용할 수 있지만 티타늄 또는 탄탈 질화물의 약 1000 내지 약 5000 옹스트롬일 수 있다. 이러한 실시예에서 CNT 시딩층(407)의 표면은 CNT가 시딩층 상에 직접 형성되도록 거칠을 수 있다. 예를 들어, CNT 시딩층(407)은 CMP 또는 에치백 공정에 의해서 거칠거나 또는 그렇지 않으면 직물화될 수 있다. 하나 이상의 실시예에서 CNT 시딩층(407)은 약 850 내지 4000 옹스트롬 이상, 더 바람직하게는 약 4000 옹스트롬 이상의 산수의 평균 표면 거칠음 Ra을 가지도록 하기 위해서 거칠을 수 있다. 다른 표면 거칠음을 사용할 수 있다.
CNT 시딩층(407) 및/또는 CNT 시딩층 거칠음을 형성한 이후에 접착층(404), 전도성 층(406) 및 CNT 시딩층(407)을 도 4b에 도시되어 있는 것과 같이 패터닝 및 에칭한다. 예를 들어, 접착층(404), 전도성 층(406) 및 CNT 시딩층(407)은 소프트 또는 하드 마스크, 및 습식 또는 건식 에칭 공정으로 종래의 석판 인쇄 기술을 사용하여 패터닝 및 에칭할 수 있다. 적어도 하나의 실시예에서 접착층(404), 전도성 층(406) 및 CNT 시딩층(407)은 실질적으로 평행하고, 실질적으로 동일 평면인 전도체(408)를 형성하기 위해서 패터닝 및 에칭된다(도 4b에 도시되어 있는 것과 같음). 전도체(408)에 있어서의 예시적인 폭 및/또는 전도체(408) 사이의 공간은 다른 전도체 폭 및/또는 공간을 사용할 수 있지만 약 200 내지 약 2500 옹스트롬 범위일 수 있다.
도 4c를 참조하면 하부 전도체(408)의 형성 후에 CNT 재료(409)는 각 전도체(408)의 상부 상에 형성되는 CNT 시딩층(407) 상에 선택적으로 형성된다. CNT 시딩층(407)이 티타늄 질화물, 탄탈 질화물 또는 유사한 재료인 경우에, CNT 시딩층(407)의 표면은 티타늄 질화물, 탄탈 질화물 또는 유사한 CNT 시딩층(407) 상에 CNT들이 직접 형성되도록 거칠을 수 있다. (예를 들어, 2001년 11월 10-15의 정밀 공학 기술 16차 연차 회의 진행에서의 Smith 등의 "나노튜브 합성용의 TiN의 연마" 및 Rao 등의 Appl. Phys. Lett., Vol. 76, No. 25, 19 June 200, pp. 3813~3815의 "탁월한 필드 방출 특성을 갖는 원위치 성장 탄소 나노튜브 어레이" 참조).
몇몇 실시예에서 추가 금속 촉매 층(도시되어 있지 않음), 예를 들어 니켈, 코발트, 철 등은 CNT 형성 중 금속 촉매의 이점을 제공하기 위해서 CNT 재료(409)의 형성 이전에 CNT 시딩층 상에 선택적으로 증착될 수 있다(도 3b를 참조하여 이전에 기재한 것과 같음). 다른 실시예에서 금속 촉매 층은 하부의 표면 거칠음 시딩층 없이 사용될 수 있다(도 3c를 참조하여 이전에 기재한 것과 같음).
다른 경우에, CNT 제조 공정을 실행하여 각 전도체(408) 상의 CNT 재료(409)를 선택적으로 성장 및/또는 증착한다. 각 메모리 셀에서, 메모리 셀의 각각의 전도체(408) 상에 형성된 CNT 재료(409) 중 적어도 일부는 메모리 셀의 가역 저항 전환 소자(202)로서 제공된다. 임의의 적당한 방법은 각 전도체(408) 상에 CNT 재료(409)를 형성하기 위해서 사용될 수 있다. 예를 들면, CVD, 플라즈마 강화 CVD, 레이저 증착법, 전기 아크 방전법 등을 사용할 수 있다.
하나의 예시적인 실시예에서, CNT는 약 30분 동안 약 100 sccm의 유속에서 자일렌, 아르곤, 수소 및/또는 페로신에서 약 675 내지 700℃의 온도에서 CVD에 의해서 TiN 시딩층 상에 형성될 수 있다. 다른 온도, 가스, 유속 및/또는 성장 시간을 사용할 수 있다.
또 다른 예시적인 실시예에서, CNT는 약 20분 동안 약 5.5 Torr의 압력에서 약 20% C2H4 및 80% 아르곤에서 약 650℃ 온도에서 CVD에 의해서 니켈 촉매 층 상에 형성될 수 있다. 다른 온도, 가스, 비율, 압력 및/또는 성장 시간을 사용할 수 있다.
또 다른 실시예에서, CNT는 약 8~30분 동안 약 100~200 Watts의 RF 파워를 사용하여 약 80% 아르곤, 수소 및/또는 암모니아로 희석된 약 20% 메탄, 에틸렌, 아세틸렌 또는 또 다른 탄화수소에서 약 600 내지 900℃ 온도에서 플라즈마 강화 CVD를 사용하여 니켈, 코발트, 철 등과 같은 금속 촉매 층 상에 형성될 수 있다. 다른 온도, 가스, 비율, 파워 및/또는 성장 시간을 사용할 수 있다.
상기에서 기재한 것과 같이 CNT 재료(409)는 단지 각 전도체(408) 상에 형성된 CNT 시딩층(407) 상에만 형성된다. 몇몇 실시예에서 CNT 재료(409)는 다른 CNT 재료 두께를 사용할 수 있지만 약 1 나노미터 내지 약 1 마이크론(및 심지어 수 마이크론), 및 더 바람직하게는 약 10 내지 약 20 나노미터의 두께를 가질 수 있다. CNT 재료(409)에서 각 튜브의 밀도는, 예를 들어, 다른 밀도를 사용할 수 있지만 약 6.6×103 내지 약 1×106 CNTs/마이크론2, 및 더 바람직하게는 6.6×104 CNTs/마이크론일 수 있다. 예를 들어, 약 45 나노미터의 폭을 전도체(408)가 갖는다고 가정하면, 몇몇 실시예에서 각 전도체(408) 상에 형성되는 CNT 재료(409)에서 약 10 CNTs 이상, 더 바람직하게는 약 100 CNTs 이상을 갖는 것이 바람직하다(더 적은 CNTs, 예를 들어 1, 2, 3, 4, 5 등 또는 보다 많은 CNTs, 예를 들어 100 이상이 사용될 수 있음).
CNT 재료(409)를 각 전도체(408) 상에 형성한 후에 유전체 층(410)(도 4d)을 CNT 재료 영역과 전도체(408) 사이에 보이드(void)를 채우기 위해서 기재(400) 상에 증착한다. 몇몇 실시예에서 유전체 층(410)은 화학적 증기 증착법(CVD), 고밀도 플라즈마(HDP) 증착법, 아크 플라즈마 도움 증착법, 스핀-코팅 증착법 등을 사용하여 증착시킬 수 있다. 예를 들어, 약 일 마이크론 이상의 실리콘 이산화물을 기재(400) 상에 증착할 수 있으며, 에치백 공정 또는 화학적 기계적 연마를 사용하여 평탄화하여 평탄 표면(412)을 형성할 수 있다. 평탄 표면(412)은 도시되어 있는 것과 같이 유전체 재료(410)에 의해서 분리된 CNT 재료(409)의 노출된 개별 영역을 포함한다.
다른 유전체 재료, 예를 들어 실리콘 질화물, 실리콘 옥시질화물, 낮은 K 유전체 등 및/또는 다른 유전체 층 두께를 사용할 수 있다. 예시적인 낮은 K 유전체는 탄소 도핑된 산화물, 실리콘 탄소층 등을 포함한다.
도 4e를 참조하면 CNT 재료 영역의 상부 표면의 평탄화 및 노출 후에 각 메모리 셀의 다이오드 구조가 형성된다. 몇몇 실시예에서 장벽 층(414), 예를 들어 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물 등은 다이오드 형성 이전에 CNT 재료 영역(409) 상에 형성될 수 있다(예를 들어, 금속 원자의 폴리실리콘 영역으로의 이동을 막고/막거나 감소시키기 위해서). 장벽 층(414)은 티타늄 질화물 또는 또 다른 적당한 장벽 층, 예를 들어 탄탈 질화물, 텅스텐 질화물, 하나 이상의 장벽 층의 결합물, 다른 층과 결합한 장벽 층, 예를 들어 티타늄/티타늄 질화물, 탄탈/탄탈 질화물 또는 텅스텐/텅스텐 질화물 스택들 등의 약 20 내지 약 500 옹스트롬, 및 바람직하게는 약 100 옹스트롬일 수 있다. 다른 장벽 층 재료 및/또는 두께를 사용할 수 있다.
장벽 층(414)의 증착 후에 반도체 재료의 증착법을 사용하여 각 메모리 셀의 다이오드 형성을 시작한다(예를 들어, 도 2a~3c에서의 다이오드(204)). 각 다이오드는 이전에 기재한 것과 같이 수직 p-n 또는 p-i-n 다이오드일 수 있다. 몇몇 실시예에서 각 다이오드는 다결정성 반도체 재료, 예를 들어 폴리실리콘, 폴리실리콘-게르마늄 합금, 게르마늄 또는 임의의 다른 적당한 재료로 형성된다. 편의를 위해서 폴리실리콘, 이래쪽-포인팅 다이오드의 형성을 여기에 기재한다. 다른 재료 및/또는 다이오드 구조를 사용할 수 있다는 것을 알 수 있을 것이다.
도 4e를 참조하면 장벽 층(414)의 형성 이후에 많은 양이 도핑된 n+ 실리콘 층(416)은 장벽 층(414) 상에 증착된다. 몇몇 실시예에서 n+ 실리콘 층(416)은 증착된 것과 같이 비결정성 상태이다. 다른 실시예에서, n+ 실리콘 층(416)은 증착된 것과 같이 다결정성 상태이다. 화학적 증기 증착법 또는 또 다른 적당한 공정을 이용하여 n+ 실리콘 층(416)을 증착할 수 있다. 적어도 하나의 실시예에서 n+ 실리콘 층(416)이 예를 들어, 약 (100) 내지 약 1000 옹스트롬, 바람직하게는 약 100 옹스트롬의 도핑 농도가 약 1021cm- 3인 인 또는 비소 도핑 실리콘으로 형성될 수 있다. 다른 층 두께, 도펀트 및/또는 도핑 농도가 사용될 수 있다. n+ 실리콘 층(416)은 예를 들어, 증착 중에 도너 가스를 흐르게 함으로써 원위치에서 도핑될 수 있다. 다른 도핑 방법을 사용할 수 있다(예를 들어, 주입법).
n+ 실리콘 층(416)의 증착 후에 가벼운 도핑, 고유 및/또는 고의가 아닌 도핑 실리콘 층(418)은 n+ 실리콘 층(416) 상에 형성된다. 몇몇 실시예에서 고유 실리콘 층(418)은 증착된 것과 같이 비결정성 상태이다. 다른 실시예에서 고유 실리콘 층(418)은 증착된 것과 같이 다결정성 상태이다. 화학적 증기 증착법 또는 또 다른 적당한 증착 방법을 이용하여 고유 실리콘 층(418)을 증착할 수 있다. 적어도 하나의 실시예에서 고유 실리콘 층(418)은 두께가 약 500 내지 약 4800 옹스트롬, 바람직하게는 약 2500 옹스트롬일 수 있다. 다른 고유 층 두께를 사용할 수 있다.
얇은(예를 들어, 수백 옹스트롬 이하) 게르마늄 및/또는 (도시되지 않은) 실리콘-게르마늄 합금 층(도시되어 있지 않음)은 n+ 실리콘 층(416)으로부터 고유 실리콘 층(418) 내로 도펀트 이동을 감소시키거나 및/또는 방지하기 위해 고유 실리콘 층(418)의 증착에 앞서 n+ 실리콘 층(416) 위에 형성할 수 있다(이전에 포함된 '331 출원에 기술한 바와 같음).
n+ 실리콘 층(416)과 고유 실리콘 층(418)의 합성 이후에 상기 n+ 실리콘 층(416), 고유 실리콘 층(418)과 장벽 층(414)은 패턴화하고 에칭해서 (도시된 바와 같이) 전도체(408) 위에 가로놓이도록 실리콘 기둥(420)을 형성한다. 소프트 또는 하드 마스크를 갖는 종래의 리소그래피 기술, 및 습식 또는 건식 에칭 공정은 상기 실리콘 기둥(420)을 형성하기 위해 사용될 수 있다.
상기 실리콘 기둥(420)이 형성된 후에 유전체 층(422)은 실리콘 기둥(420) 사이에 보이드를 채우기 위해 증착된다. 예를 들어, 약 200~7000 옹스트롬의 실리콘 이산화물은 평탄면(424)을 형성하기 위해서 화학 기계적 연마나 에치백 공정을 사용하여 평탄화하고 증착될 수 있다. 상기 평탄면(424)은 도시된 바와 같이 유전체 재료(422)에 의해서 분리된 실리콘 기둥(420)의 노출된 상부 표면을 포함한다. 다른 유전체 재료(예를 들어, 실리콘 질화물, 실리콘 옥시질화물, 낮은 K 유전체 등) 및/또는 다른 유전체 층 두께를 사용할 수 있다. 예시적인 낮은 K 유전체에는 탄소 함유 산화물, 실리콘 탄소 층 등을 포함한다.
상기 실리콘 기둥(420)의 형성 후에, P+ 실리콘 영역(426)은 상기 실리콘 기둥(420)의 상부 표면에 근접하여 각 실리콘 기둥(420) 내에 형성된다. 예를 들어, 블랭킷 P+ 임플란트는 상기 실리콘 기둥(420) 내로 미리 결정한 깊이로 붕소를 주입하기 위해서 이용될 수 있다. 예시적인 주입 가능한 분자 이온은 BF2, BF3, B 등을 포함한다. 몇몇 실시예에서 약 1 ~ 5×1015 이온/㎠ 주입량을 사용할 수 있다. 다른 주입 종류 및/또는 주입량이 사용될 수 있다. 또한 몇몇 실시예에서 확산 공정은 상기 실리콘 기둥(420)의 위쪽 부분에 도핑하기 위해 사용될 수 있다. 적어도 하나의 실시예에서 상기 P+ 실리콘 영역(426)은 다른 P+ 실리콘 영역 사이즈가 사용될 수 있어도 약 100~700 옹스트롬의 깊이를 가진다. (만약 형성되는 다이오드가 위쪽 포인팅 p-n 또는 p-i-n 다이오드로 라면, 상기 실리콘 기둥(420)의 위쪽 부분은 n-type으로 도핑될 것임을 주의해야 함). 각 실리콘 기둥(420)은 이로 인해 아래쪽 포인팅 p-i-n 다이오드(428)를 포함한다.
도 4f를 참조하면, 상기 p-i-n다이오드(428)의 완성 후에 규소화합물-형성 금속 층(430)은 상기 기판(400) 상에 증착된다. 예시적인 규소화합물-형성 금속은 스퍼터와 그렇지 않으면 증착된 티타늄과 코발트를 포함한다. 몇몇 실시예에서 상기 규소화합물-형성 금속 층(430)은 약 10 내지 약 200 옹스트롬의 두께를 갖고, 바람직하게는 약 20 내지 약 50이고, 더 바람직하게는 약 20 옹스트롬이다. 다른 규소화합물-형성 금속 층 재료 및/또는 두께들을 사용할 수 있다. 하기에 추가로 기재하는 것과 같이, 구조의 어닐링으로 상기 실리콘 형성 금속 층(430)으로부터의 금속과 p+ 실리콘 영역(426)으로부터의 실리콘이 반응하여 각 p+ 실리콘 영역(426)에 인접한 규소화합물 영역(432)을 형성하게 된다.
상기 규소화합물-형성 금속 층(430)의 형성 이후에 전도체(436)의 제 2 세트는 전도체(408)의 하부 세트 형성과 유사한 방식으로 다이오드(428) 위쪽에 형성될 수 있다. 몇몇 실시예에서 하나 이상의 장벽 층 및/또는 접합 층(438)은 전도체(436)의 상부의 제 2 세트를 형성하기 위해서 사용되는 전도체 층(440)의 증착 이전에 상기 규소화합물-형성 금속 층(430) 위에 배치될 수 있다.
상기 전도성 층(440)은 임의의 적당한 방법(예, 화학 증기 증착법, 물리적 증기 증착법 등등)으로 증착된 텅스텐이나 다른 알맞은 금속, 많이 도핑된 반도체 재료, 전도성 규소화합물, 전도성 규소화합물-게르마나이드, 전도성 게르마나이드 등과 같은 임의의 적당한 전도성 재료로 형성될 수 있다. 다른 전도성 층 재료를 사용할 수 있다. 장벽 층들 및/또는 접합 층들 (438)은 티타늄 질화물 및 탄탈 질화물, 또는 또 다른 적당한 층, 예를 들어 텅스텐 질화물, 하나 이상의 조합물 또는 다른 적절한 재료(들)를 포함할 수 있다. 상기 증착된 전도 층(440), 장벽 및/또는 접합 층(438), 및/또는 규소화합물-형성 금속 층(430)은 패턴화 및 에칭되어 전도체(436)의 제 2 세트를 형성할 수 있다. 적어도 하나의 실시예에서, 상부 전도체(436)는 하부 전도체(408)와 상이한 방향으로 연장되는 실질적으로 평행하고 실질적으로 동일 평면인 전도체이다.
본 발명의 다른 실시예 내에서, 유전체 층이 상기 전도체(436)를 위한 오프닝(opening)과 보이드(void)를 만들기 위해 형성되고 패턴화되고 에칭되는 상감 과정을 이용해 상기 상부 전도체(436)를 형성할 수 있다. 상기 오프닝과 보이드는 접합 층(438)과 전도체 층(440)(및/또는 필요시 전도성 씨드, 전도성 필 또는 장벽 층)으로 채워질 수 있다. 상기 접합 층(438)과 전도 층(440)은 다음에 평탄면 형성을 위해 평탄화할 수 있다.
본 발명의 적어도 하나의 실시예에서 하드 마스크는, 예를 들어, 이의 전문이 본 명세서에 참고문헌으로 포함되어 있는 미국 특허 출원 일련 번호 11/444,936 "트렌치 에칭 중 패턴화 특성을 보호하기 위한 전도성 하드 마스크"라는 제목으로 2006년 5월13일자 출원(이후에 "'936 출원"이라함)에서 기술한 대로 상기 다이오드(428) 위에 형성할 수 있다. 예를 들어, 상기 고유 실리콘층(418)과 n+실리콘 층(416)의 패턴화와 에칭에 앞서 p+ 실리콘 층은 고유 층(418) 도핑에 의해(예를 들어, 이온 주입 또는 또 다른 도핑 방법을 이용하여) 형성될 수 있다. 상기 규소화합물-형성 금속 층(430)은 상기 P+ 실리콘 층, 이후에 장벽 층 및/또는 전도성 층 상에 형성될 수 있다. 상기 장벽과 전도성 층은 다이오드(428)의 패턴화와 에칭화 동안 하드 마스크로 제공되고, 상부 전도체(436) 형성 중에 발생할 수 있는 과에칭을 완화시킬 수 있다('936 출원에 기재한 것과 같음).
상기 상부 전도체(436)의 형성 이후에 상기 구조는 어닐링되어 상기 다이오드(428)의 증착된 반도체 재료를 결정화할 수 있다(및/또는 규소화합물 영역(432)을 형성할 수 있음). 적어도 하나의 실시예에서, 어닐링은 600 내지 800℃, 더 바람직하게는 650 내지 750℃의 온도에서 질소로 약 10초 내지 2분 동안 실행할 수 있다. 다른 어닐링 시간, 온도 및/또는 환경들을 사용할 수 있다. 상기 규소화합물 영역(432)은 다이오드(428)를 형성하는 하부의 증착 반도체 재료의 어닐링 동안 "결정성 템플레이트" 또는 "씨드"로서 제공될 수 있다(예를 들어, 비결정성 반도체 재료에서 다결정 반도체 재료로 변환 및/또는 다이오드(428)의 전반적인 결정성 특성들을 향상시킴). 이로 인해서 더 낮은 저항 다이오드 재료가 제공된다.
대안적인 예시적 메모리 셀
발명의 다른 실시예에서 하부 전도체(408)는 도 5a~c에서 하기에 언급한 상감 공정을 사용하여 형성될 수 있다. 도 5a~5c를 참조하면 유전체 층(410)은 전도체(408)에 대한 오프닝과 보이드를 만들기 위해 형성되고, 패턴화되며, 에칭된다. 다음에 오프닝과 보이드는 접착층(404)과 전도성 층(406)(및/또는 필요하다면 도전성 씨드, 도전성 필 및 장벽 층)으로 채워질 수 있다. 다음에 접착층(404) 및 전도성 층(406)은 평탄면 형성을 위해서 평탄화될 수 있다(도시된 바와 같음). 상기 실시예에서 접착층(404)은 각 오프닝과 보이드의 측벽과 하부에 정렬된다.
평탄화 공정 이후에 CNT 시딩층(407)은 상기 하부 전도체(408) 상에 형성된다. 적어도 하나의 실시예에서 선택적 증착 공정은 금속 촉매 CNT 시딩층(407)을 각 하부 전도체(408) 위에 형성하기 위해 사용할 수 있다. 예시적인 금속 촉매 시딩층은 니켈, 코발트, 철 등이 포함되는데, 이것들은 무전해 증착법, 전기 도금 또는 등에 의해 선택적으로 증착될 수 있다. 대안적으로는 티타늄 질화물, 탄탈 질화물 또는 이와 유사한 CNT 시딩층이 하부 전도체(408) 위에 증착하며, 표면을 거칠게 하고, 패터닝 및 에칭하여 각 전도체(408)에 CNT 시딩층 영역(407)을 형성할 수 있다(니켈, 코발트, 철 등과 같은 추가적인 금속 촉매 층이 있거나 없음). 니켈 ,코발트, 철 또는 이와 유사한 금속 촉매 층은 또한 무전해 증착법, 전기 도금법 등에 의해 거친 표면이 없거나 매끄러운 티타늄 질화물, 탄탈 질화물 또는 이와 유사한 층 상에 형성될 수 있다.
도 5b를 참조하면 상기 CNT 시딩층 영역(407)의 형성 이후에, CNT 재료(409)는 선택적으로 각 CNT 시딩층 영역 위에 형성된다. 임의의 적절한 방법을 사용하여 각 전도체(408) 상에 CNT 재료(409)를 형성할 수 있다. 예를 들면, CVD, 플라즈마 강화 CVD, 레이저 증착법, 전기 아크 방전식 등을 이용할 수 있다.
수직 정렬된 CNT는 수직 전류가 측면 전도가 약간 있거나 없게 흐르도록 한다. 몇몇 실시예에서, 인접 메모리 셀 사이의 측면 또는 브리징 전도성 경로 형성을 감소시키거나 또는 줄이기 위해서 각각의 CNT 재료(409)의 튜브를 제조하여 실질적으로 수직으로 나란히 배열되도록 할 수 있다(예를 들면, 이에 의해 인접 메모리 셀의 프로그래밍 및/또는 상태에 의해 방해받거나 영향을 받는 메모리 셀의 상태를 감소시키거나 방지함). 각 튜브 분리는 CNT 재료(409)의 전체 두께에 걸쳐 연장되거나 또는 연장되지 않을 수 있다. 예를 들면, 초기 성장 상 중에 몇몇 또는 대부분의 각 튜브는 수직으로 나란히 배열될 수 있다(예를 들면, 비접촉). 그러나 각 튜브의 길이가 수직으로 증가하므로, 튜브 중 일부는 다른 것과 접촉하고, 심지어 얽히거나 뒤엉키게 된다.
각 하부 전도체(408) 위에 CNT 재료(409)의 형성 이후에 유전체 재료(411)는 다른 것에서부터 인접한 CNT 재료 영역을 분리하기 위해서 CNT 재료(409) 영역의 상부 및 주위에 증착된다. 몇몇 실시예에서 상기 유전체 재료(411)는 화학적 증기 증착법(CVD), 고밀도 플라즈마 증착법(HDP), 아크 플라즈마 원조 증착법, 스핀-코팅 증착법 등으로 증착될 수 있다. 다음에 CMP 또는 유전체 에치백 단계를 실행하여 유전체 재료(411)를 평탄화하고, CNT 재료 영역 상부로부터 유전체 재료를 제거한다. 예를 들어, 약 200~7000 옹스트롬과 몇몇 실시예 내에서 1 마이크론 또는 그 이상의 실리콘 이산화물은 화학적 기계 연마 또는 에치백 과정을 사용하여 증착시키고 평탄화시킬 수 있다. 실리콘 질화물, 실리콘 옥시질화물, 낮은 유전체 K 등과 같은 다른 유전체 재료와 다른 유전체층 두께도 사용할 수 있다. 예시적인 낮은 유전체 K에는 탄소가 도핑된 산화물, 실리콘 탄소 층 등을 포함한다.
유전체 층이 평탄화되고 CNT 재료 영역들의 상부 표면이 노출되면, 메모리 레벨의 형성이 도 4e~4f를 참조하여 이전에 기재한 것과 같이 진행되어 도 5c에서 도시하고 있는 메모리 레벨이 수득된다.
이전에 설명한 것과 같이 증착 또는 성장 CNT 재료는 통상적으로 다수의 피크 및 밸리와 같이 두드러지는 두께 변형이 있는 거친 표면 지형을 갖는다. 상기 두께 변형은 CNT 재료가 기본 기판에 초과 에칭을 없게 하는데 어려움이 있고 집적 회로 내에 사용시 복잡성과 제조 비용이 증가한다. 하나 또는 그 이상 명시되었던 실시예 내 CNT 시딩층 위에 CNT 재료의 선택적 형성은 CNT 재료를 에칭하는데 필요하지 않거나 최소한의 사용만 필요로 한다. 본 발명의 하나 또는 이상의 다른 실시예들과 일치한 유전체 필과 평탄화 공정은 CNT 재료 층 내 많은 두께 변형들을 평탄화시켜 CNT 재료 층이 더욱 쉽게 에칭되게 하고 제조 비용과 복잡성을 감소시킨다.
예를 들어, 본 발명의 몇몇 실시예에서 가역 저항 전환 소자는 도 6a~d를 참조하여 하기에 기재된 것과 같이 CNT C재료를 포함할 수 있다. 도 6a를 참조하면, CNT 재료(600)는 산화물(603) 또는 다른 유전체 재료에 끼워지는 제 1 전도체(602) 위에 증착된다. CNT 재료(600)는 나란히 배열되거나 또는 배열되지 않은 CNT의 번들을 포함할 수 있다. 수직 정렬된 CNT 재료의 선택적인 성장 기술들은 도 2a~5c를 참조하여 이전에 설명하였다. 비정렬된 CNT 재료들 또한 사용될 수 있으며, 튜브의 수평-지향적인 섞인 패브릭, 말리고 오버랩된 튜브의 번들 등을 포함한다. CNT 재료(600)는 제 1 전도체(602) 상에서 성장할 수 있거나 또는 성장하지 않을 수 있다. CNT 재료(600)가 제 1 전도체(602) 상에서 성장하지 않는 경우에 CNT 시딩층은 제 1 전도체(602)로부터 제외시킬 수 있다. 예를 들면, 미리 성장된 CNT들의 육안으로 보이는 시트를 상기 제 1 전도체(602) 상에 배치시킬 수 있다. 예를 들어, 용매 내에 현탁된 미리 성장된 CNT들의 용액은 제 1 전도체(602) 상에 드롭-코팅되거나 또는 스핀-코팅될 수 있고, 수평-지향적 CNT 패브릭(600)을 형성하기 위해서 증발된 용매일 수 있다. 도 6a에서 묘사한 것처럼 CNT 재료(600)는 비-균일 두께와 비-균일 표면 지형을 가진다.
도 6b에서, 상기 유전체 재료(604)는 CNT 재료(600) 상부에 증착된다. 유전체 재료(604)는 인접한 튜브들 또는 튜브 응집체들 사이의 영역을 부분적 또는 완전하게 채운다. 유전체 재료(604)는 화학 증기 증착법(CVD), 고밀도 플라즈마 증착법(HDP), 아크 플라즈마 보조 증착법, 스핀-코팅 증착법 등을 사용하여 증착될 수 있다. 예를 들어, 약 200~7000 옹스트롬, 및 몇몇 실시예에서는 1 마이크론 또는 그 이상의 실리콘 이산화물을 유전체 재료(604)로서 증착할 수 있다.
다른 유전체 재료로는, 실리콘 질화물, 실리콘 옥시질화물, 낮은 K 유전체들 등 및/또는 다른 유전체 층 두께를 사용할 수 있다. 예시적인 낮은 K 유전체는 탄소 도핑된 산화물, 실리콘 탄소 층 등을 포함한다.
도 6c에서 상기 유전체 재료(604)는 CNT 재료를 포함하는 평탄면(606)을 형성하기 위해 유전체 에치백과 CMP을 사용하여 부분적으로 제거한다. 즉 CNT 재료가 평탄화된다. 바람직하게 CNT 재료(600)는 두께와 표면 지형이 대체로 균일하다(이전에 기재한 것과 같이 CNT 재료(600)의 에칭이 용이함).
도 6c에서 도시하고 있는 것과 같이 CNT 재료(600)의 튜브 중 적어도 일부는 평탄면(606)에 노출된다. CNT 재료(600)의 보다 균일한 표면 지형 때문에 CNT 재료(600)는 임의의 적당한 에칭 공정을 사용하여 도 6d에 도시하고 있는 것과 같이 패터닝 및 에칭될 수 있다. 이러한 패턴닝 및 에칭된 CNT 재료는 가역 저항 전환 소자(608)와 같이 제공될 수 있다. 상기 가역 저항 전환 소자 (608)의 평탄면(606)은 (도 3a~c를 참조하여 이전에 기재한 것과 같이) 다이오드(610) 상에 제조된 제 2 전도체(612) 및 평탄면(606) 상에 제조된 다이오드에 의해서 전기적으로 접촉할 수 있으며, 결과적으로 도 6c에서 도시하고 있는 메모리 셀이 얻어진다. 몇몇 실시예 내에서 CNT 재료(600)는 다이오드(610)를 형성하는 재료로 에칭될 수 있다. 목적한다면 TiN 또는 다른 전도성 재료 필름 또는 층과 같은 선택적 전도체 필름 또는 층은 저항 전환 소자(608)와 다이오드(610) 사이에 위치시킬 수 있다. 상기에서 기재한 유전체 필 및 평탄화 공정은 임의의 적당한 CNT 재료(예를 들어, 비정렬 CNT, 수직 정렬된 CNT 등), 및/또는 이전에 기재한 선택적 CNT 형성 공정의 임의의 장소에 이용할 수 있다. 몇몇 실시예에서 CNT 재료(600)는 다이오드(610) 상에 형성될 수 있으며, 유전체 재료로 채워지고/지거나 앞에서 기재한 것과 같이 평탄화될 수 있다.
상술한 상세한 설명은 본 발명의 예시적인 실시예만을 기재한 것이다. 본 발명의 범주에 속하는 상기에서 기재한 장치 및 방법의 변형은 당업자에게 용이하게 명백할 것이다.
따라서 본 발명을 이의 예시적인 실시예와 관련하여 기재하면서 다른 실시예들이 하기 청구 범위에서 규정하는 것과 같이 본 발명의 사상과 범위 내에 속할 수 있다는 것을 알아야 한다.

Claims (42)

  1. 메모리 셀을 제조하는 방법에 있어서,
    기재 위에 제 1 전도체를 제조하는 단계와,
    상기 제 1 전도체 상에 탄소 나노튜브(CNT) 재료를 제조하는 단계와,
    상기 CNT 재료의 상부 표면 상에 유전체 재료를 증착하는 단계와,
    상기 CNT 재료 중 일부 또는 전부를 노출시키기 위해서 상기 유전체 재료를 평탄화하는 단계와,
    상기 제 1 전도체 상에 다이오드를 제조하는 단계와,
    상기 CNT 재료 및 상기 다이오드 상에 제 2 전도체를 제조하는 단계를
    포함하는, 메모리 셀의 제조 방법.
  2. 제 1항에 있어서, 상기 유전체 재료의 증착 단계는 약 200 내지 약 7000 옹스트롬의 유전체 재료를 증착하는 단계를 포함하는, 메모리 셀의 제조 방법.
  3. 제 1항에 있어서, 유전체 재료의 증착 단계는 약 1 마이크론 이상의 유전체 재료를 증착하는 단계를 포함하는, 메모리 셀의 제조 방법.
  4. 제 1항에 있어서, 유전체 재료의 증착 단계는 실리콘 이산화물, 실리콘 질화물, 실리콘 옥시질화물 및 낮은 K 유전체 중 하나 이상을 증착하는 단계를 포함하는, 메모리 셀의 제조 방법.
  5. 제 1항에 있어서, 상기 CNT 재료의 제조 단계는,
    상기 제 1 전도체 상에 CNT 시딩층(seeding layer)을 제조하는 단계와,
    상기 CNT 시딩층 상에 CNT 재료를 선택적으로 제조하는 단계를
    포함하는, 메모리 셀의 제조 방법.
  6. 제 5항에 있어서, 상기 CNT 시딩층의 패터닝(patterning) 및 에칭(etching) 단계를 더 포함하는, 메모리 셀의 제조 방법.
  7. 제 6항에 있어서, 상기 CNT 시딩층의 패터닝 및 에칭 단계는 상기 제 1 전도체의 패터닝 및 에칭 단계를 포함하는, 메모리 셀의 제조 방법.
  8. 제 1항에 있어서, 상기 CNT 재료의 제조 단계는,
    상기 제 1 전도체 상에 금속 층을 선택적으로 증착하는 단계와,
    상기 증착된 금속 층 상에 CNT 재료를 선택적으로 제조하는 단계를
    포함하는, 메모리 셀의 제조 방법.
  9. 제 1항에 있어서, 상기 다이오드 제조 단계는 수직 다결정성 다이오드의 제조 단계를 포함하는, 메모리 셀의 제조 방법.
  10. 제 9항에 있어서, 다결정성 재료가 낮은 저항 상태에 있도록 상기 수직 다결정성 다이오드의 다결정성 재료와 접촉하는 규소화합물(silicide), 규소화합물-게르마나이드(germanide) 또는 게르마나이드 영역을 제조하는 단계를 더 포함하는, 메모리 셀의 제조 방법.
  11. 제 9항에 있어서, 상기 다이오드는 p-n 또는 p-i-n 다이오드인, 메모리 셀의 제조 방법.
  12. 제 1항에 있어서, 상기 다이오드는 상기 CNT 재료의 노출 부분과 전기적으로 접촉하도록 제조되는, 메모리 셀의 제조 방법.
  13. 제 1항에 기재된 방법을 사용하여 형성된 메모리 셀.
  14. 메모리 셀을 제조하는 방법에 있어서,
    기재 위에 제 1 전도체를 제조하는 단계와,
    상기 제 1 전도체 상에 탄소 나노튜브(CNT) 재료를 제조하여 상기 제 1 전도체 상에 가역 저항 전환 소자를 제조하는 단계와,
    상기 CNT 재료의 상부 표면 상에 유전체 재료를 증착하는 단계와,
    상기 CNT 재료의 적어도 일부를 노출하기 위해 상기 유전체 재료를 평탄화하는 단계와,
    상기 가역 저항 전환 소자 상에 수직의 다결정성 다이오드를 제조하는 단계와,
    상기 수직의 다결정성 다이오드 상에 제 2 전도체를 제조하는 단계를
    포함하는, 메모리 셀의 제조 방법.
  15. 제 14항에 있어서, 상기 유전체 재료의 증착 단계는 약 200 내지 7000 옹스트롬의 유전체 재료를 증착하는 단계를 포함하는, 메모리 셀의 제조 방법.
  16. 제 14항에 있어서, 상기 유전체 재료의 증착 단계는 약 1 마이크론 이상의 유전체 재료를 증착하는 단계를 포함하는, 메모리 셀의 제조 방법.
  17. 제 14항에 있어서, 상기 유전체 재료를 증착하는 단계는, 실리콘 이산화물, 실리콘 질화물, 실리콘 옥시질화물 및 낮은 K 유전체 중 하나 이상을 증착하는 단계를 포함하는, 메모리 셀의 제조 방법.
  18. 제 14항에 있어서, 상기 가역 저항 전환 소자의 제조 단계는,
    CNT 시딩층의 제조 단계와,
    상기 CNT 시딩층 상에 CNT 재료를 선택적으로 제조하는 단계를
    포함하는, 메모리 셀의 제조 방법.
  19. 제 14항에 있어서, 상기 다이오드는 상기 CNT 재료의 노출 부분과 전기적으로 접촉하도록 제조되는, 메모리 셀의 제조 방법.
  20. 제 14항에 기재된 방법을 사용하여 형성된 메모리 셀.
  21. 메모리 셀을 제조하는 방법에 있어서,
    기재 위에 제 1 전도체를 제조하는 단계와,
    상기 제 1 전도체 상에 탄소 나노튜브(CNT) 재료를 제조하는 단계와,
    상기 CNT 재료의 상부 표면 상에 유전체 재료를 증착하는 단계와,
    상기 CNT 재료 중 일부 또는 전부를 노출시키기 위해서 상기 유전체 재료를 평탄화하는 단계와,
    상기 CNT 재료의 노출 부분과 전기적으로 접촉하도록 다이오드를 제조하는 단계와,
    상기 다이오드 상에 제 2 전도체를 제조하는 단계를
    포함하는, 메모리 셀의 제조 방법.
  22. 제 21항에 있어서, 상기 CNT 재료는 CNT 패브릭(fabric)을 포함하는, 메모리 셀의 제조 방법.
  23. 제 21항에 있어서, 상기 CNT 재료는 수직 정렬된 CNT를 포함하는, 메모리 셀의 제조 방법.
  24. 제 21항에 있어서, 상기 CNT 재료는 상기 제 1 전도체 상에서 선택적으로 성장되는, 메모리 셀의 제조 방법.
  25. 제 21항에 있어서, 상기 CNT 재료는 미리 성장된 다음 상기 제 1 전도체 상에 위치하는, 메모리 셀의 제조 방법.
  26. 제 21항에 있어서, 상기 유전체 재료는, 실리콘 이산화물, 실리콘 질화물, 실리콘 옥시질화물 및 낮은 K 유전체 중 하나 이상을 포함하는, 메모리 셀의 제조 방법.
  27. 제 21항에 기재된 방법을 사용하여 형성되는 메모리 셀.
  28. 메모리 셀에 있어서,
    제 1 전도체와,
    상기 제 1 전도체 상에 제조된 탄소 나노튜브(CNT) 재료를 포함하는 가역 저항 전환 소자(상기 가역 저항 전환 소자는 복수의 CNT를 포함함)와,
    복수의 CNT가 상기 가역 저항 전환 소자의 평탄 표면에 노출되도록, 상기 CNT 사이에 배치된 유전체 재료와,
    상기 제 1 전도체 상에 형성되는 다이오드와,
    상기 가역 저항 전환 소자 및 상기 다이오드 상에 형성되는 제 2 전도체를
    포함하는, 메모리 셀.
  29. 제 28항에 있어서, 상기 다이오드는 수직 다결정성 다이오드인, 메모리 셀.
  30. 제 29항에 있어서, 상기 다결정성 재료가 낮은 저항 상태에 있도록 상기 수직 다결정성 다이오드의 다결정 재료와 접촉하는 규소화합물, 규소화합물-게르마나이드 또는 게르마나이드 영역을 더 포함하는, 메모리 셀.
  31. 제 28항에 있어서, 상기 CNT 재료가 선택적으로 제조되는 제 1 전도체 상에 형성되는 CNT 시딩층을 더 포함하는, 메모리 셀.
  32. 제 28항에 있어서, 상기 가역 저항 전환 소자는 전기적으로 상기 다이오드와 접촉하는, 메모리 셀.
  33. 제 28항에 있어서, 상기 유전체 재료는, 실리콘 이산화물, 실리콘 질화물, 실리콘 옥시질화물 및 낮은 K 유전체 중 하나 이상을 포함하는, 메모리 셀.
  34. 복수의 비휘발성 메모리 셀에 있어서,
    실질적으로 평행하고, 제 1 방향으로 연장되는 실질적으로 동일 평면인 복수의 제 1 전도체와,
    복수의 다이오드와,
    복수의 가역 저항 전환 소자로서, 각각의 가역 저항 전환 소자는 복수의 탄소 나노튜브(CNT) 및 상기 CNT 사이에 배치된 유전체 재료를 포함하여, 상기 복수의 CNT는 상기 가역 저항 전환 소자의 평탄 표면에 노출되는, 상기 복수의 가역 저항 전환 소자와,
    실질적으로 평행하고, 상기 제 1 방향과 다른 제 2 방향으로 연장되는 실질적으로 동일 평면인 복수의 제 2 전도체를
    포함하고,
    각 메모리 셀에서, 상기 다이오드 중 하나는 상기 제 1 전도체 중 하나와 상기 제 2 전도체 중 하나 사이에 배치되고, 상기 가역 저항 전환 소자 중 하나와 일렬로 형성되며,
    각 가역 저항 전환 소자는 상기 제 1 전도체 중 하나 위에 형성된 탄소 나노튜브(CNT) 재료를 포함하는, 복수의 비휘발성 메모리 셀.
  35. 제 34항에 있어서, 각 다이오드는 수직 다결정성 다이오드인, 복수의 비휘발성 메모리 셀.
  36. 모놀리식 3차원 메모리 어레이에 있어서,
    기재 위에 형성된 제 1 메모리 레벨과,
    상기 제 1 메모리 레벨 위에 모놀리식 방식으로 형성된 적어도 제 2 메모리 레벨을
    포함하고,
    상기 제 1 메모리 레벨은,
    복수의 메모리 셀을 포함하고,
    상기 제 1 메모리 레벨의 각 메모리 셀은,
    제 1 전도체와,
    상기 제 1 전도체 위에 제조된 탄소 나노튜브(CNT) 재료를 포함하는 가역 저항 전환 소자로서, 각각의 가역 저항 전환 소자는 복수의 CNT 및 상기 CNT 사이에 배치된 유전체 재료를 포함하여, 상기 복수의 CNT는 상기 가역 저항 전환 소자의 평탄 표면에 노출되는, 상기 가역 저항 전환 소자와,
    상기 가역 저항 전환 소자와 일렬로 형성되는 다이오드와,
    상기 가역 저항 전환 소자 및 상기 다이오드 상에 형성되는 제 2 전도체를
    포함하는, 모놀리식 3차원 메모리 어레이.
  37. 제 36항에 있어서, 각 다이오드는 수직 다결정성 다이오드인, 모놀리식 3차원 메모리 어레이.
  38. 메모리 셀에 있어서,
    제 1 전도체와,
    상기 제 1 전도체 상에 제조된 가역 저항 전환 소자로서, 상기 가역 저항 전환 소자는 노출된 CNT를 갖는 평탄 표면과 복수의 CNT 사이에 배치된 유전체 재료를 갖는 탄소 나노튜브(CNT) 재료를 포함하는, 상기 가역 저항 전환 소자와,
    상기 가역 저항 전환 소자의 평탄 표면 상에서 노출된 CNT와 전기적으로 접촉하는 다이오드와,
    상기 다이오드 상에 형성된 제 2 전도체를
    포함하는, 메모리 셀.
  39. 제 32항에 있어서, 상기 CNT 재료는 CNT 패브릭을 포함하는, 메모리 셀.
  40. 제 33항에 있어서, 상기 CNT 패브릭은 실질적으로 정렬되지 않은 CNT의 번들(bundle)을 포함하는, 메모리 셀.
  41. 제 32항에 있어서, 상기 CNT 재료는 실질적으로 수직 정렬된 CNT의 어레이를 포함하는, 메모리 셀.
  42. 제 32항에 있어서, 상기 유전체 재료는, 실리콘 이산화물, 실리콘 질화물, 실리콘 옥시질화물 및 낮은 K 유전체 중 하나 이상을 포함하는, 메모리 셀.
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