KR20100102861A - 리세스드 소스 및 드레인 구조를 이용한 플로팅 바디 셀과 그 제조 방법 - Google Patents
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Abstract
본 발명은 실리콘 온 인슐레이터(Silicon On Insulator) 기판에서 제작되는 플로팅 바디 이펙트(Floating Body Effect)를 이용한 Capless Memory Cell과 그 제작 방법에 관한 것으로, 두 개의 실리콘층 사이에 매립 절연막이 개재된 실리콘-온-인슐레이터 구조의 실리콘 기판 위에 게이트 산화막을 개재하여 복수의 게이트를 순차적으로 형성하는 단계와, 복수의 게이트 각각의 외측벽에 스페이서를 형성하는 단계와, 스페이서를 포함하는 상기 게이트의 측벽과 상부에 마스크막을 형성하는 단계와, 이웃하는 두 개의 게이트들 사이의 실리콘 기판의 일부를 제거하여 리세스부를 형성하는 단계와, 리세스부 아래에 노출된 실리콘기판에 산소를 주입하는 단계와, 이웃하는 두 개의 게이트들 사이 및 리세스부에 도핑된 폴리실리콘을 매립하는 단계와, 산소가 이온 주입된 상기 리세스부 아래의 실리콘 기판 일부를 열처리하여 셀격리막을 형성하는 단계를 포함한다.
반도체, 메모리, SOI, 플로팅 바디 셀
Description
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 플로팅 바디 셀 및 그 제작 방법에 관한 것이다.
반도체 소자의 제조 공정이 미세화됨에 따라 1개의 트랜지스터 및 1개의 커패시터를 단위 메모리 셀로 구성한 디램(DRAM)을 제조함에 있어서 기술적으로 가장 어려운 부분은, 크게 단채널 효과(SHORT CHANNEL EFFECT)를 개선하면서 충분한 데이터 보유 시간(DATA RETENTION TIME)을 유지하는 것과, 좁은 면적에서 유전 손실(DIELECTRIC LEAKEAGE)를 최소로 하면서 충분한 커패시턴스(CAPACITANCE)를 가지는 커패시터를 제조하는 것이다. 특히 디램의 동작에 필요한 커패시턴스를 만족시키면서도 신뢰성을 확보할 수 있는 커패시터를 제조하는 것은 기술적으로 한계에 다다랐으며, 이는 공정적으로 매우 어려운 기술이다. 이러한 문제를 해결하기 위한 방법으로 트랜지스터의 플로팅 바디 효과를 이용한 1T 디램에 대해 많은 연구가 이루어지고 있다.
한편, 기존의 1T-1C 디램 소자의 경우 전하가 커패시터에 저장되는데 반해서 1T 디램의 메모리 셀로 채용된 플로팅 바디 셀(FLOATING BODY CELL)은 트랜지스터의 바디에 전하가 저장될 때 임계 전압(THRESHOLD VOLTAGE; VT)이 변하는 것을 이용하여 메모리로 사용하게 된다. 일반적으로, 플로팅 바디 셀을 구성하는 트랜지스터는 실리콘-온-인슐레이터(SILICON-ON-INSULATOR;SOI) 구조의 실리콘 웨이퍼를 이용하여 제조한다. 실리콘-온-인슐레이터 구조는 실리콘 웨이퍼에 산화막이 매립된 형태로, 일반적으로 산소 이온을 실리콘 웨이퍼에 주입한 후 고온의 열처리를 통하여 실리콘과 산소를 반응시켜 산화막을 형성하는 SIMOX(Separation by IMplantation of OXygen)공정이나, 스마트 컷(Smart Cut) 공정을 이용한 웨이퍼 본딩 기술을 이용하여 형성한다.
이러한 SOI 구조의 실리콘 웨이퍼를 이용하여 플로팅 바디 셀을 제조하는 경우, 하나의 활성 영역에 두 개 이상의 셀을 구현하기 위해서는 반드시 인접한 셀들을 전기적으로 절연시켜야 한다. 그러나, 높은 집적도에 따른 미세공정에 있어서 인접한 메모리셀의 사이의 공간이 부족하여 절연이 곤란한 난점이 있었다.
본 발명은 SOI 구조의 실리콘 기판을 이용한 플로팅 바디 셀에서 동일한 활성 영역 상에 형성되는 복수개의 메모리 셀들을 효과적으로 격리할 수 있는 반도체 메모리 소자와 그 제조 방법을 제공한다.
또한, 본 발명은 플로팅 바디의 홀 저장 능력을 충분히 보유할 수 있으며 동시에 메모리 셀의 펀치 특성을 개선할 수 있는 셀 격리 구조를 가진 플로팅 바디 셀을 제공한다.
두 개의 실리콘층 사이에 매립 절연막이 개재된 실리콘-온-인슐레이터 구조의 실리콘 기판 위에 게이트 산화막을 개재하여 복수의 게이트를 순차적으로 형성하는 단계와, 복수의 게이트 각각의 외측벽에 스페이서를 형성하는 단계와, 스페이서를 포함하는 상기 게이트의 측벽과 상부에 마스크막을 형성하는 단계와, 이웃하는 두 개의 게이트들 사이의 실리콘 기판의 일부를 제거하여 리세스부를 형성하는 단계와, 리세스부 아래에 노출된 실리콘기판에 산소를 주입하는 단계와, 이웃하는 두 개의 게이트들 사이 및 리세스부에 도핑된 폴리실리콘을 매립하는 단계와, 산소가 이온 주입된 상기 리세스부 아래의 실리콘 기판 일부를 열처리하여 셀격리막을 형성하는 단계를 포함한다. 이때, 리세스부에 매립된 폴리실리콘에 도핑된 불순물을 확산시켜 게이트 하부의 사이 실리콘층에 서로 이격된 제 1 및 제 2 확산영역을 형성하는 단계를 더 포함할 수 있다.
한편, 도핑된 폴리실리콘은 실리콘 기판과 반대되는 도전형을 가진 불순물로 도핑된 것을 사용할 수 있으며, 마스크막은 산화실리콘막 또는 질화실리콘막 중 어느 하나를 사용할 수 있다. 아울러, 게이트는 폴리실리콘층 및 금속층이 적층된 구조로 형성될 수 있으며 나아가, 리세스부의 깊이는 리세스부의 형성 후 매립절연막 상부의 실리콘층이 소정의 두께만큼 잔존함이 바람직하다.
본 발명에 따른 플로팅 바디 셀은 실리콘-온-인슐레이터 구조의 실리콘 기판과, 실리콘 기판 상부에 게이트 산화막을 개재하여 형성된 게이트와, 게이트의 외측벽에 형성된 스페이서와, 산화막이 형성된 상기 게이트 사이의 실리콘 기판 일부를 제거하여 형성된 리세스부와, 리세스부에 형성된 셀격리막과, 리세스부 내부 및 상기 이웃하는 게이트들 사이에 매립된 불순물이 도핑된 폴리실리콘층을 포함하는 플로팅 바디 셀을 포함한다. 또한 셀격리막은 실리콘-온-인슐레이터 구조의 매립절연막과 연접하여 형성된 것을 특징으로 하고, 도핑된 폴리실리콘은 실리콘 기판과 반대되는 도전형을 가진 불순물로 도핑된 것을 특징으로 하며, 게이트는 폴리실리콘층 및 금속층이 적층된 구조로 형성된 것을 특징으로 한다.
본 발명에 따른 셀 격리 구조를 가진 플로팅 바디 셀 제조 방법에 의하면 보다 적은 기판 손실만으로 보다 용이하게 메모리셀 사이의 절연을 이룰 수 있으며, 나아가 과도한 실리콘 기판 손실에 의한 게이트 구조의 붕괴를 막을 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 자세히 설명한다.
먼저, 도 1을 참조하면, 실리콘(101), 매립 절연막(102) 및 제 1 도전형으로 도핑된 실리콘(103)이 적층된 실리콘-온-인슐레이터 구조의 실리콘 기판(100) 위에 게이트 산화막(110)을 개재하여 게이트(120)를 형성한다. 바람직하게는, 게이트(120)는 폴리실리콘층(121), 금속층(122) 및 하드마스크막(123)이 적층된 구조를 가진다. 실리콘-온-인슐레이터 구조는 실리콘 웨이퍼에 산화막이 매립된 형태로, 일반적으로 산소 이온을 실리콘 웨이퍼에 주입한 후 고온의 열처리를 통하여 실리콘과 산소를 반응시켜 산화막을 형성하는 SIMOX(Separation by IMplantation of OXygen)공정이나, 웨이퍼 본딩 기술을 이용하여 형성한다. 하드마스크막(123)은 후속 식각 공정에서 폴리실리콘층(121)과 금속층(122)을 보호하는 역할을 하고, 금속층은 게이트 컨택과의 전기저항을 줄이기 위해 선택적으로 형성될 수 있으며, Al, Cu, W 등으로 구성될 수 있다.
도 2에서, 게이트(120)가 형성되고 전체 게이트의 구조에 절연막을 형성한 후, 게이트의 상부와 실리콘 기판의 상부의 절연막을 식각하여 게이트 스페이서(124)를 형성한다. 게이트 스페이서는 폴리실리콘층(121)위에 적층된 금속층(122)의 산화를 방지하는 역할도 수행한다. 또한 게이트 스페이서는 질화막 또는 산화막으로 형성할 수 있다.
도 3에서, 스페이서가 형성된 게이트 구조에 향후의 리세스부(140) 형성을 위한 식각공정에서 게이트를 보호할 수 있는 마스크막(125)을 형성한다(도 4 참조). 이때 마스크막(125)은 산화막이나 질화막으로 형성될 수 있으며, 게이트 주변에 형성되어 에치백 공정을 통하여 게이트의 측벽과 게이트의 상부에만 형성된다.
다음으로, 인접한 셀의 게이트 사이에 랜딩 플러그 콘택을 형성하기 위한 식각공정을 통하여 도 4의 리세스부(140)를 형성한다. 이때, 게이트에 형성된 마스크막(125)에 의하여 리세스부(140) 형성을 위한 식각과정에서 게이트 구조의 손상을 방지할 수 있게 된다. 또한 SOI 구조의 매립 절연막(102)이 드러날 때까지 식각하지 않고 300Å 에서 400Å 깊이로 식각함이 바람직하다. 이것은 하기할 산소 주입 단계를 거쳐 열처리단계에서 실리콘 기판(103)이 주입된 산소(150)와 반응하여 셀과 셀 사이의 셀격리막(151)을 형성할 실리콘을 남겨두기 위함이다(도 6 및 도 8 참조).
이어서,도 5의 공정에서는 리세스부(140)의 형성에 사용되었던 마스크를 사용하여 산소를 주입한다. 산소가 매립 절연막(102)과 실리콘 기판(103)의 계면까지 도달하도록 주입됨이 바람직하며, 이는 하기할 열처리 과정에서 실리콘기판(103)을 본 과정에서 주입된 산소(150)와 결합하여 셀격리막(151)으로 형성하기 위함이다(도 8 참조).
도 6에서 랜딩 플러그 콘택의 형성을 위한 폴리실리콘(160)층을 전체 기판에 형성한다. 폴리 실리콘은 추후의 화학적 기계적 연마(Chemical Mechanical Polishing;CMP) 과정을 거쳐 콘택플러그(161)를 형성하게 되며(도 7 참조), 나아가 콘택플러그와 인접한 플로팅 바디(142)의 측면에 열처리를 통한 확산에 의하여 제 1 및 제 2 확산영역(141)을 형성하게 된다(도 8 참조).
이어서, 도 7에서 실리콘 기판과 반대 도전형의 불순물로 도핑된 폴리실리콘층을 형성한 후에 화학적 기계적 연마 과정을 거쳐 콘택플러그(161)를 형성한다.
도 8의 공정에서는 열처리에 의한 콘택플러그(161)의 도핑된 폴리실리콘에서 실리콘 기판 방향으로의 이온 확산을 통하여 확산영역(141)을 형성하게 된다. 이때, 열처리 과정은 콘택플러그(161)를 형성한 후 바로 인접한 공정이 아니라 콘택플러그(161) 형성 후 추후 공정에서의 열처리에 의한 것으로도 충분하다.
상술한 방법에 의하여 제조된 플로팅 바디 셀은 실리콘-온-인슐레이터 구조의 제 1 도전형으로 도핑된 실리콘 기판(103)과, 실리콘 기판 상부에 게이트 산화막을 개재하여 형성된 게이트(120)와, 게이트의 외측벽에 형성된 스페이서(124)와, 산화막이 형성된 상기 게이트 사이의 실리콘 기판을 제거하여 형성된 리세스부(140)와, 리세스부 하단에 형성된 셀격리막(151)과, 리세스부 내부 및 이웃하는 게이트들 사이에 매립된 실리콘 기판과 반대의 도전형을 가진 불순물로 도핑된 폴리실리콘으로 이루어진 콘택플러그(161)를 포함한다. 아울러 실리콘 기판내의 매립절연막(102), 콘택플러그(161)와 확산영역(141) 및 셀격리막에 의하여 둘러싸인 실리콘 기판의 일부는 부유상태의 플로팅 바디(142)로 이용한다.
특히 상술한 구조의 플로팅 바디 셀에서는 셀격리막이 실리콘-온-인슐레이터 구조의 실리콘 기판(100)내의 매립 절연막(102)과 연접하여 형성된다. 따라서 실리콘의 기판 손실을 최소화하여 게이트 구조의 붕괴 염려 없이 고집적도 메모리 셀 사이의 전기적 절연 효과를 얻을 수 있다. 나아가, 홀 저장 능력을 충분히 유지할 수 있도록 플로팅바디(142)의 두께를 충분히 두껍게 유지하면서도 인접한 셀들 사이의 격리가 가능하게 되며, 이웃하는 셀들을 격리하기 위하여 고농도의 이온 주입을 할 필요가 없으므로 메모리 셀의 펀치 특성도 개선할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발며의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 실리콘-온-인슐레이터 기판에 게이트 절연막을 개재하여 게이트 구조를 형성한 상태의 단면도이다.
도 2는 게이트 구조에 게이트 스페이서를 형성한 상태의 단면도이다.
도 3은 게이트 스페이서가 형성된 게이트 구조에 마스크막을 형성한 상태의 단면도이다.
도 4는 식각공정을 통하여 리세스부를 형성한 상태의 단면도이다.
도 5는 리세스부 상부의 노출된 실리콘 기판에 산소를 이온 주입한 상태의 단면도이다.
도 6은 랜딩 플러그 콘택을 형성하기 위하여 폴리실리콘층을 형성한 상태의 단면도이다.
도 7은 폴리실리콘층을 화학적 기계적 연마공정을 거쳐 랜딩 플러그 콘택을 형성한 상태의 단면도이다.
도 8은 열처리를 거쳐 셀 격리막을 형성하고, 제 1 , 제 2 확산영역을 형성한 상태의 단면도이다.
Claims (11)
- 두 개의 실리콘층 사이에 매립 절연막이 개재된 실리콘-온-인슐레이터 구조의 실리콘 기판 위에 게이트 산화막을 개재하여 복수의 게이트를 순차적으로 형성하는 단계와,상기 복수의 게이트 각각의 외측벽에 스페이서를 형성하는 단계와,상기 스페이서를 포함하는 상기 게이트의 측벽과 상부에 마스크막을 형성하는 단계와,이웃하는 두 개의 상기 게이트들 사이의 상기 실리콘 기판의 일부를 제거하여 리세스부를 형성하는 단계와,상기 리세스부 아래에 노출된 상기 실리콘기판에 산소를 주입하는 단계와,상기 이웃하는 두 개의 게이트들 사이 및 상기 리세스부에 도핑된 폴리실리콘을 매립하는 단계와,상기 산소가 이온 주입된 상기 리세스부 아래의 상기 실리콘 기판의 일부를 열처리하여 셀격리막을 형성하는 단계를 포함하는 플로팅 바디 셀의 제조 방법.
- 제 1 항에 있어서,상기 도핑된 폴리실리콘은 상기 실리콘 기판과 반대되는 도전형을 가진 불순물로 도핑된 것을 특징으로 하는 플로팅 바디 셀의 제조 방법.
- 제 1 항에 있어서,상기 마스크막은 산화실리콘막 또는 질화실리콘막 중 어느 하나인 것을 특징으로 하는 플로팅 바디 셀의 제조 방법.
- 제 1 항에 있어서,상기 게이트는 폴리실리콘층 및 금속층이 적층된 구조로 형성된 것을 특징으로 하는 플로팅 바디 셀의 제조 방법.
- 제 1 항에 있어서,상기 리세스부에 매립된 상기 폴리실리콘에 도핑된 불순물을 확산시켜 상기 게이트 하부의 상기 실리콘층에 서로 이격된 제 1 및 제 2 확산영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플로팅 바디 셀의 제조 방법.
- 제 1 항에 있어서,상기 리세스부의 형성 후에 상기 매립절연막 상부의 상기 실리콘층이 소정 의 두께만큼 잔존하는 것을 특징으로 하는 플로팅 바디 셀의 제조 방법.
- 두 개의 실리콘층 사이에 매립 절연막이 개재된 실리콘-온-인슐레이터 구조의 실리콘 기판과,상기 실리콘 기판 상부에 게이트 산화막을 개재하여 형성된 복수의 게이트와,상기 복수의 게이트 각각의 외측벽에 형성된 스페이서와,이웃하는 두 게이트 사이의 실리콘 기판 일부를 제거하여 형성된 리세스부와,상기 리세스부 아래에 형성된 셀격리막과,상기 리세스부 내부 및 상기 이웃하는 게이트들 사이에 매립된 불순물이 도핑된 폴리실리콘층을 포함하는 플로팅 바디 셀.
- 제 7 항에 있어서,상기 셀격리막은 실리콘-온-인슐레이터 구조의 상기 매립절연막과 연접하여 형성된 것을 특징으로 하는 플로팅 바디 셀.
- 제 7 항에 있어서,상기 폴리실리콘은 상기 실리콘 기판과 반대되는 도전형을 가진 불순물로 도핑된 것을 특징으로 하는 플로팅 바디 셀.
- 제 7 항에 있어서,상기 게이트는 폴리실리콘층 및 금속층이 적층된 구조로 형성된 것을 특징으로 하는 플로팅 바디 셀.
- 제 7 항에 있어서,상기 셀격리막은 상기 리세스부 아래의 실리콘 기판에 산소를 이온 주입 한 후 산화시켜 형성된 실리콘 산화막인 것을 특징으로 하는 플로팅 바디 셀.
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|---|---|---|---|---|
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2009
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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