KR20100100008A - 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
실시예에 따른 인쇄회로기판의 제조방법은 금속박막층이 형성된 절연부재를 준비하는 단계; 상기 금속박막층 상에 제1 도금층을 형성하는 단계; 상기 제1 도금층 및 금속박막층을 선택적으로 제거하여 제1 회로패턴을 형성하는 단계; 상기 제1 회로패턴을 형성하고 있는 상기 제1 도금층의 상면 및 측면과 금속박막층의 측면에 제2 도금층을 형성하는 단계를 포함한다.
인쇄회로기판

Description

인쇄회로기판 및 그 제조방법{PRINTED CIRCUIT BOARD AND METHOD FOR FABRICATING THE SAME}
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근 인쇄회로기판의 회로패턴이 미세화, 박막화, 소형화되는 추세에 따라, 인쇄회로기판에 회로 패턴을 형성하는 기술도 다양한 기술들이 연구되고 있다.
특히, 미세 패턴(Fine Pattern)을 높은 수율(yield)로 얻을 수 있는 기술이 요구되고 있다.
기존에는 주로 에칭(Etching)에 의존하여 회로패턴을 형성하였으나, 에칭에 의한 회로패턴 형성방법은, 회로패턴에 왜곡이 발생하기 때문에, 미세한 회로패턴을 얻는 데에 한계가 있다.
이에 에칭 뿐 아니라 도금 공정 등을 추가하여 회로패턴을 형성하는 방법이 사용되지만, 이러한 방법은 공정의 수가 많고, 양호한 미세 패턴을 형성하는데 한계가 있으며, 인쇄회로기판의 제작 단가도 높아지는 문제가 있다.
실시예는 새로운 구조의 인쇄회로기판 및 그 제조방법을 제공한다.
실시예는 미세한 회로패턴을 간단하고 저비용으로 형성하는 인쇄회로기판 및 그 제조방법을 제공한다.
실시예는 미세한 회로패턴을 높은 수율로 형성할 수 있는 인쇄회로기판 및 그 제조방법을 제공한다.
실시예에 따른 인쇄회로기판의 제조방법은 금속박막층이 형성된 절연부재를 준비하는 단계; 상기 금속박막층 상에 제1 도금층을 형성하는 단계; 상기 제1 도금층 및 금속박막층을 선택적으로 제거하여 제1 회로패턴을 형성하는 단계; 상기 제1 회로패턴을 형성하고 있는 상기 제1 도금층의 상면 및 측면과 금속박막층의 측면에 제2 도금층을 형성하는 단계를 포함한다.
실시예에 따른 인쇄회로기판은 절연부재; 상기 절연부재 상에 제2 회로패턴을 포함하고, 상기 제2 회로패턴은 금속박막층; 상기 금속박막층 상에 형성된 제1 도금층; 및 상기 제1 도금층의 상면 및 측면과 상기 금속박막층의 측면에 형성된 제2 도금층을 포함한다.
실시예는 새로운 구조의 인쇄회로기판 및 그 제조방법을 제공할 수 있다.
실시예는 회로패턴을 간단하고 저비용으로 형성하는 인쇄회로기판 및 그 제 조방법을 제공할 수 있다.
실시예는 회로패턴을 양호하면서도 수율이 높게 형성할 수 있는 인쇄회로기판 및 그 제조방법을 제공할 수 있다.
본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 패턴 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시예들에 따른 인쇄회로기판 및 그 제조방법에 대해 상세히 설명하도록 한다.
제1 실시예
도 1 내지 도 6은 제1 실시예에 따른 인쇄회로기판 및 그 제조방법을 설명하는 도면이다.
도 1을 참조하면, 양면에 금속박막층(121)이 형성된 절연부재(110)가 준비된다. 상기 절연부재(110)는 수지 재질, 예를 들어, 에폭시 수지 또는 페놀 수지를 포함할 수 있다. 또는 상기 절연부재(110)는 ABF 수지나 폴리이미드(Polyimide) 필름일 수 있다. 상기 ABF 수지나 폴리이미드 필름은 내충격성과 전기절연성이 좋아서, 신뢰성이 향상된 인쇄회로기판을 제조할 수 있다.
상기 금속박막층(121)은 금속, 예를 들어 구리(Cu), 주석(Sn), 또는 니켈(Ni) 중 적어도 어느 하나로 형성된다.
상기 절연부재(110)에는 상기 절연부재(110)의 양면을 관통하는 비아 홀(111)이 형성될 수 있다. 상기 비아 홀(111)은 상기 절연부재(110)의 양면에 형성될 회로패턴들을 전기적으로 연결할 필요성이 있는 경우 형성될 수 있다.
도 2를 참조하면, 상기 금속박막층(121) 및 비아 홀(111) 내에 도금을 실시하여 제1 도금층(120)이 형성된다. 구체적으로는, 상기 제1 도금층(120)은 무전해도금(Electroless Plating)을 실시하여 씨드층(Seed Layer)을 형성한 후, 전기도금(Electro Plating)을 실시하여 형성될 수 있다. 상기 제1 도금층(120)의 재질은 금속, 예를 들어 구리(Cu), 주석(Sn), 또는 니켈(Ni) 중 적어도 어느 하나일 수 있다.
상기 제1 도금층(120)과 금속박막층(121)의 두께는 합쳐서 10μm 이하로 형성할 수 있다.
도 3을 참조하면, 상기 비아 홀(111)과 상기 비아 홀(111)에 인접한 부분을 포함하는 상기 제1 도금층(120) 상에 포토레지스트 패턴(130)이 형성된다. 또한 상기 포토레지스트 패턴(130)에 의해 가려지지 않은 상기 제1 도금층(120)의 노출면(131)이 형성된다. 상기 포토레지스트 패턴(130)은 예를 들어, 드라이 필름(Dry Film)으로 형성될 수 있다.
상기 포토레지스트 패턴(130)은 포토리소그래피(Photolithography)를 이용하여 형성할 수 있다. 구체적으로는 먼저, 상기 제1 도금층(120)이 형성된 상기 절연부재(110)의 양면 전체에 포토레지스트 코팅을 실시한 후에, 상기 포토레지스트 코팅 상에 포토마스크(미도시)를 형성한다. 다음으로, 자외선 등을 이용하여 노광(Photo Exposure)을 수행한 후, 현상(Developing)하면 상기 포토레지스트 패턴(130)을 형성할 수 있다. 더 자세한 내용은 본 발명에 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 이해할 수 있으므로 생략한다.
도 3 및 도 4를 참조하면, 상기 포토레지스트 패턴(130)을 마스크로 하여 상기 제1 도금층(120) 및 금속박막층(121)을 선택적으로 에칭하여 제1 회로패턴(140)을 형성한다. 즉, 상기 포토레지스트 패턴(130)에 의해 가려지지 않은 제1 도금층(120)의 노출면(131)이 상기 에칭에 의해 제거되어, 상기 제1 회로패턴(140)이 형성된다. 또한 상기 에칭에 의해, 상기 절연부재(110)의 노출면(115)이 드러나게 된다.
그런데 상기 제1 회로패턴(140)이 형성될 때, 상기 제1 도금층(120) 및 금속박막층(121)이 에칭되는 과정에서, 상기 제1 회로패턴(140)의 측면(141)은 도 4에 도시된 바와 같이, 경사면 등으로 왜곡되어 형성될 수 있다. 그 이유는 에천트(Etchant)가 상기 금속층(120)의 노출면(131)의 최상면부터 에칭하므로, 최상면에 가까울수록 상기 에천트에 많이 접하기 때문이다.
상기 제1 회로패턴(140)의 측면(141)이 경사면 등으로 왜곡되어 형성되는 경 우, 양호한 미세 패턴(Fine Pattern)을 얻기 힘들고, 이에 미세한 회로 구현도 어려울 수 있다.
또한, 에칭되는 깊이가 두꺼울수록, 즉, 상기 제1 도금층(120) 및 금속박막층(121)이 두꺼울수록 상기 제1 회로패턴(140)의 왜곡이 심하게 되어 양호한 패턴을 얻는 수율(yield)이 떨어지게 된다.
그러나 본 발명은, 상기 제1 도금층(120) 및 금속박막층(121)이 합쳐서 10μm 이하의 두께로 형성되기 때문에, 상기 에칭이 실시되는 두께를 최소화하여 상기 제1 회로패턴(140)이 왜곡되는 정도를 줄일 수 있는 효과가 있다.
또한, 상기와 같이 제1 회로패턴(140)이 왜곡되는 정도를 줄임으로써, 후에 형성될 제2 회로패턴(160)을 왜곡 없는 양호한 회로 패턴으로 형성할 수 있는 효과가 있다.
도 5를 참조하면, 상기 제1 회로패턴(140) 상의 포토레지스트 패턴(130)을 제거한다. 상기 포토레지스트 패턴(130)은 에싱(Ashing) 공정을 이용하여 제거될 수 있다.
도 6을 참조하면, 도금 공정을 통해 상기 제1 회로패턴(140)에 제2 도금층(150)이 형성되어 제2 회로패턴(160)이 형성되며, 또한, 상기 비아 홀(111) 내에 형성된 상기 제1 도금층(120) 상에 제2 도금층(150)이 형성된다.
상기 제2 도금층(150)은 상기 제1 회로패턴(140)을 둘러싸고 형성될 수 있다. 즉, 상기 제1 회로패턴(140)을 형성하고 있는 제1 도금층(120)의 상면 및 측면, 그리고 상기 금속박막층(121)의 측면에 상기 제2 도금층(150)이 형성될 수 있 다.
이때, 상기 제2 도금층(150)의 일부분은 상기 절연부재(110)와 직접 접촉할 수 있다. 이에, 상기 제2 도금층(150)은 적어도 일부분이 상기 금속박막층(121)과 동일수평면 상에 배치될 수 있다.
상기 제2 도금층(150)은 금도금 인입선을 이용하여 도금을 실시하여 형성될 수 있으며, 그 재질은 금속 재질, 예를 들어 구리(Cu), 주석(Sn), 니켈(Ni) 중 적어도 어느 하나로 형성될 수 있다. 또는 상기 제2 도금층(150)은 전기 도금을 통해 형성될 수 있다.
상기 제2 도금층(150)을 형성하는 이유는, 상기 제1 회로패턴(140)은 상술한 바와 같이, 10μm 이하의 두께로 형성되는데, 이러한 두께는 전기 전도도를 안정적으로 확보하기에 부족할 수 있기 때문이다. 그래서 상기 제2 도금층(150)을 형성하여 상기 제1 회로패턴(140)의 두께를 보완한 상기 제2 회로패턴(160)을 형성할 수 있다. 즉, 상기 제2 회로패턴(160)은 상기 제1 회로패턴(140)에 제2 도금층(150)을 적층하여 전기 전도도를 안정적으로 확보하기에 충분한 두께를 가진다.
상기 비아 홀(111) 내에 형성된 제1 도금층(120)도, 상술한 바와 같이, 10μm 이하의 두께로 형성되는데, 이러한 두께는 상기 인쇄회로기판 양면의 전기적 도통을 위한 전기 전도도를 안정적으로 확보하는 데 있어서 부족할 수 있다. 따라서, 상기 비아 홀(111) 내에 형성된 제1 도금층(120) 상에 상기 제2 도금층(150)을 형성하여, 상기 비아 홀(111) 내벽의 두께를 보완함으로써 이런 문제점을 극복할 수 있다.
또한, 상기 제2 도금층(150)을 형성하는 과정에서, 상기 제1 회로패턴(140)의 왜곡된 형태 뿐만 아니라, 상기 인쇄회로기판의 제조 과정에서 발생할 수 있는 흠이나 균열 등이 보정되어, 양호한 제2 회로패턴(160)을 안정적으로 형성할 수 있는 효과가 있다.
또한, 상기 제2 회로패턴(160) 및 비아 홀(111)을 형성하는 제조 공정이 간단하고, 공정의 수도 적으므로, 적은 비용으로 상기 인쇄회로기판을 제조할 수 있는 효과가 있다.
제2 실시예
도 7 내지 도 14는 제2 실시예에 따른 인쇄회로기판 및 그 제조방법을 설명하는 도면이다.
도 7 내지 도 11의 과정은 제1 실시예와 동일하므로, 상세한 설명은 생략한다.
도 7을 참조하면, 양면에 금속박막층(221)이 형성된 절연부재(210)가 준비된다. 상기 절연부재(210)에는 상기 절연부재(210)의 양면을 관통하는 비아 홀(211)이 형성될 수 있다. 상기 비아 홀(211)은 상기 절연부재(210)의 양면에 형성될 회로패턴들을 전기적으로 연결할 필요성이 있는 경우 형성될 수 있다.
도 8을 참조하면, 상기 금속박막층(221) 및 비아 홀(211) 내에 도금을 실시하여 제1 도금층(220)이 형성된다.
상기 제1 도금층(220)과 금속박막층(221)의 두께는 합쳐서 10μm 이하로 형 성할 수 있다.
도 9를 참조하면, 상기 비아 홀(211)과 상기 비아 홀(211)에 인접한 부분을 포함하는 상기 제1 도금층(220) 상에 포토레지스트 패턴(230)이 형성된다. 또한 상기 포토레지스트 패턴(230)에 의해 가려지지 않은 상기 제1 도금층(220)의 노출면(231)이 형성된다.
도 9 및 도 10을 참조하면, 상기 포토레지스트 패턴(230)을 마스크로 하여 상기 제1 도금층(220) 및 금속박막층(221)을 선택적으로 에칭하여 제1 회로패턴(240)을 형성한다. 또한 상기 에칭에 의해, 상기 절연부재(210)의 노출면(215)이 드러나게 된다.
그런데 상기 제1 회로패턴(240)이 형성될 때, 상기 제1 도금층(220) 및 금속박막층(221)이 에칭되는 과정에서, 상기 제1 회로패턴(240)의 측면(241)은 도 4에 도시된 바와 같이, 경사면 등으로 왜곡되어 형성될 수 있다. 그 이유는 에천트(Etchant)가 상기 금속층(220)의 노출면(231)의 최상면부터 에칭하므로, 최상면에 가까울수록 상기 에천트에 많이 접하기 때문이다.
상기 제1 회로패턴(240)의 측면(241)이 경사면 등으로 왜곡되어 형성되는 경우, 양호한 미세 패턴(Fine Pattern)을 얻기 힘들고, 이에 미세한 회로 구현도 어려울 수 있다.
또한, 에칭되는 깊이가 두꺼울수록, 즉, 상기 제1 도금층(220) 및 금속박막층(221)이 두꺼울수록 상기 제1 회로패턴(240)의 왜곡이 심하게 되어 양호한 패턴을 얻는 수율(yield)이 떨어지게 된다.
그러나 본 발명은, 상기 제1 도금층(220) 및 금속박막층(221)이 합쳐서 10μm 이하의 두께로 형성되기 때문에, 상기 에칭이 실시되는 두께를 최소화하여 상기 제1 회로패턴(240)이 왜곡되는 정도를 줄일 수 있는 효과가 있다.
또한, 상기와 같이 제1 회로패턴(240)이 왜곡되는 정도를 줄임으로써, 후에 형성될 제2 회로패턴(260)을 왜곡 없는 양호한 회로 패턴으로 형성할 수 있는 효과가 있다.
도 11을 참조하면, 상기 제1 회로패턴(240) 상의 포토레지스트 패턴(230)을 제거한다.
도 12를 참조하면, 상기 제1 회로패턴(240)의 측면 및 상기 절연부재(210)의 노출면(215) 상에 절연마스크(270)가 형성된다. 이때, 상기 절연마스크(270)는 상기 제1 회로패턴(240)의 상면 및 상기 비아 홀(211)이 노출되도록 형성된다. 상기 절연 마스크는 예를 들어, 드라이 필름(Dry Film)으로 형성될 수 있다.
도 13을 참조하면, 상기 절연마스크(270)에 의해 가려지지 않고 노출된 상기 제1 회로패턴(240) 및 상기 비아 홀(211) 내의 제1 도금층(220) 상에 제2 도금층(250)을 형성한다. 즉, 상기 제1 회로패턴(240)의 상면에 제2 도금층(250)을 형성하여 제2 회로패턴(260)을 형성하고, 상기 비아 홀(211) 내에 형성된 제1 도금층(220) 상에 제2 도금층(250)을 형성하여, 상기 비아 홀(211)의 내벽을 두껍게 한다.
상기 제2 도금층(250)은 금도금 인입선을 이용하여 도금을 실시하여 형성될 수 있으며, 그 재질은 금속 재질, 예를 들어 구리(Cu), 주석(Sn), 니켈(Ni) 중 적 어도 어느 하나로 형성될 수 있다. 또는 상기 제2 도금층(250)은 전기 도금을 통해 형성될 수 있다.
도 14를 참조하면, 상기 절연부재(210)의 노출면(215) 상에 형성된 상기 절연마스크(270)를 제거하여, 상기 절연부재(210) 상에 상기 제2 회로패턴(260)과 비아 홀(211)이 형성된 제2 실시예에 따른 인쇄회로기판이 제작된다.
상기 절연마스크(270)는 에싱(Ashing) 공정을 이용하여 제거될 수 있다.
상기 제2 도금층(250)은 상기 제1 회로패턴(240)의 상면에만 형성될 수 있으며, 도금에 의해 형성되기 때문에, 상기 제1 회로패턴(240) 상면의 폭보다 넓게 형성될 수 있다. 즉, 상기 제1 회로패턴(240) 상면의 제 1폭보다 상기 제2 도금층(250)의 제 2폭이 넓게 형성될 수 있다.
또한, 상기 제2 도금층(250)은 상기 제1 회로패턴(240)을 씨드층(Seed Layer)으로 도금이 실시되기 때문에, 별도의 씨드층을 형성할 필요가 없다.
한편, 상기 제2 도금층(250)을 형성하는 이유는, 상기 제1 회로패턴(240)은 상술한 바와 같이, 10μm 이하의 두께로 형성되는데, 이러한 두께는 전기 전도도를 안정적으로 확보하기에 부족할 수 있기 때문이다. 그래서 상기 제2 도금층(250)을 형성하여 상기 제1 회로패턴(240)의 두께를 보완한 상기 제2 회로패턴(260)을 형성할 수 있다. 즉, 상기 제2 회로패턴(260)은 상기 제1 회로패턴(240)에 제2 도금층(250)을 적층하여 전기 전도도를 안정적으로 확보하기에 충분한 두께를 가진다.
상기 비아 홀(211) 내에 형성된 제1 도금층(220)도, 상술한 바와 같이, 10 μm 이하의 두께로 형성되는데, 이러한 두께는 상기 인쇄회로기판 양면의 전기적 도통을 위한 전기 전도도를 안정적으로 확보하는 데 있어서 부족할 수 있다. 따라서, 상기 비아 홀(211) 내에 형성된 제1 도금층(220) 상에 상기 제2 도금층(250)을 형성하여, 상기 비아 홀(211)의 내벽을 두껍게 하여, 이런 문제점을 극복할 수 있다.
또한, 상기 제2 도금층(250)을 형성하는 과정에서 상기 인쇄회로기판의 제조 과정에서 발생할 수 있는 흠이나 균열 등이 보정되어, 양호한 제2 회로패턴(260)을 안정적으로 형성할 수 있는 효과가 있다.
또한, 상기 제2 회로패턴(260) 및 비아 홀(211)을 형성하는 제조 공정이 간단하고, 공정의 수도 적으므로, 적은 비용으로 상기 인쇄회로기판을 제조할 수 있는 효과가 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 14는 실시예에 따른 인쇄회로기판 및 그 제조방법을 설명하는 도면이다.

Claims (9)

  1. 금속박막층이 형성된 절연부재를 준비하는 단계;
    상기 금속박막층 상에 제1 도금층을 형성하는 단계;
    상기 제1 도금층 및 금속박막층을 선택적으로 제거하여 제1 회로패턴을 형성하는 단계;
    상기 제1 회로패턴을 형성하고 있는 상기 제1 도금층의 상면 및 측면과 금속박막층의 측면에 제2 도금층을 형성하는 단계를 포함하는 인쇄회로기판 제조방법.
  2. 금속박막층이 형성된 절연부재를 준비하는 단계;
    상기 금속박막층 상에 제1 도금층을 형성하는 단계;
    상기 제1 도금층 및 금속박막층을 선택적으로 제거하여 제1 회로패턴을 형성하는 단계;
    상기 제1 회로패턴의 측면 및 상기 절연부재의 노출면 상에 절연마스크를 형성하는 단계; 및
    상기 절연마스크에 의해 노출된 상기 제1 회로패턴 상에 제2 도금층을 형성하는 단계를 포함하는 인쇄회로기판 제조방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 금속박막층 상에 제1 도금층을 형성하기 전,
    상기 금속박막층 및 절연부재를 관통하는 비아 홀을 형성하는 단계와, 상기 비아 홀 내에 제1 도금층을 형성하는 단계를 포함하고,
    상기 제2 도금층은 상기 비아 홀 내의 상기 제1 도금층 상에 형성되는 인쇄회로기판 제조방법.
  4. 절연부재;
    상기 절연부재 상에 제2 회로패턴을 포함하고,
    상기 제2 회로패턴은 금속박막층;
    상기 금속박막층 상에 형성된 제1 도금층; 및
    상기 제1 도금층의 상면 및 측면과 상기 금속박막층의 측면에 형성된 제2 도금층을 포함하는 인쇄회로기판.
  5. 제 4항에 있어서,
    상기 제2 도금층의 일부분은 상기 절연부재와 접촉하는 인쇄회로기판.
  6. 절연부재;
    상기 절연부재 상에 제2 회로패턴을 포함하고,
    상기 제2 회로패턴은 제1 회로패턴층; 및
    상기 제1 회로패턴층 상면의 제1 폭보다 넓은 제2 폭을 갖는 제2 도금층을 포함하는 인쇄회로기판.
  7. 제 6항에 있어서,
    상기 제2 도금층은 상기 제1 회로패턴층의 상면에만 접촉하는 인쇄회로기판.
  8. 제 4항 또는 제 6항에 있어서,
    상기 절연부재를 관통하는 비아 홀을 포함하고,
    상기 비아 홀은 상기 비아 홀 내에 형성된 제1 도금층과, 상기 제1 도금층 상에 형성된 제2 도금층을 포함하는 인쇄회로기판.
  9. 제 4항 또는 제 6항에 있어서,
    상기 금속박막층 및 제1 도금층의 두께는 합쳐서 10μm 이하의 두께로 형성된 인쇄회로기판.
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