KR20100093880A - 노광마스크 및 이를 이용한 반도체소자의 형성방법 - Google Patents

노광마스크 및 이를 이용한 반도체소자의 형성방법 Download PDF

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Abstract

본 발명은 노광마스크 및 이를 이용한 반도체소자 형성방법에 관한 것으로,
라인형태의 차광패턴들을 갖는 셀 어레이와, 상기 셀 어레이와 동일한 방향의 보조패턴 ( assist feature, AF ) 들을 포함하는 노광마스크를 이용하여 반도체소자를 형성하여 고집적화를 가능하게 하는 기술이다.

Description

노광마스크 및 이를 이용한 반도체소자의 형성방법{EXPOSURE MASK AND METHOD FOR FORMING SEMICONDUCTOR DEVICE BY USING THE SAME}
도 1 및 도 2 는 종래기술에 따른 노광마스크를 이용한 반도체소자의 형성방법을 도시한 평면 사진 및 평면도.
도 3 및 도 5 은 본 발명의 실시예에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법을 도시한 평면 사진 및 평면도.
본 발명은 노광마스크 및 이를 이용한 반도체소자의 형성방법에 관한 것으로, 반도체소자의 고집적화에 사용되는 노광마스크와 이를 이용하여 반도체소자를 형성하는 방법에 관한 것이다.
반도체 소자 제조 기술이 발달함에 따라 단위 소자, 예컨대, 트랜지스터(transistor)의 크기는 작아지고 반도체 소자의 집적도는 급격히 증가하여 왔다. 고집적의 메모리(memory) 반도체 소자를 개발하기 위해서는 칩 크기(chip size)의 감소는 매우 중요하게 인식되고 있다.
특히, DRAM (DRAM: Dynamic Random Access Memory) 소자의 경우 고집적화가 진행됨에 따라 칩 크기를 줄이려는 노력이 많이 수행되고 있다. 이러한 노력의 일례는 셀 구조의 변화, 구체적으로, 활성 영역(active region)들의 평면적인 배열 또는 레이아웃(layout)을 변화시키는 경우를 고려할 수 있다.
현재 일반화된 활성 영역들의 레이아웃 형태는 8F2 구조인 데, 이러한 구조에서 활성 영역들의 배열을 변화시켜, 8F2 셀 구조에서의 최소 선폭 F가 동일하게 적용되더라도 단위 셀 크기를 보다 더 감소시키려는 시도가 이루어지고 있다.
폴디드(folded) 비트 라인 셀 구조의 DRAM 셀의 8F2 는 두 개의 워드라인 중에서 어느 한 워드라인 선택에 의해 하나의 비트 라인이 하나의 센스 앰프(SA)를 통해 셀 트랜지스터의 데이터를 읽어낸다.
그런데, DRAM 셀의 8F2 레이아웃은 활성 영역 간의 간격이 3F이므로 오버레이 마진 확보가 용이하다는 장점이 있으나, 셀 면적이 증가하는 문제점이 있었다.
DRAM 셀의 8F2 레이아웃보다 셀 면적을 감소시키기 위한 오픈(open) 비트 라인 셀 배열 구조인 6F2 레이아웃은 한 개의 워드라인 선택에 대해 인접해 있는 두 개의 비트 라인에 동시에 정보가 나타나게 되어, 인접해 있는 두 개의 비트라인을 서로 다른 블록의 센스 앰프에 의해 감지하여 읽어낸다.
DRAM 셀의 구조를 8F2 구조에서 6F2로 전환할 경우 셀 크기가 감소함에 따라 칩의 크기가 줄어들어 생산성이 증가하게 되지만, 디자인 룰이 점점 감소하여 6F2 셀 등과 같은 반도체 소자의 활성 영역(active region) 사이가 매우 가깝게 된다.
따라서, 종래기술에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법은, 감소된 디자인룰에 따라 소자를 형성하기 위하여
셀 에지 부분에 보조패턴 ( Cell Edge AF ( Assist feature )) 을 형성하고, 블럭 에지 ( Block Edge ) 에 광학보정 ( OPC ) 해야 하는 필요성이 대두되게 되었다.
도 1 및 도 2 는 종래기술에 따른 노광마스크를 이용한 반도체소자의 형성방법을 도시한 평면 사진 및 평면도로서, 6F2 의 셀 구조를 도시한 것이다.
도 1 은 종래기술에 따라 OPC 패턴과 보조 패턴이 설계된 노광마스크를 이용하여 반도체기판 상부에 형성한 감광막패턴을 도시한 평면 사진으로서, 사각형 구조를 갖는 셀의 네 모서리 부분을 도시한 것이다.
여기서, 노광마스크는 셀 에지 내측, 즉 셀영역에 활성영역으로 정의된 영역에 활성영역의 장축방향으로 연결되는 라인형태로 차광패턴을 형성하며, 셀 에지 외측, 즉 셀영역의 외측에 상하 방향의 라인형태로 보조패턴을 형성한 것이다. 이때, 보조패턴은 반도체기판 상에는 전사되지 않도록 노광마스크 상에만 형성된 것이다.
그리고, 차광패턴은 석영기판 상에서 셀 에지 내측에 형성한 것이다. 차광패턴은 각각의 위치에 따라 개별적인 OPC 를 진행하여 리소그래피 공정으로 반도체기판 상에 경사진 라인 형태로 패터닝하여 후속 식각 공정으로 경사진 활성영역을 형성할 수 있도록 한다.
보조패턴(15)은 라인 및 스페이스 형태로 다수의 라인 패턴이 상하 방향으로 배열된 것으로, 라인 〈 스페이스 의 CD 크기를 갖도록 형성된 것이다.
그리고, 차광패턴과 차광패턴 간의 간격이 일정하지 못하고, 차광패턴과 보 조패턴의 간격이 일정하지 못하게 형성된다.
이러한 내용은 노광마스크의 차광패턴이 OPC 된 형태가 각각 다르게 형성되기 때문이다. 다수의 직사각형 패턴 크기가 균일하게 형성되지 않기 때문이다.
도 1 을 참조하면, 반도체기판 상부에 하드마스크층을 형성하고 그 상부에 감광막을 도포하고, 종래기술에 따른 노광마스크를 이용한 노광 및 현상 공정으로 감광막패턴을 형성한다. 여기서, 감광막패턴은 노광마스크의 차광패턴과 같이 경사진 형태로 형성된 것이다.
이때, 셀 에지 내측에 인접된 부분에 띠 형태로 스컴이 형성된다. 여기서, 스컴은 셀 에지의 끝단 경계부를 따라 사각형의 띠 형태로 형성된다.
후속 공정으로, 감광막패턴을 마스크로 하여 그 하측의 하드마스크층을 식각한다.
이때, 스컴은 마스크 역할을 하게 되어 예정된 하드마스크층을 패터닝할 수 없게 되고, 더 나아가서는 후속 공정으로 형성되는 활성영역이 활성영역으로서의 역할을 할 수 없게 된다.
그 다음, 컷팅용 노광마스크를 이용한 추가적인 리소그래피 공정으로 하드마스크층을 패터닝하여 활성영역 상부에만 하드마스크층을 남긴다.
그리고, 하드마스크층을 마스크로 하여 반도체기판을 식각하여 소자분리용 트렌치를 형성하고 이를 매립하는 소자분리막을 형성한다.
도 2 은 도 1 의 사진을 단순화하여 도시한 평면도이다.
종래기술에 따른 다른 실시예는 컷팅용 노광마스크의 사용 여부에 따라 또는 설계된 형태에 따라 섬형태 또는 라인형태로 형성하는 것이다.
상기한 바와 같이 종래기술에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법은, OPC 공정을 이용하여도 셀 에지 부분의 패터닝 ( Patterning ) 이 어렵게 되고, 스컴 ( Scum ) 이 존재하게 되어 후속 공정인 식각공정시 예정된 패턴 CD 를 형성하기 어렵게 되며, 후속 식각공정시 조건 및 스컴 강도에 따라 그 결과가 다르게 나타나 추후 수정이 어렵게 되는 현상이 유발된다.
본 발명은 OPC 없이 반도체소자의 고집적화에 적용할 수 있는 노광마스크 및 이를 이용한 반도체소자의 형성방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 노광마스크는,
셀영역과 동일한 패턴이 상기 셀영역으로 부터 외측으로 확장된 차광패턴들을 포함한 것과,
상기 차광패턴들은 라인형태인 것과,
상기 차광패턴들은 웨이퍼 상의 셀영역에 형성되는 미세패턴의 밀도 및 선폭에 따라 부분적으로 다른 선폭을 갖는 것과,
상기 차광패턴들은 상기 셀영역의 외측으로 0.5 - 100 ㎛ 의 폭만큼 형성한 것을 특징으로 한다.
또한, 본 발명에 따른 반도체소자의 형성방법은,
웨이퍼 상에 하드마스크층을 형성하는 공정과,
셀영역과 동일한 패턴이 상기 셀영역으로 부터 외측으로 확장된 차광패턴들을 포함한 노광마스크를 이용하여 하드마스크층 패턴을 형성하는 공정과,
컷팅용 노광마스크를 이용한 사진식각공정으로 상기 하드마스크층 패턴을 컷팅하는 공정과,
상기 하드마스크층 패턴을 마스크로 하여 상기 웨이퍼를 식각하는 공정을 포함하는 것과,
상기 컷팅용 노광마스크는 상기 라인형태의 차광패턴들과 일정간격 이격되어 중첩되는 투광영역이 설계된 것과,
상기 컷팅용 노광마스크는 상기 그외의 영역이 투광영역으로 설계된 것과,
상기 컷팅용 노광마스크는 상기 그외의 영역이 차광영역으로 설계된 것을 제1 특징으로 한다.
또한, 본 발명에 따른 반도체소자의 형성방법은
웨이퍼 상에 제1 하드마스크층 및 제2 하드마스크층을 형성하는 공정과,
셀영역 및 그외의 영역에 라인형태의 차광패턴들을 형성한 노광마스크를 이용하여 제2 하드마스크층 패턴을 형성하는 공정과,
상기 제2 하드마스크층 패턴 측벽에 스페이서를 형성하는 공정과,
상기 제2 하드마스크층 패턴을 제거하는 공정과,
컷팅용 노광마스크를 이용한 사진식각공정으로 스페이서 패턴을 형성하는 공정과,
상기 스페이서 패턴을 마스크로 하여 제1 하드마스크층 패턴을 형성하는 공 정을 포함하는 것과,
상기 제2 하드마스크층은 상기 제1 하드마스크층 및 상기 스페이서와 식각선택비 차이를 갖는 것과,
상기 제1 하드마스크층 패턴을 마스크로 하여 상기 웨이퍼를 식각하는 공정을 더 포함하는 것을 제2 특징으로 한다.
한편, 본 발명의 기술적 원리는 다음과 같다.
본 발명은 셀에 형성된 패턴들과 서로 다른 형태 및 다른 환경을 가진 패턴들로 구성이 되었던 셀 이외의 영역, 즉 셀의 외측을 셀과 같은 형태로 구성 함으로써 셀과 동일한 형태 및 동일한 공정 여유도를 가지며 웨이퍼 상에 예정된 패턴을 구현할 수 있도록 하는 것이다.
즉, 기존의 경우 셀과 환경이 다른 영역들이 존재하지만,
본 발명에 의한 디자인의 경우는 셀과 다른 영역들을 항상 셀과 동일한 형태로 구성되므로 특별한 OPC 작업 등의 과정을 거치지 않아도 예정된 패턴을 형성할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참조로 하여 본 발명을 설명하면 다음과 같다.
도 3 내지 도 4 는 본 발명의 실시예에 따른 노광마스크를 도시한 평면도로서, 6F2 셀 구조를 예를 들어 설명한 것이다. 이때, 셀영역(1000)과 그외의 영역(2000)은 편의상, 도 3 및 도 4 에 동일하게 기재한 것이다.
물론, 4F2 구조와 같이 6F2 크기 이하의 셀 구조에 적용하거나 6F2 크기 이상의 셀 구조에 적용할 수 있다.
도 3 은 라인형태의 차광패턴(120)을 형성할 수 있는 노광마스크(100)로서, 셀영역(1000) 및 셀영역(1000) 외측에 위치하는 영역(이하, "그외의 영역" 이라 함)(2000)을 포함하는 웨이퍼 전면에 라인패턴을 형성한 것이다. 여기서, 도 3 은 셀영역(1000)의 일측 끝부분과 그에 이웃하는 그외의 영역(2000)을 도시한 것이다.
이때, 라인형태의 차광패턴(120)은 활성영역(미도시)에 경사진 형태로 형성된 것이다. 물론, 설계 및 공정 마진이 허락한다면 활성영역과 수평하거나 수직하게 형성할 수도 있다.
여기서, 그외의 영역(2000)에서의 차광패턴(120)은 셀영역(1000)으로부터 0.5 - 100 ㎛ 의 폭을 가져야 한다.
그리고, 라인형태의 차광영역(120)은 셀영역(1000)에 형성된 패턴 크기 및 패턴 밀도에 따라 라인 및 스페이스 패턴의 크기를 달리하여 형성할 수도 있다.
도 4 는 도 3 의 노광마스크(100)를 이용하여 웨이퍼의 셀영역에 형성된 라인패턴(미도시)을 컷팅하고 그외의 영역( 도 3 의 '2000' 참조 )에 형성된 라인패턴을 제거할 수 있도록 설계된 노광마스크(200)로서, 네가티브형 감광막이나 포지티브형 감광막의 사용에 따라 차광영역과 투광영역의 극성을 달리하여 형성할 있으나, 여기서는 포지티브형 감광막을 사용하는 경우를 예를들어 설명한다.
도 4 를 참조하면, 노광마스크(200)는 셀영역(도 3 의 '1000')에 라인형태의 차광패턴(도 3 의 '120')을 컷팅하여 다수의 바타입으로 형성할 수 있도록 차광패턴(도 3 의 '120') 상에 일정거리 이격된 도트 형태의 투광영역(210)을 정의하는 차광패턴(220)이 형성된 것이다.
이때, 투광영역(210)은 그외의 영역(도 3의 '2000')을 모두 노출시키도록 형성한 것으로, 필요에 따라 그외의 영역(도 3 의 '2000)에 차광패턴을 형성할 수도 있다.
한편, 네가티브형 감광막을 사용하는 경우는 차광영역과 투광영역을 바꾸어 형성하면 될 것이다.
도 5a 내지 도 5e 는 본 발명에 따른 노광마스크를 이용한 반도체소자의 형성방법을 도시한 평면도로서, 웨이퍼의 일부 끝단을 셀영역(3000)과 그외의 영역(4000)으로 나누어 도시한 것이다. 참고로, 하드마스크층을 이용한 패터닝 방법은 하나의 하드마스크층만을 사용하거나 두 개의 하드마스크층을 사용하는 방법이 있으나, 도 5a 내지 도 5e 는 이중 두 개의 하드마스크층을 사용하는 방법을 도시한 것이다.
도 5a 를 참조하면, 웨이퍼(미도시) 상에 제1 하드마스크층(13) 및 제2 하드마스크층(15)을 순차적으로 적층한다.
이때, 제1 및 제2 하드마스크층(13,15)은 각각 산화막, 질화막 또는 산화질화막 등과 같은 절연막으로 형성하되, 제1 하드마스크층(13)과 제2 하드마스크층(15)은 서로 식각선택비 차이를 갖는 물질로 형성한 것이다.
그 다음, 도 3 의 노광마스크(100)를 이용한 사진식각공정으로 제1 하드마스크층(13) 패턴을 형성한다.
이때, 도 3 의 노광마스크(100)를 이용한 사진식각공정은 다음과 같다.
1. 제2 하드마스크층(15) 상부에 감광막을 도포한다.
2. 도 3 의 노광마스크(100)를 이용한 노광 및 현상공정으로 감광막패턴(미도시)을 형성한다.
이때, 감광막패턴은 활성영역과 경사진 라인패턴으로 형성된 것이다.
3. 감광막패턴을 마스크로 하여 제2 하드마스크층(15)을 식각하고, 감광막패턴을 제거하여 제2 하드마스크층(15) 패턴을 형성한다.
여기서, 제1 하드마스크층(15) 패턴은 도 3 의 노광마스크(100)에 형성된 차광패턴(120)과 같이 셀영역(3000) 및 그외의 영역(4000)에 걸쳐 웨이퍼 전면에 라인형태로 형성된 것이다.
도 5b 를 참조하면, 제2 하드마스크층(15)의 측벽에 스페이서(17)를 형성한다.
이때, 스페이서(17)는 전체표면상부에 스페이서 물질을 증착하고 이를 이방성 식각하여 형성한 것이다. 후속 공정으로 스페이서(17)를 마스크로 하여 피식각층을 식각함으로써 예정된 크기의 피식각층 패턴을 형성한다. 참고로, 스페이서 물질은 제2 하드마스크층(15) 패턴과 식각선택비 차이를 갖는 절연물질로 형성한 것이다.
여기서, 도 5b 의 공정은 반도체소자의 고집적화에 따른 미세패턴을 형성할 때 실시하는 것으로, SPT ( spacer patterning tech. ) 라 하며, 경우에 따라서 DPT ( double patterning tech. ) 를 이용하여 피식각층 패턴을 형성할 수도 있다.
물론, SPT 나 DPT 없이 웨이퍼 상에 하나의 하드마스크층만을 형성하고 노광 마스크를 이용한 도 5a 의 공정 만을 이용하여 피식각층 패턴을 형성할 수도 있다.
도 5c 를 참조하면, 도 5b 의 제2 하드마스크층(15) 패턴을 제거한다. 이때, 제2 하드마스크층(15) 패턴은 스페이서(17) 및 제1 하드마스크층(13)과의 식각 선택비 차이를 이용하여 제거한 것이다.
도 5d 및 도 5e 를 참조하면, 도 4 의 노광마스크(200)를 이용한 사진식각 공정으로 스페이서(17)를 식각하여 스페이서(17) 패턴을 형성한다. 이때, 도 4 의 노광마스크(200)는 컷팅용 노광마스크로서, 셀영역(3000)에서 라인형태의 스페이서(17)를 컷팅함으로써 바타입으로 패터닝하는 역할을 한다.
여기서, 도 4 의 노광마스크(200)를 이용한 사진식각공정을 설명하면 다음과 같다.
1. 전체표면상부에 감광막을 도포한다.
2. 도 4 의 노광마스크(200)를 이용한 노광 및 현상 공정으로 감광막패턴(19)을 형성한다.
3. 감광막패턴(19)을 마스크로 하여 스페이서(17)를 식각하여 스페이서(17) 패턴을 형성한다. 이때, 그외의 영역(4000)에 위치한 스페이서(17)는 모두 제거된다.
4. 감광막패턴(19)이 남은 경우 이를 제거한다.
따라서, 스페이서(17) 패턴은 셀영역(3000)의 내에 경사진 바타입으로 일정거리 이격되어 형성된다.
참고로, 도 4 의 노광마스크(200)를 이용한 스페이서(17)의 컷팅, 즉 스페이서(17)의 패터닝 공정은 네가티브형 감광막 및 포지티브형 감광막 중에서 어느 것을 사용하느냐에 따라 사용되는 컷팅용 노광마스크(200)의 설계가 달라진다.
본 발명의 다른 실시예는 도 4 의 노광마스크(200), 즉 컷팅용 노광마스크의 설계시 셀영역(도 3 의 '1000')에서 컷팅 역할만 하고 그외의 영역(도 3의 '2000')에서는 패턴이 그대로 남도록 설계하는 것이다.
본 발명의 또 다른 실시예는 반도체소자의 형성공정 중 섬형태 또는 라인형태의 패턴이 형성되는 모든 부분의 노광마스크에 적용할 수 있도록 하는 것이며, 상기한 노광마스크 사용에 따른 컷팅용 노광마스크의 사용 여부에 따라 반도체기판 상에 섬형태나 라인형태의 패턴을 형성할 수 있도록 하는 반도체소자의 형성방법에 적용하는 것이다.
상기한 바와 같이 본 발명에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법은, OPC 없이 피식각층 패턴인 예정된 크기로 형성할 수 있도록 하는 노광마스크를 제공하여 반도체소자의 특성, 신뢰성 및 수율을 향상시킬 수 있도록 하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 셀영역과 동일한 패턴이 상기 셀영역으로 부터 외측으로 확장된 차광패턴들을 포함한 것을 특징으로 하는 노광마스크.
  2. 청구항 1 에 있어서,
    상기 차광패턴들은 라인형태인 것을 특징으로 하는 노광마스크.
  3. 청구항 1 에 있어서,
    상기 차광패턴들은 웨이퍼 상의 셀영역에 형성되는 미세패턴의 밀도 및 선폭에 따라 부분적으로 다른 선폭을 갖는 것을 특징으로 하는 노광마스크.
  4. 상기 차광패턴들은 상기 셀영역의 외측으로 0.5 - 100 ㎛ 의 폭만큼 형성한 것을 특징으로 하는 노광마스크.
  5. 웨이퍼 상에 하드마스크층을 형성하는 공정과,
    셀영역과 동일한 패턴이 상기 셀영역으로 부터 외측으로 확장된 차광패턴들을 포함한 노광마스크를 이용하여 하드마스크층 패턴을 형성하는 공정과,
    컷팅용 노광마스크를 이용한 사진식각공정으로 상기 하드마스크층 패턴을 컷팅하는 공정을 포함하는 반도체소자의 형성방법.
  6. 청구항 5 에 있어서,
    상기 컷팅용 노광마스크는 상기 라인형태의 차광패턴들과 일정간격 이격되어 중첩되는 투광영역이 설계된 것을 특징으로 하는 반도체소자의 형성방법.
  7. 청구항 5 에 있어서,
    상기 컷팅용 노광마스크는 상기 그외의 영역이 투광영역으로 설계된 것을 특징으로 하는 반도체소자의 형성방법.
  8. 청구항 5 에 있어서,
    상기 컷팅용 노광마스크는 상기 그외의 영역이 차광영역으로 설계된 것을 특징으로 하는 반도체소자의 형성방법.
  9. 청구항 5 에 있어서,
    상기 하드마스크층 패턴을 마스크로 하여 상기 웨이퍼를 식각하는 공정을 포함하는 반도체소자의 형성방법.
  10. 웨이퍼 상에 하드마스크층을 형성하는 공정과,
    셀영역과 동일한 패턴이 상기 셀영역으로 부터 외측으로 확장된 차광패턴들을 포함한 노광마스크를 이용하여 하드마스크층 패턴을 형성하는 공정과,
    상기 하드마스크층 패턴 측벽에 스페이서를 형성하는 공정과,
    상기 하드마스크층 패턴을 제거하는 공정과,
    컷팅용 노광마스크를 이용한 사진식각공정으로 스페이서 패턴을 형성하는 공정을 포함하는 반도체소자의 형성방법.
  11. 청구항 10 에 있어서,
    상기 하드마스크층 및 상기 스페이서와 식각선택비 차이를 갖는 것을 특징으로 하는 반도체소자의 형성방법.
  12. 청구항 10 에 있어서,
    상기 제1 하드마스크층 패턴을 마스크로 하여 상기 웨이퍼를 식각하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
  13. 웨이퍼 상에 제1 하드마스크층 및 제2 하드마스크층을 형성하는 공정과,
    셀영역 및 그외의 영역에 라인형태의 차광패턴들을 형성한 노광마스크를 이용하여 제2 하드마스크층 패턴을 형성하는 공정과,
    상기 제2 하드마스크층 패턴 측벽에 스페이서를 형성하는 공정과,
    상기 제2 하드마스크층 패턴을 제거하는 공정과,
    컷팅용 노광마스크를 이용한 사진식각공정으로 스페이서 패턴을 형성하는 공정과,
    상기 스페이서 패턴을 마스크로 하여 제1 하드마스크층 패턴을 형성하는 공정을 포함하는 반도체소자의 형성방법.
  14. 청구항 13 에 있어서,
    상기 제2 하드마스크층은 상기 제1 하드마스크층 및 상기 스페이서와 식각선택비 차이를 갖는 것을 특징으로 하는 반도체소자의 형성방법.
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