KR20100093582A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20100093582A
KR20100093582A KR1020107014590A KR20107014590A KR20100093582A KR 20100093582 A KR20100093582 A KR 20100093582A KR 1020107014590 A KR1020107014590 A KR 1020107014590A KR 20107014590 A KR20107014590 A KR 20107014590A KR 20100093582 A KR20100093582 A KR 20100093582A
Authority
KR
South Korea
Prior art keywords
silicon pillar
semiconductor device
silicide
surrounding
resistance
Prior art date
Application number
KR1020107014590A
Other languages
English (en)
Other versions
KR101128244B1 (ko
Inventor
후지오 마스오카
도모히코 구도
Original Assignee
니혼 유니산티스 에렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니혼 유니산티스 에렉트로닉스 가부시키가이샤 filed Critical 니혼 유니산티스 에렉트로닉스 가부시키가이샤
Publication of KR20100093582A publication Critical patent/KR20100093582A/ko
Application granted granted Critical
Publication of KR101128244B1 publication Critical patent/KR101128244B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 3차원 반도체인 SGT(Surrounding Gate Transistor)의 기생 저항 증가에 따른 소비전력의 증대와 동작속도의 저하를 해결하고, SGT의 고속화, 저소비전력을 실현하는 반도체 장치를 제공하기 위한 것이다. 이를 위해, 반도체 기판상에 형성된 제 1 실리콘 기둥, 상기 제 1 실리콘 기둥 위에 형성된 제 2 실리콘 기둥, 상기 제 2 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 상기 제 1 절연체를 둘러싼 게이트, 상기 제 2 실리콘 기둥 위에 형성된 제 3 실리콘 기둥, 상기 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 실리사이드, 및 상기 제 3 실리콘 기둥 표면의 일부를 둘러싼 제 2 실리사이드를 구비하는 반도체 장치로서, 상기 제 1 실리사이드와 상기 제 1 실리콘 기둥에 의해 형성되는 콘택 저항, 및 상기 제 2 실리사이드와 상기 제 3 실리콘 기둥에 의해 형성되는 콘택 저항이 각각 상기 반도체 장치의 기준 저항보다 작은 것을 특징으로 하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 3차원 반도체인 SGT(Surrounding Gate Transistor)의 반도체 장치 및 그 제조방법에 관한 것이다.
플레이너형 트랜지스터의 미세화에 따라, 이러한 플레이너형 트랜지스터가 저소비전력이면서 저렴하고 고도의 정보처리능력을 갖는 마이크로프로세서나, ASIC, 마이크로컴퓨터, 저렴하고 대용량의 메모리로서 컴퓨터나 통신, 계측기기, 자동제어장치, 생활기기와 같은 광범위한 분야에서 사용되고 있다. 그런데, 반도체 기판상에 평면으로 형성하는 플레이너형 트랜지스터는 평면적으로 형성된다. 즉, 플레이너형 트랜지스터에서는, 소스, 게이트 및 드레인이 실리콘 기판 표면에 수평으로 구성된다. 이에 반해, SGT에서는, 소스, 게이트 및 드레인이 실리콘 기판에 대해 수직 방향으로 배치되어 있고, 게이트가 볼록형상 반도체층을 둘러싼 구조로 형성되어 있다(예를 들면, 비특허문헌 1, 도 20). 따라서, SGT는 플레이너형 트랜지스터에 비해 점유 면적을 큰 폭으로 축소시킨다. 그러나, 이와 같은 SGT에서는, ULSI의 미세화와 함께 게이트 길이가 짧아져 채널 저항이 낮아지는데 반해, 기생 저항인 확산층 저항 및 콘택 저항이 실리콘 기둥의 미세화와 함께 증대되어 ON 전류가 감소한다. 따라서, 미세화된 SGT 디바이스에서는 기생 저항을 더욱 감소시키는 것이 필수적이다.
이러한 디바이스의 고속화를 실현하기 위해 소스 및 드레인의 기생 저항인 콘택 저항을 작게 하는 방법으로, 예를 들면 특허문헌 1 등이 알려져 있다.
특허문헌 1에 개시된 콘택 저항의 저(低) 저항화를 목적으로 한 SGT 구조를 도시한다. SGT의 경우, 실리콘 기둥의 면적 축소(scaling)에 따라 실리콘 기둥과 이 실리콘 기둥의 상부에 접속되는 콘택의 접촉 면적이 작아지므로, 콘택 저항이 증대된다. 그 결과, SGT의 ON 전류가 저하된다. 이러한 문제에 대한 방법으로, 콘택 저항을 낮추기 위해 실리콘 기둥과 콘택의 접촉 면적을 크게 하는 구조가 개시되어 있다. 즉, 실리콘 기둥의 상면뿐만 아니라 측면의 일부에도 콘택을 접촉시킴으로써, 실리콘 기둥과 콘택의 접촉 면적을 크게 하여 콘택 저항을 작게 하고 있다. (도 21)
일본공개특허공보 제2007-123415호
H.Takato et al., IEEE transaction on electron device, Vol.38, No.3, March 1991, p 573∼578
상술한 특허문헌 1 등은, 콘택 저항을 작게 하는 것을 목적으로 하는 SGT의 구조로, 실리콘 기둥과 콘택의 접촉 면적을 실리콘 기둥의 상면 면적보다 크게 하여 콘택 저항을 작게 하는 구조를 제안하고 있지만, 실제로 ULSI를 구성하는 SGT가 그 고속화를 실현하기 위해서는 콘택 저항이 SGT의 기준 저항보다 작은 것이 바람직하다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, SGT의 동작속도가 저하되는 문제를 해결하기 위해 기생 저항인 콘택 저항을 작게 한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 제 1 양태에 따른 반도체 장치는, 반도체 기판상에 형성된 제 1 실리콘 기둥, 상기 제 1 실리콘 기둥 위에 형성된 제 2 실리콘 기둥, 상기 제 2 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 상기 제 1 절연체를 둘러싼 게이트, 상기 제 2 실리콘 기둥 위에 형성된 제 3 실리콘 기둥, 상기 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 실리사이드, 상기 제 3 실리콘 기둥 표면의 일부를 둘러싼 제 2 실리사이드를 구비하며, 상기 제 1 실리사이드와 상기 제 1 실리콘 기둥에 의해 형성되는 콘택 저항, 및 상기 제 2 실리사이드와 상기 제 3 실리콘 기둥에 의해 형성되는 콘택 저항이 각각 상기 반도체 장치의 기준 저항보다 작은 것을 특징으로 한다.
본 발명의 제 2 양태에 따른 반도체 장치는, 반도체 기판상에 형성된 제 2 실리콘 기둥, 상기 제 2 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 상기 제 1 절연체를 둘러싼 게이트, 상기 제 2 실리콘 기둥 위에 형성된 제 3 실리콘 기둥, 및 상기 제 3 실리콘 기둥 표면의 일부를 둘러싼 제 2 실리사이드를 구비하며, 상기 제 2 실리사이드와 상기 제 3 실리콘 기둥에 의해 형성되는 콘택 저항이 상기 반도체 장치의 기준 저항보다 작은 것을 특징으로 한다.
본 발명의 제 3 양태에 따른 반도체 장치는, 반도체 기판상에 형성된 제 1 실리콘 기둥, 상기 제 1 실리콘 기둥 위에 형성된 제 2 실리콘 기둥, 상기 제 2 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 상기 제 1 절연체를 둘러싼 게이트, 및 상기 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 실리사이드를 구비하며, 상기 제 1 실리사이드와 상기 제 1 실리콘 기둥에 의해 형성되는 콘택 저항이 상기 반도체 장치의 기준 저항보다 작은 것을 특징으로 한다.
상기 구성의 반도체 장치에 따르면, 반도체 디바이스의 기생 저항을 감소시킬 수 있으므로, 고속이면서 저소비전력인 ULSI(초대규모 집적회로)의 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 반도체 장치의 일례를 나타낸 사시도이다.
도 2는 도 1의 반도체 장치의 A-A' 단면도이다.
도 3은 도 1의 반도체 장치의 상면도이다.
도 4는 도 2의 반도체 장치의 B-B' 단면도이다.
도 5는 도 2의 반도체 장치의 C-C' 단면도이다.
도 6은 도 2의 반도체 장치의 D-D' 단면도이다.
도 7은 도 1의 반도체 장치에 대해 기준 저항보다 실리사이드와 Si의 콘택 저항이 작은 것을 만족시키기 위한 실리콘 기둥(830)의 직경(W1)과 실리콘 기둥(830)의 길이(L1)의 관계를 나타낸 도면이다.
도 8은 도 1의 반도체 장치에 대해 기준 저항보다 실리사이드와 실리콘 기둥의 콘택 저항이 작은 것을 만족시키기 위한 실리콘 기둥(820)의 직경(W2)과 실리콘 기둥(820)의 길이(L2)의 관계를 나타낸 도면이다.
도 9는 본 발명의 반도체 장치의 일례를 나타낸 사시도이다.
도 10은 도 9의 반도체 장치의 A-A' 단면도이다.
도 11은 도 9의 반도체 장치의 상면도이다.
도 12는 도 10의 반도체 장치의 B-B' 단면도이다.
도 13은 도 10의 반도체 장치의 C-C' 단면도이다.
도 14는 도 9의 반도체 장치에 대해 기준 저항보다 실리사이드와 실리콘 기둥의 콘택 저항이 작은 것을 만족시키기 위한 실리콘 기둥(820)의 직경(W2)과 실리콘 기둥(820)의 길이(L2)의 관계를 나타낸 도면이다.
도 15는 본 발명의 반도체 장치의 일례를 나타낸 사시도이다.
도 16은 도 15의 반도체 장치의 A-A' 단면도이다.
도 17은 도 15의 반도체 장치의 상면도이다.
도 18은 도 16의 반도체 장치의 B-B' 단면도이다.
도 19는 도 16의 반도체 장치의 C-C' 단면도이다.
도 20은 도 15의 반도체 장치에 대해 기준 저항보다 실리사이드와 실리콘 기둥의 콘택 저항이 작은 것을 만족시키기 위한 실리콘 기둥(830)의 직경(W1)과 실리콘 기둥(830)의 길이(L1)의 관계를 나타낸 도면이다.
도 21은 종래의 SGT의 일례를 나타낸 사시도 및 단면도이다.
도 22는 종래의 SGT의 일례를 나타낸 상면도이다.
도 23은 종래의 SGT의 일례를 나타낸 도 22의 I-I' 단면도이다.
이하, 본 발명의 반도체 장치를 도면을 참조하여 상세히 설명한다.
실시형태 1: 반도체 장치
도 1은 본 발명의 실시형태 1에 따른 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도이다. 도 2는 도 1의 절단선 A-A'의 개략적인 단면도이고, 도 3은 도 1의 상면도이고, 도 4는 도 2의 절단선 B-B'의 개략적인 단면도이고, 도 5는 도2의 절단선 C-C'의 개략적인 단면도이고, 도 6은 도 2의 절단선 D-D'의 개략적인 단면도이다. 본 실시형태에 따른 반도체 장치는, 제 1 도전형의 반도체 기판(100)에 형성된 원기둥 형상을 갖는 제 1 실리콘 기둥(830), 상기 제 1 실리콘 기둥(830) 위에 형성된 원기둥 형상을 갖는 제 2 실리콘 기둥(810), 상기 제 2 실리콘 기둥(810) 표면의 일부를 둘러싼 제 1 절연체(310), 그 절연체(310)를 둘러싼 게이트(210), 및 상기 제 2 실리콘 기둥(810) 위에 형성된 원기둥 형상을 갖는 제 3 실리콘 기둥(820)을 구비한다.
제 2 실리콘 기둥(810)은 상기 제 2 실리콘 기둥(810)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(520), 및 상기 제 2 실리콘 기둥(810)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(530)을 포함한다.
반도체 기판(100)은 상기 반도체 기판(100)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(510), 및 이 고농도 불순물 영역(510)의 일부분으로서 형성된 실리사이드 영역(제 1 실리사이드)(720)을 포함한다. 또한, 상기 반도체 기판(100)에는 소자분리(910)가 형성되어 있다.
제 3 실리콘 기둥(820)은 상기 제 3 실리콘 기둥(820)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(540)을 포함하고, 상기 고농도 불순물 영역(540)에는 실리사이드 영역(제 2 실리사이드)(710)이 형성되어 있다.
제 1 실리콘 기둥(830)은 상기 제 1 실리콘 기둥(830)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(550)을 포함한다.
또한, 본 실시형태에 따른 반도체 장치는, 상기 실리사이드 영역(720) 위에 형성된 콘택(430), 상기 실리사이드 영역(710) 위에 형성된 콘택(420), 및 상기 게이트(210) 위에 형성된 콘택(410)을 구비한다.
본 실시형태에서는, 고농도 불순물 영역(510)을 포함한 제 1 실리콘 기둥(830)과 이 제 1 실리콘 기둥(830)에 형성된 실리사이드 영역(720)에 의해 형성되는 콘택 저항(R1), 및 고농도 불순물 영역(540)을 포함한 제 3 실리콘 기둥(820)과 이 제 3 실리콘 기둥(820)에 형성된 실리사이드 영역(710)에 의해 형성되는 콘택 저항(R2)은 모두 기생 저항이고, 이 기생 저항을 작게 하기 위해 기준 저항(Rs)과 관계식 (1-1), (1-2)를 만족하는 것이 바람직하다.
Figure pct00001
(1-1)
Figure pct00002
(1-2)
Figure pct00003
(1-3)
또한, 기준 저항(Rs)은 상기 반도체 장치의 콘택 저항이 R1=0이고 콘택 저항이 R2=0이고, 콘택들(410, 430) 중 어느 하나에 0(V), 다른 하나에 V(V)를 인가하고, 콘택(420)에 V(V)를 인가할 때에 콘택들(410 및 430) 사이에 흐르는 전류(I)(A)를 기초로 식 (1-3)에 따라 구해진다.
구체적으로, 게이트(210)의 길이가 20nm이고 게이트 절연막의 막두께가 1nm이고, 제 2 실리콘 기둥(810)의 직경이 10nm일 때, 제 1 실리콘 기둥(830)의 기생 저항(R1), 콘택 저항률(ρC), 제 1 도전형의 불순물 영역의 시트 저항(ρD), 제1 실리콘 기둥(830)의 횡단면의 주위길이(K1) 및 제 1 실리콘 기둥(830)의 높이(L1)는 식 (1-4)를 만족한다. 여기서 α는 식 (1-5)로 한다. 또한, 제 1 실리콘 기둥(830)의 횡단면의 주위길이(K1)(cm)는 제 1 실리콘 기둥(830)의 직경(W1)(cm)과 관계식 (1-6)을 만족하는 것으로 한다.
Figure pct00004
(1-4)
Figure pct00005
(1-5)
Figure pct00006
(1-6)
제 3 실리콘 기둥(820)의 기생 저항(R2), 콘택 저항률(ρC), 제 1 도전형의 불순물 영역의 시트 저항(ρD), 제 3 실리콘 기둥(820)의 횡단면의 주위길이(K2) 및 제 3 실리콘 기둥(820)의 높이(L2)는 식 (1-7)을 만족한다. 또한, 제 3 실리콘 기둥(820)의 횡단면의 주위길이(K2)(cm)는 제 3 실리콘 기둥(820)의 직경(W2)(cm)과 관계식 (1-8)을 만족하는 것으로 한다.
Figure pct00007
(1-7)
Figure pct00008
(1-8)
식 (1-4)를 식 (1-1)에, 식 (1-7)을 식 (1-2)에 대입하여 조건식 (1-9), (1-10)을 얻는다.
Figure pct00009
(1-9)
Figure pct00010
(1-10)
여기서, 콘택 저항률이 ρC=6.2e-8(Ω-cm2), 시트 저항이 ρD=6.4e-3/W1(Ω/□), 또한, 상기 반도체 장치의 콘택들(410, 430) 중 어느 하나에 0(V), 다른 하나에 1(V)를 인가하고, 콘택(420)에 1(V) 인가할 때에 콘택들(410 및 430) 사이에 흐르는 전류(I)(A)를 44(㎂)라고 할 때, 식 (1-3)에서 얻어지는 기준 저항 Rs=2.3e-8(Ω)을 식 (1-9), (1-10)에 대입하면, 제 1 실리콘 기둥(830)의 높이(L1)와 제 1 실리콘 기둥(830)의 횡단면의 주위길이(K1)의 관계식 (1-11) 및 제 3 실리콘 기둥(820)의 높이(L2)(cm)와 제 3 실리콘 기둥(820)의 횡단면의 주위길이(K2)(cm)의 관계식 (1-12)가 얻어진다.
Figure pct00011
(1-11)
Figure pct00012
(1-12)
상기 조건식 (1-11), (1-12)를 만족할 때 식 (1-1)을 만족하므로, 식 (1-13), (1-14)가 얻어진다. (도 7, 도 8)
Figure pct00013
(1-13)
Figure pct00014
(1-14)
또, 제 2 실리콘 기둥(810)은 주위길이가 8nm∼100㎛까지이고, 제 3 실리콘 기둥(820) 및 제 1 실리콘 기둥(830)은 주위길이가 8nm∼100㎛까지이고, 게이트 길이가 6nm∼10㎛라고 한다. 이들 모든 구조를 만족하는 식 (1-1)의 조건식은 제 2 실리콘 기둥(810)의 직경이 2.6nm이고, 콘택 저항률(ρC)이 7e-9(Ωcm2)이고, 시트 저항(ρD)이 ρD=6.4e-3/W1(Ω/□)이고, 또한, 상기 반도체 장치의 콘택들(410, 430) 중 어느 하나에 0(V), 다른 하나에 1(V)를 인가하고, 콘택(420)에 1(V)를 인가할 때에 콘택들(410 및 430) 사이에 흐르는 전류(I)(A)를 11.4(㎂)라고 할 때, 식 (1-3)으로부터 기준 저항이 Rs=9.0e-8(Ω)가 되고, 식 (1-8), (1-9)에 수치를 대입하면 식 (1-15), (1-16)이 된다.
Figure pct00015
(1-15)
Figure pct00016
(1-16)
상기 조건식 (1-15), (1-16)을 만족할 때 각각 식 (1-1), (1-2)를 만족하므로, 식 (1-17), (1-18)이 얻어진다.
Figure pct00017
(1-17)
Figure pct00018
(1-18)
실시형태 2: 반도체 장치
도 9는 본 발명의 실시형태 2에 따른 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도이다. 도 10은 도 9의 절단선 A-A'의 개략적인 단면도이고, 도 11은 도 9의 상면도이고, 도 12는 도 10의 절단선 B-B'의 개략적인 단면도이고, 도 13은 도 10의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태에 따른 반도체 장치는, 제 1 도전형의 반도체 기판(100)에 형성된 원기둥 형상을 갖는 제 2 실리콘 기둥(810), 및 이 제 2 실리콘 기둥(810) 위에 형성된 원기둥 형상을 갖는 제 3 실리콘 기둥(820)을 구비한다.
제 2 실리콘 기둥(810) 표면의 일부는 제 1 절연체(310)로 둘러싸여 있고, 상기 제 1 절연체(310)는 게이트(210)로 둘러싸여 있다. 제 2 실리콘 기둥(810)은 상기 제 2 실리콘 기둥(810)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(520), 및 상기 제 2 실리콘 기둥(810)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(530)을 포함한다.
반도체 기판(100)은 상기 반도체 기판(100)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(510), 및 이 고농도 불순물 영역(510)의 일부분으로서 형성된 실리사이드 영역(제 1 실리사이드)(720)을 포함한다. 또한, 상기 반도체 기판(100)에는 소자분리(910)가 형성되어 있다.
제 3 실리콘 기둥(820)은 상기 제 3 실리콘 기둥(820)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(540)을 포함하고, 상기 고농도 불순물 영역(540)에는 실리사이드 영역(제 2 실리사이드)(710)이 형성되어 있다.
또한, 본 실시형태에 따른 반도체 장치는, 상기 실리사이드 영역(720) 위에 형성된 콘택(430), 상기 실리사이드 영역(710) 위에 형성된 콘택(420), 및 상기 게이트(210) 위에 형성된 콘택(410)을 구비한다.
본 실시형태에서는, 상술한 실시형태 1과 달리, 고농도 불순물 영역(510)을 포함한 기판(100)과 이 기판(100)에 형성된 실리사이드 영역(720)에 의해 형성되는 기생 저항(R1)은 무시할 수 있는 구조라 할 때, 식 (2-1)을 만족하는 것으로 한다. 이 경우, 고농도 불순물 영역(540)을 포함한 제 3 실리콘 기둥(820)과 이 제 3 실리콘 기둥(820)에 형성된 실리사이드 영역(710)에 의해 형성되는 콘택 저항(R2)의 기생 저항을 작게 하기 위해, 기준 저항(Rs) 및 콘택 저항(R2)은 식 (2-2)를 만족하는 것이 바람직하다.
Figure pct00019
(2-1)
Figure pct00020
(2-2)
Figure pct00021
(2-3)
또한, 기준 저항(Rs)은 상기 반도체 장치의 콘택 저항이 R1=0이고 콘택 저항이 R2=0이고, 콘택들(410, 430) 중 어느 하나에 0(V), 다른 하나에 V(V)를 인가하고, 콘택(420)에 V(V)를 인가할 때에 콘택들(410 및 430) 사이에 흐르는 전류(I)(A)를 기초로 식 (2-3)에 따라 구해진다.
구체적으로, 게이트(210)의 길이가 20nm이고 게이트 절연막의 막두께가 1nm이고, 실리콘 기둥의 직경이 10nm일 때, 제 3 실리콘 기둥(820)의 콘택 저항(R2), 콘택 저항율(ρC), 제 1 도전형의 불순물 영역의 시트 저항(ρD), 제 3 실리콘 기둥(820)의 횡단면의 주위길이(K2) 및 제 3 실리콘 기둥(820)의 높이(L2)는 식 (2-4)를 만족한다. 여기서, α는 식 (2-5)로 한다. 또한, 제 3 실리콘 기둥(820)의 횡단면의 주위길이(K2)(cm)는 제 3 실리콘 기둥(820)의 직경(W2)(cm)과 관계식 (2-6)을 만족하는 것으로 한다.
Figure pct00022
(2-4)
Figure pct00023
(2-5)
Figure pct00024
(2-6)
식 (2-4)를 식 (2-1)에 대입하여 조건식 (2-7)을 얻는다.
Figure pct00025
(2-7)
여기서, 콘택 저항률이 ρC=6.2e-8(Ω-cm2), 시트 저항이 ρD=6.4e-3/W1(Ω/□), 또한, 상기 반도체 장치의 콘택들(410, 430) 중 어느 하나에 0(V), 다른 하나에 1(V)를 인가하고, 콘택(420)에 1(V)를 인가할 때에 콘택들(410 및 430) 사이에 흐르는 전류(I)(A)를 44(㎂)라고 할 때, 식 (2-3)에서 얻어지는 기준 저항 Rs=2.3e-8(Ω)을 식 (2-7)에 대입하면, 제 3 실리콘 기둥(820)의 높이(L2)(cm)와 제 3 실리콘 기둥(820)의 횡단면의 주위길이(K2)(cm)의 관계식 (2-8)이 얻어진다.
Figure pct00026
(2-8)
상기 조건식 (2-8)을 만족할 때 식 (2-1)을 만족하므로, 식 (2-9)가 얻어진다. (도 14)
Figure pct00027
(2-9)
또, 제 2 실리콘 기둥(810)은 주위길이가 8nm∼100㎛까지이고, 제 3 실리콘 기둥(820)과 제 1 실리콘 기둥(830)은 주위길이가 8nm∼100㎛까지이고, 게이트 길이가 6nm∼10㎛라고 한다. 이들 모든 구조를 만족하는 식 (2-1)의 조건식은 제 2 실리콘 기둥(810)의 직경이 2.6nm이고, 콘택 저항률(ρC)이 7e-9Ωcm이고, 시트 저항(ρD)이 ρD=6.4e-3/W1(Ω/□)이고, 또한, 상기 반도체 장치의 콘택들(410, 430) 중 어느 하나에 0(V), 다른 하나에 1(V)를 인가하고, 콘택(420)에 1(V)를 인가할 때에 콘택들(410 및 430) 사이에 흐르는 전류(I)(A)를 11.4(㎂)라고 할 때, 식 (2-3)으로부터 기준 저항이 Rs=9e-8(Ω)이라고 하면 식 (2-10)이 되고,
(2-10)
식 (2-10)에 수치를 대입하면 식 (2-11)이 된다.
Figure pct00029
(2-11)
상기 조건식 (2-11)을 만족할 때 식 (2-1)을 만족하므로, 식 (2-12)가 얻어진다.
Figure pct00030
(2-12)
실시형태 3: 반도체 장치
도 15는 본 발명의 실시형태 3에 따른 반도체 장치에 있어서의 트랜지스터의 개략적인 사시도이다. 도 16은 도 15의 절단선 A-A'의 개략적인 단면도이고, 도 17은 도 14의 상면도이고, 도 18은 도 15의 절단선 B-B'의 개략적인 단면도이고, 도 19는 도 15의 절단선 C-C'의 개략적인 단면도이다. 본 실시형태에 따른 반도체 장치는, 제 1 도전형의 반도체 기판(100)에 형성된 원기둥 형상을 갖는 제 1 실리콘 기둥(830), 상기 제 1 실리콘 기둥(830) 위에 형성된 원기둥을 갖는 제 2 실리콘 기둥(810), 상기 제 2 실리콘 기둥(810) 표면의 일부를 둘러싼 제 1 절연체(310), 그 절연체(310)를 둘러싼 게이트(210), 및 상기 제 2 실리콘 기둥(810) 위에 형성된 원기둥 형상을 갖는 제 3 실리콘 기둥(820)을 구비한다.
제 2 실리콘 기둥(810)은 상기 제 2 실리콘 기둥(810)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(520), 및 이 제 2 실리콘 기둥(810)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(530)을 포함한다.
반도체 기판(100)은 상기 반도체 기판(100)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(510), 및 이 고농도 불순물 영역(510)의 일부분으로서 형성된 실리사이드 영역(제 1 실리사이드)(720)을 포함한다. 또한, 상기 반도체 기판(100)에는 소자분리(910)가 형성되어 있다.
제 3 실리콘 기둥(820)은 상기 제 3 실리콘 기둥(820)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(540)을 포함하고, 상기 고농도 불순물 영역(540)에는 실리사이드 영역(710)(제 2 실리사이드)이 형성되어 있다.
제 1 실리콘 기둥(830)은 상기 제 1 실리콘 기둥(830)의 일부분으로서 형성된 제 2 도전형의 고농도 불순물 영역(550)을 포함한다.
또한, 본 실시형태에 따른 반도체 장치는, 상기 실리사이드 영역(720) 위에 형성된 콘택(430), 상기 실리사이드 영역(710) 위에 형성된 콘택(420), 및 상기 게이트(210) 위에 형성된 콘택(410)을 구비한다.
본 실시형태에서는, 상술한 실시형태 1과 달리, 고농도 불순물 영역(540)을 포함한 제 3 실리콘 기둥(820)과 이 제 3 실리콘 기둥(820)에 형성된 실리사이드 영역(710)에 의해 형성되는 콘택 저항(R2)은 무시할 수 있는 구조라 할 때, 식 (3-1)을 만족하는 것으로 한다. 이 경우, 고농도 불순물 영역(510)을 포함한 제 1 실리콘 기둥(830)과 이 제 1 실리콘 기둥(830)에 형성된 실리사이드 영역(720)에 의해 형성되는 콘택 저항(R1)의 기생 저항을 작게 하기 위해, 기준 저항(Rs)과 콘택 저항(R1)은 식 (3-2)를 만족하는 것이 바람직하다.
Figure pct00031
(3-1)
Figure pct00032
(3-2)
Figure pct00033
(3-3)
또한, 기준 저항(Rs)은 상기 반도체 장치의 콘택 저항이 R1=0이고 콘택 저항이 R2=0이고, 콘택들(410, 430) 중 어느 하나에 0(V), 다른 하나에 V(V)를 인가하고, 콘택(420)에 V(V)를 인가할 때에 콘택들(410 및 430) 사이에 흐르는 전류(I)(A)를 기초로 식 (3-3)에 따라 구해진다.
구체적으로, 게이트(210)의 길이가 20nm이고 게이트 절연막의 막두께가 1nm이고, 실리콘 기둥의 직경이 10nm일 때, 제 1 실리콘 기둥(830)의 콘택 저항(R1), 콘택 저항(ρC), 제1 도전형의 불순물 영역의 시트 저항(ρD), 제 1 실리콘 기둥(830)의 횡단면의 주위길이(K1) 및 제 1 실리콘 기둥(830)의 높이(L1)는 식 (3-4)를 만족한다. 여기서, α는 식 (3-5)라고 한다. 또한, 제 1 실리콘 기둥(830)의 횡단면의 주위길이(K1)(cm)는 제 1 실리콘 기둥(830)의 직경(W1)(cm)과 관계식 (3-6)을 만족하는 것으로 한다.
Figure pct00034
(3-4)
Figure pct00035
(3-5)
Figure pct00036
(3-6)
식 (3-4)를 식 (3-1)에 대입하여 조건식 (3-7)을 얻는다.
Figure pct00037
(3-7)
여기서, 콘택 저항율이 ρC=6.2e-8(Ω-cm2), 시트 저항이 ρD=1.6e-3×4/W1(Ω/□), 또한, 상기 반도체 장치의 콘택들(410, 430) 중 어느 하나에 0(V), 다른 하나에 1(V)를 인가하고, 콘택(420)에 1(V)를 인가할 때에 콘택들(410 및 430) 사이에 흐르는 전류(I)(A)를 44(㎂)라고 할 때, 식 (3-3)으로부터 얻어지는 기준 저항 Rs=2.3e-8(Ω)을 식 (3-7)에 대입하면, 제 3 실리콘 기둥(820)과 제 1 실리콘 기둥(830)의 높이(L1) 및 제 3 실리콘 기둥(820)과 제 1 실리콘 기둥(830)의 횡단면의 주위길이(K1)의 관계식 (3-8)이 얻어진다.
(3-8)
상기 조건식 (3-8)을 만족할 때 식 (3-1)을 만족하므로, 식 (3-9)가 얻어진다. (도 20)
Figure pct00039
(3-9)
또, 제 2 실리콘 기둥(810)은 주위길이가 8nm∼100㎛까지이고, 제 3 실리콘 기둥(820) 및 제 1 실리콘 기둥(830)은 주위길이가 8nm∼100㎛까지이고, 게이트 길이가 6nm∼10㎛라고 한다. 이들 모든 구조를 만족하는 식 (3-1)의 조건식은 제 2 실리콘 기둥(810)의 직경이 2.6nm이고, 콘택 저항(ρC)이 7e-9(Ωcm2)이고, 시트 저항(ρD)이 ρD=1.6e-3×4/W1(Ω/□)이고, 또한, 상기 반도체 장치의 콘택들(410, 430) 중 어느 하나에 0(V), 다른 하나에 1(V)를 인가하고, 콘택(420)에 1(V)를 인가할 때에 콘택들(410 및 430) 사이에 흐르는 전류(I)(A)를 11.4(㎂)라고 할 때, 식 (3-3)으로부터 기준 저항이 Rs=9e-8(Ω)이면서 L1=L2, K1=K2라고 하면 식 (3-10)이 되고,
Figure pct00040
(3-10)
식 (3-10)에 수치를 대입하면 식 (3-11)이 된다.
Figure pct00041
(3-11)
상기 조건식 (3-11)을 만족할 때 식 (3-1)을 만족하므로, 식 (3-12)가 얻어진다.
Figure pct00042
(3-12)
또, 상술한 각 실시형태에서 실리사이드 영역(710 및 720)은 Ni 실리사이드, Pt 실리사이드, Er 실리사이드, Yb 실리사이드 또는 이들을 조합한 실리사이드로 할 수 있다.
이와 같이, 본 발명에 따르면, 반도체 기판상에 형성된 제 1 실리콘 기둥, 상기 제 1 실리콘 기둥 위에 형성된 제 2 실리콘 기둥, 상기 제 2 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 상기 제 1 절연체를 둘러싼 게이트, 상기 제 2 실리콘 기둥 위에 형성된 제 3 실리콘 기둥, 상기 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 실리사이드, 및 상기 제 3 실리콘 기둥 표면의 일부를 둘러싼 제 2 실리사이드를 구비하는 반도체 장치로서, 상기 제 1 실리사이드와 상기 제 1 실리콘 기둥에 의해 형성되는 콘택 저항, 및 상기 제 2 실리사이드와 상기 제 3 실리콘 기둥에 의해 형성되는 콘택 저항이 각각 상기 반도체 장치의 기준 저항보다 작은 것을 특징으로 하는 반도체 장치가 제공된다.
상기 구성의 반도체 장치에 따르면, SGT의 기생 저항 증가에 따른 소비전력의 증대와 동작속도의 저하를 해결하고, SGT의 고속화, 저소비전력을 실현하는 반도체 장치를 제공할 수 있다.
100, 110: 반도체 기판
210: 게이트
310: 게이트 절연막
410, 420, 430, 440: 콘택
510, 520, 530, 540: 고농도 불순물 확산층
610: 층간 절연막
710, 720: 실리사이드
810, 820: 실리콘 기둥
910: 소자분리 절연막
1010: 고저항 영역
1110: 측벽 산화막
1210: 콘택홀의 식각 정지층
1310: 소스
1410: 드레인
1610: 채널 영역
1710: 금속 배선부
1810: Al
1910: 볼록형 반도체

Claims (8)

  1. 반도체 기판상에 형성된 제 1 실리콘 기둥, 상기 제 1 실리콘 기둥 위에 형성된 제 2 실리콘 기둥, 상기 제 2 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 상기 제 1 절연체를 둘러싼 게이트, 상기 제 2 실리콘 기둥 위에 형성된 제 3 실리콘 기둥, 상기 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 실리사이드, 및 상기 제 3 실리콘 기둥 표면의 일부를 둘러싼 제 2 실리사이드를 구비하는 반도체 장치로서,
    상기 제 1 실리사이드와 상기 제 1 실리콘 기둥에 의해 형성되는 콘택 저항, 및 상기 제 2 실리사이드와 상기 제 3 실리콘 기둥에 의해 형성되는 콘택 저항이 각각 상기 반도체 장치의 기준 저항보다 작은
    반도체 장치.
  2. 반도체 기판상에 형성된 제 2 실리콘 기둥, 상기 제 2 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 상기 제 1 절연체를 둘러싼 게이트, 상기 제 2 실리콘 기둥 위에 형성된 제 3 실리콘 기둥, 및 상기 제 3 실리콘 기둥 표면의 일부를 둘러싼 제 2 실리사이드를 구비하는 반도체 장치로서,
    상기 제 2 실리사이드와 상기 제 3 실리콘 기둥에 의해 형성되는 콘택 저항이 상기 반도체 장치의 기준 저항보다 작은
    반도체 장치.
  3. 반도체 기판상에 형성된 제 1 실리콘 기둥, 상기 제 1 실리콘 기둥 위에 형성된 제 2 실리콘 기둥, 상기 제 2 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 상기 제 1 절연체를 둘러싼 게이트, 및 상기 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 실리사이드를 구비하는 반도체 장치로서,
    상기 제 1 실리사이드와 상기 제 1 실리콘 기둥에 의해 형성되는 콘택 저항이 상기 반도체 장치의 기준 저항보다 작은
    반도체 장치.
  4. 반도체 기판상에 형성된 제 1 실리콘 기둥, 상기 제 1 실리콘 기둥 위에 형성된 제 2 실리콘 기둥, 상기 제 2 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 상기 제 1 절연체를 둘러싼 게이트, 상기 제 2 실리콘 기둥 위에 형성된 제 3 실리콘 기둥, 상기 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 실리사이드, 및 상기 제 3 실리콘 기둥 표면의 일부를 둘러싼 제 2 실리사이드를 구비하며,
    상기 제 1 실리콘 기둥의 직경(W1)(cm)과 높이(L1)(cm) 및 상기 제 3 실리콘 기둥의 직경(W2)(cm)과 높이(L2)(cm)의 관계가
    Figure pct00043
    및
    Figure pct00044

    을 만족하는
    반도체 장치.
  5. 반도체 기판상에 형성된 제 2 실리콘 기둥, 상기 제 2 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 상기 제 1 절연체를 둘러싼 게이트, 상기 제 2 실리콘 기둥 위에 형성된 제 3 실리콘 기둥, 및 상기 제 3 실리콘 기둥 표면의 일부를 둘러싼 제 2 실리사이드를 구비하며,
    상기 제 3 실리콘 기둥의 직경(W2)(cm)과 높이(L2)(cm)의 관계가
    Figure pct00045

    을 만족하는
    반도체 장치.
  6. 반도체 기판상에 형성된 제 1 실리콘 기둥, 상기 제 1 실리콘 기둥 위에 형성된 제 2 실리콘 기둥, 상기 제 2 실리콘 기둥 표면의 일부를 둘러싼 제 1 절연체, 상기 제 1 절연체를 둘러싼 게이트, 및 상기 제 1 실리콘 기둥 표면의 일부를 둘러싼 제 1 실리사이드를 구비하며,
    상기 제 1 실리콘 기둥의 직경(W1)(cm)과 높이(L1)(cm)의 관계가
    Figure pct00046

    을 만족하는
    반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 실리사이드 및 상기 제 2 실리사이드는 Ni 실리사이드, Pt 실리사이드, Er 실리사이드, Yb 실리사이드 또는 이들을 조합한 실리사이드인
    반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 실리콘 기둥 및 상기 제 3 실리콘 기둥은 고농도 불순물 영역을 포함하는
    반도체 장치.
KR1020107014590A 2007-12-12 2007-12-12 반도체 장치 KR101128244B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/073935 WO2009075031A1 (ja) 2007-12-12 2007-12-12 半導体装置

Publications (2)

Publication Number Publication Date
KR20100093582A true KR20100093582A (ko) 2010-08-25
KR101128244B1 KR101128244B1 (ko) 2012-03-23

Family

ID=40755288

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107014590A KR101128244B1 (ko) 2007-12-12 2007-12-12 반도체 장치

Country Status (5)

Country Link
EP (1) EP2221858A4 (ko)
JP (1) JPWO2009075031A1 (ko)
KR (1) KR101128244B1 (ko)
CN (1) CN101897008B (ko)
WO (1) WO2009075031A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5973665B2 (ja) 2013-06-13 2016-08-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置とその製造方法
WO2017104066A1 (ja) 2015-12-18 2017-06-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置及びその製造方法
CN117015232A (zh) * 2022-04-26 2023-11-07 长鑫存储技术有限公司 半导体结构及其制备方法、半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01232755A (ja) * 1988-03-11 1989-09-18 Fujitsu Ltd 半導体装置及びその製造方法
JP2804539B2 (ja) * 1989-09-28 1998-09-30 沖電気工業株式会社 半導体装置およびその製造方法
JPH06310730A (ja) * 1993-04-21 1994-11-04 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH08227997A (ja) * 1995-02-20 1996-09-03 Hitachi Ltd 半導体装置とその製造方法
DE19711482C2 (de) * 1997-03-19 1999-01-07 Siemens Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors
JP4078721B2 (ja) * 1998-08-24 2008-04-23 ソニー株式会社 半導体装置とその製造方法
JP2003101012A (ja) * 2001-09-25 2003-04-04 Sony Corp 半導体装置およびその製造方法
US7378702B2 (en) * 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
JP2006261421A (ja) * 2005-03-17 2006-09-28 Toshiba Corp 半導体装置
JP5017795B2 (ja) * 2005-04-13 2012-09-05 日本電気株式会社 電界効果トランジスタの製造方法
JP2007123415A (ja) 2005-10-26 2007-05-17 Sharp Corp 半導体装置およびその製造方法
CN101939828B (zh) * 2007-12-05 2012-10-24 新加坡优尼山帝斯电子私人有限公司 半导体器件

Also Published As

Publication number Publication date
KR101128244B1 (ko) 2012-03-23
WO2009075031A1 (ja) 2009-06-18
EP2221858A4 (en) 2012-10-17
EP2221858A1 (en) 2010-08-25
CN101897008A (zh) 2010-11-24
JPWO2009075031A1 (ja) 2011-04-28
CN101897008B (zh) 2012-03-28

Similar Documents

Publication Publication Date Title
US11444031B2 (en) Semiconductor device with transistor local interconnects
US8581348B2 (en) Semiconductor device with transistor local interconnects
JP4530098B1 (ja) 半導体装置
US8482059B2 (en) Semiconductor structure and manufacturing method for the same
US20100187601A1 (en) Semiconductor device
JP2008211215A (ja) マルチフィンガートランジスタ
CN110832642A (zh) 用于中段制程的布局技术
KR101128244B1 (ko) 반도체 장치
US8211766B2 (en) Method of fabricating a trench power MOS transistor
US8941186B2 (en) Semiconductor device having vertical type transistor
US9018638B2 (en) MOSFET device
KR20140013051A (ko) 반도체 장치
US20090289307A1 (en) Semiconductor device
JP5676807B1 (ja) 半導体装置
TWI705565B (zh) 半導體元件
WO2017077578A1 (ja) 半導体装置
US10312379B2 (en) High voltage device
JP6250210B2 (ja) 半導体装置
JP6129387B2 (ja) 半導体装置
JP6082489B2 (ja) 半導体装置
JP6527835B2 (ja) 半導体装置
JP5980288B2 (ja) 半導体装置
JP2007208058A (ja) 半導体装置及びその製造方法
JP2001085681A (ja) パワーｍｏｓトランジスタ
JP2011029564A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee