KR20100093354A - 저항 메모리 소자의 제조 방법 - Google Patents

저항 메모리 소자의 제조 방법 Download PDF

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이한신
백인규
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Abstract

식각 공정없이 물리적 및 화학적으로 안정화된 저항 산화막을 포함하는 저항 메모리 소자의 제조 방법이 제공된다. 저항 메모리 소자의 제조 방법으로는, 제1 전극을 형성한다. 유기금속 전구체를 이용한 증착공정을 수행하여 제1 전극과 면접하는 제2 전극을 형성한다. 제2 전극이 형성된 결과물을 산소 또는 질소 가스가 제공되는 분위기에서 열처리하여 제2 전극을 통해 산소를 제1 전극의 표면으로 확산시킴으로서 제2 전극과 면접하는 제1 전극의 상부표면을 저항 산화막으로 변환시킨다. 제2 전극 형성 후 열처리하여 저항 산화막을 형성시킴으로써, 종래의 제2 전극의 형성시 식각에 의해 발생되던 보이드나 누설 전류의 문제없이 안정화된 저항 산화막이 형성되므로 고속 동작되면서, 고용량의 저항 메모리 소자가 제조될 수 있다.

Description

저항 메모리 소자의 제조 방법{Method of manufacturing a resistance random access memory}
본 발명은 저항 메모리 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 전기적 펄스에 따라 저항이 변화하는 가변 저항 물질을 이용한 저항 산화막을 포함하는 저항 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 메모리 소자는 디램(dynamic random access memory, DRAM)과 같은 휘발성 메모리 소자와 플래시 메모리(flash memory)와 같은 불휘발성 메모리 소자로 구분된다. 그 중에서, 고집적화가 가능하고, 동작 속도가 빠른 불휘발성 메모리에 대한 개발이 활발하게 수행되고 있다. 이때, 개발되는 불휘발성 메모리로는 상기 플래쉬 메모리 이외에, 강유전 메모리(Ferroelectric RAM, FRAM), 강자성 메모리(Magnetic RAM, MRAM), 상전이 메모리(Phase-change RAM, PRAM) 및 저항 메모리(Resistance RAM, RRAM) 등이 있다.
특히, 저항 메모리(RRAM) 소자는 저항 산화막의 전계 인가시 저항 변화를 이용하여 데이터를 저장하는 비휘발성 메모리 소자로써, 기존의 전하 저항과 관련된 디램 및 플래시 메모리 소자에 비해 저전력, 고속 동작 및 고집적화가 가능하다. 상기와 같은 저항 메모리(RRAM) 소자의 저항 산화막은 상부 금속 전극/산화막/하부 금속 전극의 구조에서 고속 펄스(pulse)의 응답속도 및 고온에서 안정된 리텐션(retention) 특성을 지닌다.
그러나, 종래의 저항 메모리(RRAM) 소자에서는 산화막 상에 상부 금속 전극을 형성하는 과정에서 식각 공정에 의해 셀 주위에 보이드가 발생되고 있다. 또한, 상기 산화막 주위에 고분자성 물질이 잔류되어 후속 열처리 공정에 의해 보이드를 발생시키거나, 상기 고분자성 물질이 누설 전류를 유발하여 전기적 특성을 저하시키는 문제가 발생된다. 이로 인해, 보이드 또는 누설 전류의 발생 없이 기가급 이상의 고용량의 저항 메모리 소자를 구현하는 것이 용이하지 않다. 따라서, 식각 공정없이 물리적 및 화학적으로 안정화된 저항 산화막을 형성하여, 고속 펄스 응답속도, 우수한 내구성 및 데이터 보유 특성을 가지는 저항 메모리 소자가 요구되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 물리적 및 화학적으로 안정화된 저항 산화막을 형성하여 고집적, 고용량의 저항 메모리 소자를 제조하는 방법을 제공하는데 있다.
상술한 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 저항 메모리 소자의 제조 방법에서, 제1 전극을 형성한다. 유기금속 전구체를 이용한 증착 공정 을 수행하여 상기 제1 전극과 면접하는 제2 전극을 형성한다. 상기 제2 전극이 형성된 결과물을 산소 또는 질소 가스가 제공되는 분위기에서 열처리하여 상기 제2 전극을 통해 산소를 상기 제1 전극의 표면으로 확산시킴으로서 상기 제2 전극과 면접하는 상기 제1 전극의 상부 표면을 저항 산화막으로 변환시킨다.
본 발명의 일 실시예에 있어서, 상기 열처리 공정은 400℃ 내지 600℃의 온도로 가열시켜 수행될 수 있으며, 10분 내지 300분 동안 수행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 Ti, TiN, W, Ta, Al, Zr, Hf, Ni, Cu, Co, Fe, V, Y, Mo, 란탄족 금속 등을 포함하여 형성될 수 있다. 상기 제2 전극은 Pu, Pt, Ir 등을 포함하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 수소 가스가 제공되는 분위기에서 열처리하는 공정을 더 수행할 수 있다. 상기 추가 열처리 공정은 400℃ 내지 600℃의 온도로 가열시키면서 10분 내지 300분 동안 수행할 수 있다.
상술한 일 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 저항 메모리 소자의 제조 방법에서, 절연막 패턴의 개구 내에 제1 전극을 형성한다. 유기금속 전구체를 이용한 증착 공정을 수행하여 상기 제1 전극 및 절연막 패턴과 면접하는 제2 전극을 형성한다. 상기 제2 전극이 형성된 결과물을 산소 또는 질소 가스가 제공되는 분위기에서 열처리하여 상기 제2 전극을 통해 산소를 상기 제1 전극의 표면으로 확산시킴으로서 상기 제2 전극과 면접하는 상기 제1 전극의 상부 표면을 저항 산화막으로 변환시킨다.
상기와 같은 본 발명의 저항 메모리 소자의 제조 방법에 따르면, 제2 전극을 형성한 다음 열처리 공정을 수행하여 산소가 제2 전극을 통해 제1 전극의 상부 표면으로 확산시켜 저항 산화막을 형성시킴으로써, 종래의 제2 전극의 형성시 수행된 식각 공정 및 열처리 공정에 의해 보이드 또는 누설 전류가 발생되었던 문제없이 저항 메모리 소자가 제조될 수 있다. 따라서, 상기 열처리에 의해 안정화되게 형성된 저항 산화막을 포함하는 저항 메모리 소자는 고온에서 안정된 리텐션 특성을 가질 수 있다. 또한, 안정화된 구조를 가지므로 고속 펄스 응답속도 및 우수한 내구성을 가질 수 있어 고용량의 메모리 셀을 갖는 저항 메모리 소자를 구현할 수 있다.
이하, 본 발명의 실시예들에 따른 저항 메모리 소자의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1 내지 도 4는 본 발명의 실시예 1에 따른 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(도시되지 않음) 상에 형성된 하부 절연막(10) 내부에 제1 전극(12)을 형성한다. 제1 전극(12)은 상기 기판 상에 형성된 트랜지스터와 이웃한 콘택 구조물에 연결되도록 형성된다. 여기서, 상기 콘택 구조물은 소스/드레인에 해당되는 콘택 영역, 콘택 플러그 및 도전 패턴 등을 포함할 수 있다. 하부 절연막(10)은 상기 기판 상에 산화물을 화학기상 증착법(chemical vapor deposition; CVD)으로 증착하여 형성할 수 있다. 제1 전극(12)은 금속 물질로 이루어질 수 있다. 제1 전극(12)은 제1 전극(12)이 형성될 부위에 트렌치를 갖는 하부 절연막(10) 상에 상기 트렌치를 채우도록 상기 금속 물질을 증착한 다음 평탄화시켜 형성할 수 있다. 예를 들어, 상기 금속 물질은 물리기상 증착법(physical vapor deposition; PVD), 화학기상 증착법(CVD) 또는 원자층 적층법(atomic layer deposition; ALD)을 이용하여 증착될 수 있다. 제1 전극(12)을 형성한 후, 제1 전 극(12)의 표면에 질소를 도핑하는 공정이 더 수행될 수 있다. 제1 전극(12)으로 사용될 수 있는 물질의 예로는, Ti, TiN, W, Ta, Al, Zr, Hf, Ni, Cu, Co, Fe, V, Y, Mo, 란탄족 금속 등을 들 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(12)은 Ti을 물리기상 증착법(PVD)으로 증착시켜 형성한다.
도 2를 참조하면, 제1 전극(12) 상에 제2 전극(14)을 형성한다. 제2 전극(14)은 제1 전극(12) 및 하부 절연막(10) 상에 유기금속 전구체를 이용한 증착공정을 수행하여 금속막(도시되지 않음)을 형성한 다음 상기 금속막을 패터닝하여 형성시킨다. 제2 전극(14)은 Ru, Pt, Ir 등과 같은 금속계 유기금속 전구체가 사용될 수 있다. 특히, 제2 전극(14)은 산소원자와 반응하지 않는 금속을 사용하여 형성된다. 제2 전극(14)은 유기금속 전구체와 프리커서를 동시에 주입하는 화학기상 증착법(CVD) 또는 단계적으로 주입하면서 퍼지시키는 원자층 적층법(ALD)을 통해 형성된다. 여기서, 프리커서로서 산소(O2) 가스가 사용된다. 따라서, 제2 전극(14)의 내부에는 산소 원자가 포함되어 있다.
본 발명의 일 실시예에 있어서, 제2 전극(14)은 유기금속 전구체와 산소 가스를 프리커서로 주입하는 화학기상 증착법으로 금속막을 형성한다. 이어서, 상기 금속막 상에 제2 전극(14)으로 패터닝하기 위한 질화물이나 포토레지스트로 이루어지는 마스크를 형성한다. 이어서, 제1 전극(12) 및 하부 절연막(10) 상에 제1 전극(12)과 면접하도록, 상기 마스크를 이용하여 상기 금속막의 일부를 제거시켜 형성한다. 제2 전극(14)을 형성한 후, 제2 전극(14)의 표면에 질소를 도핑하는 공정 을 더 수행할 수도 있다.
도 3을 참조하면, 상기 결과물을 산소(O2) 또는 질소(N2) 가스가 제공되는 분위기에서 열처리하여, 제2 전극(14)과 면접하는 제1 전극(12)의 상부 표면을 산화시켜 저항 산화막(16)으로 변환시킨다. 즉, 상기 열처리 공정에 의해, 제2 전극(14) 내부에 포함된 산소 원자(O)를 제2 전극(14)으로부터 하부의 제1 전극(12)의 표면으로 내부 확산(in-diffusion)시킴으로서 제1 전극(12)의 금속과 상기 산소 원자(O)를 반응시켜 산화막으로 형성시킨다. 예를 들면, 저항 산화막(16)은 TiO2, WO3, TaO2, Al2O3, ZrO2, HfO2, NiO, CuO, Fe2O3, VO, YO, MoO3, 란탄족 금속의 산화물 등으로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 저항 산화막(16)의 형성을 위한 열처리 공정은 산소(O2) 또는 질소(N2) 가스를 제공하면서 400℃ 내지 600℃의 온도로 가열시켜 수행할 수 있다. 이때, 상기 열처리 공정은 10분 내지 300분 동안 수행할 수 있다.
이어서, 저항 산화막(16)을 형성시킨 후에, 수소 가스(H2)가 제공되는 분위기 하에서 열처리 공정을 수행할 수 있다.
본 발명의 일 실시예에 있어서, 저항 산화막(16)을 형성시킨 후 수행된 열처리 공정은 400℃ 내지 600℃의 온도로 가열시키면서 10분 내지 300분 동안 수행할 수 있다. 상기 열처리 공정에 의해, 저항 산화막(16) 내 산소와 금속의 원소 조성비를 원하는 저항치에 따라 임의로 조절할 수 있다. 따라서, 원하는 저항 변화를 갖는 저항 메모리 소자의 저항 산화막(16)을 완성할 수 있다.
도 4를 참조하면, 하부 절연막(10) 상에 제2 전극(14)을 덮는 상부 절연막(18)을 형성한다. 이어서, 상부 절연막(18)을 관통하여 상기 제2 전극(14)과 전기적으로 연결되는 콘택 플러그(20)를 형성한다. 다음에, 상기 콘택 플러그(20) 및 상부 절연막(18) 상에 도전 패턴(22)을 형성한다. 도전 패턴(22)은 제1 전극(12)과 수직한 방향으로 연장됨으로서, 워드 라인의 기능을 한다.
상기와 같이, 먼저 제1 전극(12) 및 제2 전극(14)을 형성한 다음 산소 또는 질소를 포함하는 가스 분위기하에서 열처리하여 제1 전극(12)과 제2 전극(14) 사이에 저항 산화막(16)을 형성시킴으로써, 종래의 제2 전극을 형성하는 동안 식각 공정의 수행에 의해 발생되었던 보이드 또는 누설 전류 문제를 차단시킬 수 있다. 따라서, 내부에 보이드 또는 누설 전류의 발생 문제없이 안정화된 저항 산화막을 포함하는 저항 메모리 소자가 제조될 수 있다.
도 5는 도 3에 도시된 저항 메모리 소자들을 단위 셀로 하는 저항 메모리 소자의 사시도이다.
도 5에 도시된 저항 메모리 소자는 각 단위 셀에 포함되는 제1 전극(12), 저항 산화막(16) 및 제2 전극(14)이 도 1 내지 도 3을 참조로 설명한 저항 메모리 소자와 동일한 물질 및 적층 구조로 이루어진다.
도 5를 참조하면, 제1 전극(12)은 제1 방향으로 연장되는 라인 형상을 갖는다. 제2 전극(14)은 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 방향은 상기 제1 방향과 수직한 방향이다. 따라서, 상기 제1 및 제2 전극(12, 14)은 수직 교차하도록 배치된다.
제1 및 제2 전극(12, 14)이 교차하는 지점에만 저항 산화막(16)이 구비된다. 그러므로, 제1 및 제2 전극(12, 14)이 교차하는 지점에서 저항 메모리 소자의 단위 셀이 구현된다. 이때, 제1 전극(12)들은 비트 라인(B/L)으로 사용되고, 제2 전극(14)들은 워드 라인(W/L)으로 사용된다.
여기서, 저항 산화막(16)은 제2 전극의 형성 후 열처리 공정에 의해 제1 및 제2 전극(12, 14)이 교차하는 지점에만 형성되었으므로, 제2 전극의 형성에서 발생될 수 있는 보이드 형성이나 잔류성 고분자의 발생에 따른 전기적 특성 저하가 감소된다. 이로써, 전기적 특성 저하 없는 저항 산화막의 형성에 의해, 고집적화되고, 고용량을 갖는 저항 메모리 소자를 구현할 수 있다.
실시예 2
도 6 내지 도 9는 본 발명의 실시예 2에 따른 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 기판(도시되지 않음)의 액티브 영역 상에 형성된 MOS 트랜지스터(도시되지 않음)를 덮는 제1 층간 절연막(120)을 형성한다. 상기 MOS 트랜지스터는 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물 및 상기 게이트 구조물의 양측의 기판 표면에 불순물을 이온주입하여 형성한 소스/드레인을 포함한다.
제1 층간 절연막(120)은 상기 기판 상에 화학기상 증착법으로 실리콘 산화물을 증착시켜 형성할 수 있다. 이때, 상기 제1 층간 절연막(120)의 내부에는 상기 소스/드레인에 콘택되는 콘택 플러그, 도전 패턴과 같은 콘택 구조물(22)이 형성되어 있다. 콘택 구조물(122)은 제1 층간 절연막(120) 내부에 상기 소스/드레인을 노출시키는 개구부를 형성하고, 상기 개구부를 매립하면서 제1 층간 절연막(120) 상에 도전막을 형성한 다음, 제1 층간 절연막(120)이 노출되도록 상기 도전막의 일부를 제거시켜 형성할 수 있다. 또한, 콘택 구조물(122)은 제1 층간 절연막(120) 상에 도전막의 증착 및 제거 공정을 여러 차례 반복 수행하여 형성할 수도 있다.
이어서, 제1 층간 절연막(120) 및 콘택 구조물(122) 상에 제2 층간 절연막(124)을 형성한다. 제2 층간 절연막(124)은 화학기상 증착법으로 실리콘 산화물을 증착시켜 형성할 수 있다.
제2 층간 절연막(124) 상에 다수의 저항소자를 갖는 제1 전극을 형성하기 위한 제1 금속막(도시되지 않음)을 형성한다. 제1 금속막은 물리기상 증착법(PVD) 또는 화학기상 증착법(CVD)을 통해 형성할 수 있다. 상기 제1 금속막을 형성한 후, 상기 제1 금속막을 패터닝하여 제1 금속 패턴(126)을 형성한다. 제1 금속 패턴(126)으로 사용될 수 있는 물질의 예로는, Ti, TiN, W, Ta, Al, Zr, Hf, Ni, Cu, Co, Fe, V, Y, Mo, 란탄족 금속 등을 들 수 있다. 본 실시예에서, 제1 금속 패턴(126)은 Ir을 물리기상 증착법(CVD)으로 증착시켜 제1 금속막을 형성한 후, 상기 제1 금속막을 패터닝함으로써, 콘택 구조물(122)의 상부에 이격되는 위치에 제1 금속 패턴(126)들을 형성한다.
도 7을 참조하면, 제2 층간 절연막(124) 상에 제1 금속 패턴(126)들을 덮는 제3 층간 절연막(128)을 형성한다. 제3 층간 절연막(128)은 화학기상 증착법(CVD)으로 실리콘 산화물을 증착시켜 형성할 수 있다.
제3 층간 절연막(128) 상에 제1 금속 패턴(126)과 함께 제1 전극을 형성하기 위한 제2 금속막(도시되지 않음)을 형성한다. 상기 제2 금속막은 물리기상 증착법(PVD) 또는 화학기상 증착법(CVD)을 통해 형성할 수 있다. 상기 제2 금속막을 형성한 후, 상기 제2 금속막을 패터닝하여 제2 금속 패턴(130)을 형성한다. 제2 금속 패턴(130)으로 사용될 수 있는 물질의 예로는, Ti, TiN, W, Ta, Al, Zr, Hf, Ni, Cu, Co, Fe, V, Y, Mo, 란탄족 금속 등을 들 수 있다. 본 발명의 일 실시예에 있어서, 제1 및 제2 금속 패턴(126, 130)은 서로 동일한 위치에서 적층되게 형성한다. 제1 및 제2 금속 패턴(126, 130)은 후속 공정을 통해, 제2, 제3 및 제4 층간 절연막(124, 128, 134)이 관통되면서 형성되는 제2 전극(136)과 연결되어 제1 전극(132)으로서 작용하게 된다.
제3 층간 절연막(128) 상에 제2 금속 패턴(130)을 덮는 제4 층간 절연막(134)을 형성한다. 제4 층간 절연막(134)은 화학기상 증착법으로 실리콘 산화물을 증착시켜 형성할 수 있다.
다른 실시예에 있어서는, 제4 층간 절연막(134) 상에 금속 패턴의 형성 및 금속 패턴을 덮는 층간 절연막의 형성 공정을 추가적으로 반복 수행하여 다수의 저항 소자를 갖는 제1 전극을 형성할 수 있다.
도 8을 참조하면, 제4, 제3 및 제2 층간 절연막(134, 128, 124)을 관통하도 록 식각하여 콘택 구조물(122)을 노출시키는 콘택 플러그(도시되지 않음)를 형성한다. 상기 콘택 플러그는 상기 식각에 의해 식각된 제4, 제3 및 제2 층간 절연막(134a, 128a, 124a)을 관통하면서, 제1 및 제2 금속 패턴(126, 130)들 사이에서, 제1 및 제2 금속 패턴(126, 130)의 측벽을 노출시키도록 형성된다.
상기 콘택 플러그를 채우면서, 유기금속 전구체를 이용한 증착 공정을 수행하여 제2 전극(136)을 형성한다. 제2 전극(136)은 Ru, Pt, Ir 등과 같은 금속계 유기금속 전구체가 사용될 수 있다. 특히, 제2 전극(136)은 산소원자와 반응하지 않는 금속을 사용하여 형성된다. 제2 전극(136)은 유기금속 전구체와 프리커서를 동시에 주입하는 화학기상 증착법(CVD) 또는 단계적으로 주입하면서 퍼지시키는 원자층 적층법(ALD)을 통해 형성된다. 여기서, 프리커서로서 산소 가스가 사용된다. 따라서, 제2 전극(136)의 내부에는 산소 원자가 포함되어 있다.
본 발명의 일 실시예에 있어서, 제2 전극(136)은 상기 콘택 플러그를 매립하도록 Ir계 유기금속 전구체와 산소 가스를 프리커서로 주입하는 화학기상 증착법으로 Ir막을 형성한 다음 제4 층간 절연막(134)이 노출되도록 상기 Ir막을 평탄화하여 형성한다. 제2 전극(136)을 형성한 후, 제2 전극(136)의 표면에 질소를 도핑하는 공정이 더 수행될 수 있다.
도 9를 참조하면, 상기 결과물에 산소(O2) 또는 질소(N2) 가스가 제공되는 분위기에서 열처리하여, 제2 전극(136)과 면접하는 제1 전극(132)의 측면을 저항 산화막(138)으로 변환시킨다. 즉, 상기 열처리 공정에 의해, 제2 전극(136)의 내부 에 포함된 산소 원자(O)가 제2 전극(136)을 통해 측면과 콘택된 제1 전극(132)의 표면으로 내부 확산(in-diffusion)됨으로서 제1 전극(132)의 금속과 산소 원자(O)가 반응하여 산화막이 형성된다. 저항 산화막(138)은 TiO2, WO3, TaO2, Al2O3, ZrO2, HfO2, NiO, CuO, Fe2O3, VO, YO, MoO3, 란탄족 금속의 산화물 등으로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 저항 산화막(138)의 형성을 위한 열처리 공정은 산소(O2) 또는 질소(N2) 가스를 제공하면서 내부를 400℃ 내지 600℃의 온도로 가열시켜 수행할 수 있다. 이때, 상기 열처리 공정은 10분 내지 300분 동안 수행할 수 있다.
이어서, 저항 산화막(138)을 형성시킨 후에, 수소(H2) 가스가 제공되는 분위기에서 열처리 공정을 수행할 수 있다.
본 발명의 일 실시예에 있어서, 저항 산화막(138)의 형성 후 수행되는 열처리 공정은 400℃ 내지 600℃의 온도로 가열시키면서 10분 내지 300분 동안 수행할 수 있다. 상기 열처리 공정에 의해, 저항 산화막(138) 내부의 금속과 산소와의 조성비를 원하는 저항값에 따라 임의로 조절할 수 있다. 따라서, 원하는 저항 변화를 갖는 저항 메모리 소자를 이루는 저항 산화막(138)이 완성될 수 있다.
이어서, 제2 전극(136)을 덮는 제5 층간 절연막(도시되지 않음)을 형성한 다음에, 상기 제5 층간 절연막을 관통하면서, 상기 제2 전극과 전기적으로 연결되는 도전 패턴(도시되지 않음)을 형성한다. 이에 따라, 상기 도전 패턴과 연결되며, 다 수의 저항 소자를 갖는 제1 전극(132), 저항 산화막(138) 및 제2 전극(136)을 갖는 저항 메모리 소자가 형성될 수 있다.
상기와 같이, 먼저 제1 및 제2 금속 패턴을 포함하는 제1 전극(132) 및 제2 전극(136)을 형성한 다음 산소 또는 질소 가스가 제공되는 분위기하에서 열처리하여 제2 전극(136)과 면접하는 제1 전극(132)의 표면에 저항 산화막(138)을 형성시킴으로써, 종래의 제2 전극을 형성하는 동안 식각 공정의 수행에 의해 발생되었던 보이드 또는 누설 전류 문제가 차단될 수 있다. 이에 따라, 내부에 보이드 또는 누설 전류의 발생 문제없이 안정화된 저항 산화막을 포함하여 고용량의 우수한 내구성을 갖는 저항 메모리 소자가 제조될 수 있다.
도 10은 도 9에 도시된 저항 메모리 소자들을 단위 셀로 하는 저항 메모리 소자의 사시도이다.
도 10에 도시된 저항 메모리 소자는 각 단위 셀에 포함되는 제1 전극(132), 저항 산화막(138) 및 제2 전극(136)이 도 6 내지 도 9를 참조로 설명한 저항 메모리 소자와 동일한 물질 및 적층 구조로 이루어진다.
도 10을 참조하면, 제1 전극(132)은 수직하게 적층된 제1 금속 패턴(126) 및 제2 금속 패턴(130)을 포함하며, 제1 방향으로 연장되는 라인 형상을 갖는다. 제2 전극(136)은 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 방향은 상기 제1 방향과 수직한 방향이다. 따라서, 제1 및 제2 전극(132, 136)은 수직 교차하도록 배치된다. 그리고, 제2 전극(136)은 고립된 형상을 갖는다.
제1 및 제2 전극(132, 136)이 교차하는 지점에만 저항 산화막(138)이 구비된다. 그러므로, 제1 및 제2 전극(132, 136)이 교차하는 지점에서 저항 메모리 소자의 단위 셀이 구현된다. 여기서, 제1 전극(132)들은 비트 라인(B/L)으로 사용되고, 제2 전극(136)들은 워드 라인(W/L)으로 사용된다.
상기와 같이, 저항 산화막(138)은 제2 전극(136)의 형성 후 열처리 공정에 의해 제1 및 제2 전극(132, 136)이 교차하는 지점에만 형성되었으므로, 제2 전극의 형성에서 발생될 수 있는 보이드 형성이나 잔류성 고분자의 발생에 따른 전기적 특성 저하가 감소된다. 이로써, 전기적 특성 저하 없는 저항 산화막의 형성에 의해, 고집적화되고, 고용량을 갖는 저항 메모리 소자를 구현할 수 있다.
본 발명에 따르면, 제2 전극을 형성한 다음 열처리 공정을 수행하여 산소가 제2 전극을 통해 제1 전극의 상부 표면으로 확산시켜 저항 산화막을 형성시킴으로써, 종래의 제2 전극의 형성시 수행된 식각 공정 및 열처리 공정에 의해 보이드 또는 누설 전류가 발생되었던 문제없이 저항 메모리 소자가 제조될 수 있다. 따라서, 상기 열처리에 의해 안정화되게 형성된 저항 산화막을 포함하는 저항 메모리 소자는 고온에서 안정된 리텐션 특성을 가질 수 있다. 또한, 안정화된 구조를 가지므로 고속 펄스 응답속도 및 우수한 내구성을 가질 수 있어 고용량의 메모리 셀을 갖는 저항 메모리 소자를 구현할 수 있다.
상술한 바에 있어서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발 명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 4는 본 발명의 실시예 1에 따른 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 도 3에 도시된 저항 메모리 소자들을 단위 셀로 하는 저항 메모리 소자의 사시도이다.
도 6 내지 도 9는 본 발명의 실시예 2에 따른 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 도 9에 도시된 저항 메모리 소자들을 단위 셀로 하는 저항 메모리 소자의 사시도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 하부 절연막 12 : 제1 전극
14 : 제2 전극 16 : 저항 산화막
18 : 상부 절연막 20 : 콘택 플러그
22 : 도전 패턴

Claims (8)

  1. 제1 전극을 형성하는 단계;
    유기금속 전구체를 이용한 증착 공정을 수행하여 상기 제1 전극과 면접하는 제2 전극을 형성하는 단계; 및
    상기 제2 전극이 형성된 결과물을 산소 또는 질소 가스가 제공되는 분위기에서 열처리하여 상기 제2 전극을 통해 산소를 상기 제1 전극의 표면으로 확산시킴으로서 상기 제2 전극과 면접하는 제1 전극의 상부 표면을 저항 산화막으로 변환시키는 단계를 포함하는 저항 메모리 소자의 제조 방법.
  2. 제1항에 있어서, 상기 열처리 공정은 400℃ 내지 600℃의 온도로 가열시켜 수행되는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  3. 제1항에 있어서, 상기 열처리 공정은 10분 내지 300분 동안 수행되는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  4. 제1항에 있어서, 상기 제1 전극은 Ti, TiN, W, Ta, Al, Zr, Hf, Ni, Cu, Co, Fe, V, Y, Mo 및 란탄족 금속으로 이루어진 군에서 선택된 어느 하나를 포함하여 형성되는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  5. 제1항에 있어서, 상기 제2 전극은 Pu, Pt 및 Ir로 이루어진 군에서 선택된 어느 하나를 포함하여 형성되는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  6. 제1항에 있어서, 수소 가스가 제공되는 분위기에서 열처리하는 공정을 더 포함하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  7. 제6항에 있어서, 상기 열처리 공정은 400℃ 내지 600℃의 온도로 가열시키면서 10분 내지 300분 동안 수행되는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.
  8. 절연막 패턴의 개구 내에 제1 전극을 형성하는 단계;
    유기금속 전구체를 이용한 증착 공정을 수행하여 상기 제1 전극 및 절연막 패턴과 면접하는 제2 전극을 형성하는 단계; 및
    상기 제2 전극이 형성된 결과물을 산소 또는 질소 가스가 제공되는 분위기에서 열처리하여 상기 제2 전극을 통해 산소를 상기 제1 전극의 표면으로 확산시킴으로서 상기 제2 전극과 면접하는 제1 전극의 상부표면을 저항 산화막으로 변환시키는 단계를 포함하는 저항 메모리 소자의 제조 방법.
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