KR20100081561A - 가변저항 기억 소자 및 그 제조방법 - Google Patents
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Abstract
가변저항 기억 소자 및 그 제조방법을 제공한다. 하부 전극 상에 식각 저지막을 형성하고, 상기 식각 저지막 상에 몰딩막을 형성하고, 상기 식각 저지막 및 상기 몰딩막을 리세스하여 제 1 폭을 갖는 하부와 제 2 폭을 갖는 상부를 포함한 리세스 영역을 형성하고, 상기 리세스 영역 내에 가변저항막을 형성하는 것을 포함한다.
가변저항 기억 소자, 상변화 물질막, 애스펙트 비, 리셋 전류
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 가변저항 기억 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들 이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
이러한 가변 저항 메모리 장치들 중, 상변화 물질(phase-change material)을 이용하는 상변화 메모리 장치(PRAM)는 빠른 동작 속도를 가지며, 고집적화에 유리한 구조를 가진다.
상기 상변화 메모리 장치는 데이타를 저장하는 요소로서 상변화 물질을 사용하고 있다. 상기 상변화 물질은 비저항이 서로 다른 2개의 안정된 상태(즉, 비정질 상태 및 결정 상태)를 갖는다. 이 상태들 사이의 전환은 가역적으로 발생할 수 있기 때문에, 상기 상변화 물질은 비정질 상태에서 결정질 상태로 전환될 수 있고 이후 다시 이전 상태인 비정질 상태로 전환될 수 있다. 또는 그 반대로 결정질 상태에서 비정질 상태로 전환된 후 다시 이전 상태인 결정질 상태로 전환될 수 있다. 비정질 상태의 상기 상변화 물질의 비저항은 결정 상태의 상변화 물질의 비저항에 비하여 높다. 이러한 상기 상변화 물질의 상태에 따른 비저항의 차이를 이용하여 상변화 기억 셀에 데이터를 저장하고 상기 상변화 기억 셀에 저장된 데이터를 판독할 수 있다.
본 발명이 해결하고자 하는 과제는, 상변화 물질막의 균일한 형성을 위한 구조 및 형성방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 상변화 물질막과 하부 전극 사이의 접촉 면적을 줄이는 구조 및 형성방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 가변저항 기억 소자를 제공한다. 이 가변저항 기억 소자는 하부 전극 상의 식각 저지막, 상기 식각 저지막 상의 몰딩막, 상기 몰딩막 및 상기 식각 저지막을 관통하여 상기 하부 전극과 접촉하는 가변저항막, 및 상기 가변저항막 상의 상부 전극을 포함하고, 상기 몰딩막을 관통하는 상기 가변저항막의 폭은 상기 식각 저지막을 관통하는 상기 가변저항막의 폭에 비해 넓다.
상술한 기술적 과제들을 해결하기 위한 가변저항 기억 소자의 제조방법을 제공한다. 이 방법은 하부 전극 상에 식각 저지막을 형성하는 것, 상기 식각 저지막 상에 몰딩막을 형성하는 것, 상기 식각 저지막 및 상기 몰딩막을 리세스하여 제 1 폭을 갖는 하부와 제 2 폭을 갖는 상부를 포함한 리세스 영역을 형성하는 것, 및 상기 리세스 영역 내에 가변저항막을 형성하는 것을 포함한다.
복수의 직경을 갖는 리세스 영역을 형성함으로써, 균일한 상변화 물질막을 갖는 기억 소자를 제공한다. 또한 상변화 물질막과 하부 전극 사이의 접촉 면적을 줄일 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2. 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 가변 저항 기억 소자 및 그 제조 방법에 대해 상세히 설명하기로 한다.
(제 1 실시예)
도 1은 본 발명의 일 실시예에 따른 가변저항 기억 소자 및 그 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하여, 기판(100) 상에 제 1 절연막(102)이 제공된다. 상기 기판(100)은 실리콘 표면을 가지는 임의의 반도체 근거 구조(semiconductor based structure)를 포함할 수 있다. 이와 같은 반도체 근거 구조는 실리콘, 절연막 상의 실리콘(SOI), 또는 반도체 구조에 지지되는 실리콘 에피탁시얼층을 의미할 수 있다. 상기 제 1 절연막(102)은 산화막, 질화막 또는 산질화막일 수 있다.
상기 제 1 절연막(102) 내에 하부 전극(101)이 제공될 수 있다. 상기 하부 전극(101)은 이하 설명될 상변화 물질막과 접촉하여 히터 역할을 할 수 있다. 상기 하부 전극(101)은 전이금속, 도전성 전이금속질화물, 및 도전성 삼원계 질화물 중에 선택된 적어도 하나로 형성할 수 있다. 상기 전이금속은 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta) 또는 텅스텐(W) 등에서 선택된 적어도 하나일 수 있다. 상기 하부 전극(101)은 실린더형, U형, 라인형, 대쉬형(dash type), 하프-링형(half-ring type)일 수 있다.
상기 하부 전극(101) 및 상기 제 1 절연막(102) 상에 식각 저지막(110)이 제공될 수 있다. 상기 식각 저지막(110)은 후속 공정에서의 과도한 식각을 방지할 수 있다. 상기 식각 저지막(110)은 화학적 기상증착(Chemical Vapor Deposition: CVD)에 의해 형성될 수 있다. 상기 식각 저지막(110)은 실리콘 질화막일 수 있다. 상기 식각 저지막(110) 상에 몰딩막(120)이 제공된다. 상기 몰딩막(120)은 실리콘 산화막일 수 있다. 상기 몰딩막(120)은 고밀도 플라즈마 CVD(High-Density Plasma CVD: HDCVD) 또는 강화된 플라즈마 CVD(Plasma-Enhanced CVD: PECVD)에 의해 형성될 수 있다.
도 2를 참조하여, 상기 몰딩막(120) 및 상기 식각 저지막(110)을 리세스하여 제 1 리세스 영역(130)을 형성한다. 상기 제 1 리세스 영역(130)은 상기 하부 전극(101)을 노출할 수 있다. 상기 제 1 리세스 영역(130)은 제 1 폭을 가질 수 있다. 상기 제 1 리세스 영역의 횡단면은 원, 타원, 정사각형, 직사각형일 수 있다. 상기 제 1 폭이란 상기 제 1 리세스 영역(130)과 이하 설명될 상변화 물질막과의 접촉면을 기준 정한다. 상기 리세스 공정은 상기 하부 전극(101)의 일부를 리세스할 수 있다. 상기 리세스 공정은 이방성 식각을 포함할 수 있다. 상기 이방성 식각은 C5F8, O2, Ar가스를 사용하는 플라즈마 식각일 수 있다.
도 3을 참조하여, 상기 몰딩막(120)을 선택적으로 더욱 리세스하여 제 2 리세스 영역(131)을 형성한다. 상기 제 2 리세스 영역(131)의 상부는 제 2 폭을 가질 수 있다. 상기 제 2 리세스 영역(131)의 하부는 제 1 폭을 가질 수 있다. 상기 선택적 리세스 공정은 상기 몰딩막(120)에 대한 식각 선택비를 갖는 식각 공정에 의하여 수행될 수 있다. 상기 식각 공정은 플루오르화수소(HF)를 포함하는 습식 식각 공정일 수 있다. 상기 식각 선택비는 동일한 식각 조건에서 하나의 막이 다른 막보다 얼마나 빠르게 식각되는지를 나타낸다. 상기 선택적 리세스에 의하여 복수의 폭을 갖는 제 2 리세스 영역(131)이 형성될 수 있다.
도 4를 참조하여, 상기 제 2 리세스 영역(131), 상기 하부 전극(101) 및 상기 몰딩막(120) 상에 상변화 물질막(140)이 콘포멀하게(conformally) 제공될 수 있다. 상기 상변화 물질막(140)과 상기 하부 전극(101)의 접촉 면적을 줄이면 리셋 전류(Ireset)를 낮출 수 있다. 그러나 상기 접촉 면적이 작아질 수록 애스펙트 비(Aspect Ratio)가 증가된다. 상기 애스펙트 비란 리세스 영역의 깊이와 폭의 비로 정의된다. 상기 애스펙트 비가 증가되면 상기 상변화 물질막(140)이 리세스 영역에 균일하게 증착되기 어려울 수 있다. 또한 보이드(void)가 형성되어 불량을 유발할 수 있다. 상기 보이드의 발생을 방지하기 위해서 상기 상변화 물질막(140)을 보다 얇게 증착할 수 있으나, 셋저항(Rset)이 증가되어 센싱 마진(sensing margin)이 줄어들 수 있다. 본 발명의 일 실시예에 따른 상기 제 2 리세스 영역(131)은 제 1 폭을 갖는 하부와 제 2 폭을 갖는 상부로 구성되어 보다 균일하게 상기 상변화 물질막(140)을 증착할 수 있음과 동시에, 상기 상변화 물질막(140)과 상기 하부 전극(101)의 접촉 면적을 줄일 수 있다. 상기 상변화 물질막(140)이 두꺼우면, 상기 상변화 물질막(140)의 중심부에 공동(void)이 생길 수 있다. 본 발명의 일 실시예에 따르면, 상기 상변화 물질막(140)을 얇게 형성하여 그의 종단면이 U자 형이 되도록 형성할 수 있다.
도 5을 참조하여, 상기 상변화 물질막(140) 상에 산화방지막(150) 및 제 2 절연막(160)이 형성될 수 있다. 상기 산화방지막(150)은 상기 제 2 절연막(160) 형성시 상기 상변화 물질막(140)의 산화를 방지할 수 있다. 상기 산화방지막(150)은 실리콘 질화물일 수 있다. 상기 제 2 절연막(160)은 상기 U자 형 상변화 물질막(110)의 내부 공간을 채울 수 있다. 상기 제 2 절연막(160)은 실리콘 산화물일 수 있다.
도 6을 참조하여, 상기 상변화 물질막(140), 상기 산화방지막(150), 상기 제 2 절연막(160)을 화학적 기계적 평탄화(Chemical Mechanical Planarization: CMP) 또는 에치백(Etch-back)에 의해 평탄화 할 수 있다. 상기 평탄화에 의해 상변화 물질패턴(141), 산화방지 패턴(151) 및 절연 패턴(161)이 형성된다. 상기 평탄화에 의해 메모리 셀들의 상변화 패턴들이 분리될 수 있다.
도 7을 참조하여, 상기 상변화 물질패턴(141) 상에 상부 전극(170)을 형성한다. 상기 상부 전극(170)은 상부 전극물질(미도시)을 증착한 후, 패터닝하여 형성할 수 있다. 상기 상부 전극물질의 증착은 스퍼터링에 의해 이루어질 수 있다. 상기 상부 전극(170)은 전이금속, 도전성 전이금속질화물, 및 도전성 삼원계 질화물 중에 선택된 적어도 하나로 형성할 수 있다. 상기 상부 전극(170) 형성 후, 제 3 절연막(180)을 형성할 수 있다. 상기 제 3 절연막(180)은 상기 제 1 절연막과 같은 물질일 수 있다.
본 실시예에 따라 형성된 상기 가변저항 기억 소자는 하부 전극(101) 상의 식각 저지막(110), 상기 식각 저지막(110) 상의 몰딩막(120), 상기 몰딩막(120) 및 상기 식각 저지막(110)을 관통하여 상기 하부 전극(101)과 접촉하는 상변화 물질패턴(141) 및 상기 상변화 물질패턴(141) 상의 상부 전극(170)을 포함할 수 있다. 상기 몰딩막(120)을 관통하는 상기 상변화 물질패턴(141)의 폭은 상기 식각 저지막을 관통하는 상기 상변화 물질패턴(141)의 폭에 비해 넓다. 본 실시예에 따라 형성된 상기 가변저항 기억 소자는 상기 상변화 물질패턴(141)의 상부가 하부보다 넓게 형성될 수 있어 보다 균일한 증착이 가능하다. 또한 상기 상변화 물질패턴(141)과 상기 하부 전극(101)의 접촉 면적을 줄여 리셋 전류(Ireset)를 줄일 수 있다.
(제 2 실시예)
본 발명의 제 2 실시예에 따른 가변저항 기억 소자 및 그 제조방법이 설명된다. 리세스 영역의 형성방법을 제외하면, 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 8을 참조하여, 기판(200) 상에 제 1 절연막(202)이 제공되고, 상기 제 1 절연막(202) 내에 하부 전극(201)이 제공된다. 상기 하부 전극(201) 상에 식각 저지막(210)이 제공되고, 상기 식각 저지막(210) 상에 몰딩막(220)이 제공된다. 상기 몰딩막(220)을 리세스하여 상기 식각 저지막(210)을 노출하고, 제 1 폭을 갖는 제 1 리세스 영역을 형성한다. 상기 리세스된 몰딩막(220) 상에 제 2 절연막(290)을 형성한다. 상기 제 2 절연막(290)은 몰딩막(220) 보다 식각률이 큰 물질일 수 있다. 상기 제 2 절연막(290)은 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 상기 제 2 절연막(290)은 150∼300℃의 저온 스퍼터링 또는 원자층증착(Atomic Layer Deposition: ALD)으로 형성될 수 있다.
도 9를 참조하여, 상기 제 2 절연막(290)을 이방성 식각하여 상기 제 1 리세스 영역의 측벽 상에 스페이서(291)를 형성한다. 상기 스페이서(291)는 상기 식각 저지막(210)을 노출한다. 상기 스페이서(291)를 식각 마스크로 상기 노출된 식각 저지막(210)을 리세스하여 상기 하부 전극(201)을 노출하는 제 2 리세스 영역(231)을 형성한다. 상기 제 2 리세스 영역(231)의 하부는 제 1 폭 보다 작은 제 2 폭을 갖는다. 상기 스페이서(291)에 의해 상기 하부 전극(201)과 이하 설명될 상변화 물질막과의 접촉면적을 더욱 줄일 수 있다. 상기 접촉 면적을 줄이는 경우, 리셋 전류(Ireset)를 줄일 수 있다.
도 10을 참조하여, 상기 스페이서(291)를 제거한다. 상기 스페이서(291)에 식각 선택성을 갖는 물질, 예를 들면 플루오르화수소(HF)를 포함하는 습식 식각이 수행될 수 있다. 상기 습식 식각 공정 동안 상기 식각 저지막(210)은 식각되지 않고 상기 제 2 폭의 제 2 리세스 영역(231)이 유지될 수 있다. 상기 몰딩막(220)은 더욱 리세스되어 제 1 폭 보다 큰 제 3 폭을 갖는 제 3 리세스 영역(232)이 형성될 수 있다.
도 11을 참조하여, 상기 제 3 리세스 영역(232), 상기 하부 전극(201) 및 상기 몰딩막(220) 상에 상변화 물질막(240)이 콘포멀하게(conformally) 제공될 수 있다. 상기 상변화 물질막(240)과 상기 하부 전극(201)의 접촉 면적을 줄이면 리셋 전류(Ireset)를 낮출 수 있다. 그러나 상기 접촉 면적이 작아질 수록 애스펙트 비(Aspect Ratio)가 증가된다. 상기 애스펙트 비란 리세스 영역의 깊이와 폭의 비로 정의된다. 상기 애스펙트 비가 증가되면 상기 상변화 물질막(240)이 리세스 영역에 균일하게 증착되기 어려울 수 있다. 또한 보이드(void)가 형성되어 불량을 유발할 수 있다. 상기 보이드의 발생을 방지하기 위해서 상기 상변화 물질막(240)을 보다 얇게 증착할 수 있으나, 셋저항(Rset)이 증가되어 센싱 마진(sensing margin)이 줄어들 수 있다. 본 발명의 일 실시예에 따른 상기 제 3 리세스 영역(232)은 제 1 폭을 갖는 하부와 제 2 폭을 갖는 상부로 구성되어 보다 균일하게 상기 상변화 물질막(240)을 증착할 수 있음과 동시에, 상기 상변화 물질막(240)과 상기 하부 전극(201)의 접촉 면적을 줄일 수 있다. 상기 상변화 물질막(240)이 두꺼우면, 상기 상변화 물질막(240)의 중심부에 공동(void)이 생길 수 있다. 본 발명의 일 실시예에 따르면, 상기 상변화 물질막(240)을 얇게 형성하여 그의 종단면이 U자 형이 되도록 형성한다.
이후의 공정들은 도 5 내지 도 7을 참조하여 설명한 방법들과 동일하게 수행할 수 있다.
(제 3 실시예)
본 발명의 제 3 실시예에 따른 가변저항 기억 소자 및 그 제조방법이 설명된다. 리세스 영역의 형성방법을 제외하면, 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 12을 참조하여, 기판(300) 상에 제 1 절연막(302)이 제공되고, 상기 제 1 절연막(302) 내에 하부 전극(301)이 제공된다. 상기 하부 전극(301) 상에 제 1 식각 저지막(310)이 제공되고, 상기 제 1 식각 저지막(310) 상에 몰딩막(320)이 제공된다. 상기 몰딩막(320) 상에 스페이서(391)를 형성한다. 상기 몰딩막(320) 상에 제 2 식각 저지막(311)을 형성한 후, 상기 제 2 식각 저지막(311) 상에 제 2 절연막(325)을 형성할 수 있다. 상기 제 2 절연막(325)을 패터닝하여 리세스 영역을 형성한 후, 상기 리세스 영역 상에 제 3 절연막(미도시)을 형성할 수 있다. 상기 제 3 절연막을 이방성 식각하여 상기 스페이서(391)를 형성할 수 있다.
도 13를 참조하여, 상기 스페이서(391)를 식각 마스크로 상기 제 2 식각 저지막(311), 상기 몰딩막(320) 및 제 1 식각 저지막(310)을 리세스하여 제 1 리세스 영역(330)을 형성한다. 상기 제 1 리세스 영역(330)은 상기 하부 전극(301)을 노출할 수 있다. 상기 제 1 리세스 영역(330)은 제 1 폭을 가질 수 있다. 상기 리세스 공정은 상기 하부 전극(301)의 일부를 리세스할 수 있다. 상기 리세스 공정은 이방성 식각을 포함할 수 있다. 상기 이방성 식각은 C5F8, O2, Ar가스를 사용하는 플라즈마 식각일 수 있다.
도 14을 참조하여, 상기 몰딩막(320)을 선택적으로 더욱 리세스하여 제 2 리세스 영역(331)을 형성한다. 상기 제 2 리세스 영역의 중앙부는 제 2 폭을 가질 수 있다. 상기 제 2 리세스 영역(331)의 하부는 제 1 폭을 가질 수 있다. 상기 석택적 리세스 공정은 상기 몰딩막(320)에 대한 식각 선택비를 갖는 식각 공정에 의하여 수행될 수 있다. 상기 식각 공정은 플루오르화수소(HF)를 포함하는 습식 식각 공정일 수 있다. 상기 식각 선택비는 동일한 식각 조건에서 하나의 막이 다른 막보다 얼마나 빠르게 식각되는지를 나타낸다. 상기 선택적 리세스에 의하여 복수의 폭을 갖는 제 2 리세스 영역(331)이 형성될 수 있다.
도 15을 참조하여, 상기 제 2 리세스 영역(331)의 상부가 제거된다. 상기 제 2 리세스 영역(331) 상부의 제거는 CMP를 포함할 수 있다. 상기 상부가 제거된 제 2 리세스 영역(331), 하부 전극(301) 및 상기 몰딩막(320) 상에 상변화 물질막(340)이 콘포멀하게(conformally) 제공될 수 있다. 상기 상변화 물질막(340)과 상기 하부 전극(301)의 접촉 면적을 줄이면 리셋 전류(Ireset)를 낮출 수 있다. 그러나 상기 접촉 면적이 작아질 수록 애스펙트 비(Aspect Ratio)가 증가된다. 상 기 애스펙트 비란 리세스 영역의 깊이와 폭의 비로 정의된다. 상기 애스펙트 비가 증가되면 상기 상변화 물질막(340)이 리세스 영역에 균일하게 증착되기 어려울 수 있다. 또한 보이드(void)가 형성되어 불량을 유발할 수 있다. 상기 보이드의 발생을 방지하기 위해서 상기 상변화 물질막(340)을 보다 얇게 증착할 수 있으나, 셋저항(Rset)이 증가되어 센싱 마진(sensing margin)이 줄어들 수 있다. 본 발명의 일 실시예에 따른 상기 제 2 리세스 영역(331)은 제 1 폭을 갖는 하부와 제 2 폭을 갖는 상부로 구성되어 보다 균일하게 상기 상변화 물질막(340)을 증착할 수 있음과 동시에, 상기 상변화 물질막(340)과 상기 하부 전극(301)의 접촉 면적을 줄일 수 있다. 상기 상변화 물질막(340)이 두꺼우면, 상기 상변화 물질막(340)의 중심부에 공동(void)이 생길 수 있다. 본 발명의 일 실시예에 따르면, 상기 상변화 물질막(340)을 얇게 형성하여 그의 종단면이 U자 형이 되도록 형성한다.
이후의 공정들은 도 5내지 7을 참조하여 설명한 방법들과 동일하게 수행할 수 있다.
(제 4 실시예)
본 발명의 제 4 실시예에 따른 가변저항 기억 소자 및 그 제조방법이 설명된다. 리세스 영역의 형성방법을 제외하면, 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 16을 참조하여, 기판(400) 상에 제 1 절연막(402)이 제공되고, 상기 제 1 절연막(402) 내에 하부 전극(401)이 제공된다. 상기 하부 전극(401) 상에 제 1 식각 저지막(410)이 제공되고, 상기 제 1 식각 저지막(410) 상에 몰딩막(420)이 제공된다. 상기 몰딩막(420) 상에 스페이서(491)를 형성한다. 상기 몰딩막(420) 상에 제 2 식각 저지막(411)을 형성한 후, 상기 제 2 식각 저지막(411) 상에 제 2 절연막(425)을 형성할 수 있다. 상기 제 2 절연막(425)을 패터닝하여 리세스 영역을 형성한 후, 상기 리세스 영역 상에 제 3 절연막(미도시)을 형성할 수 있다. 상기 제 3 절연막을 이방성 식각하여 상기 스페이서(491)를 형성할 수 있다.
도 17을 참조하여, 상기 몰딩막(320)을 선택적으로 리세스하여 제 1 리세스 영역(430)을 형성한다. 상기 제 1 리세스 영역의 하부는 제 1 폭을 가질 수 있다. 상기 선택적 리세스 공정은 상기 몰딩막(420)에 대한 식각 선택비를 갖는 식각 공정에 의하여 수행될 수 있다. 상기 식각 공정은 플루오르화수소(HF)를 포함하는 습식 식각 공정일 수 있다. 상기 식각 선택비는 동일한 식각 조건에서 하나의 막이 다른 막보다 얼마나 빠르게 식각되는지를 나타낸다.
도 18을 참조하여, 상기 스페이서(491)를 식각 마스크로 상기 제 2 식각 저지막(411), 상기 몰딩막(420) 및 제 1 식각 저지막(410)을 리세스하여 제 2 리세스 영역(431)을 형성한다. 상기 제 2 리세스 영역(431)은 상기 하부 전극(401)을 노출할 수 있다. 상기 제 2 리세스 영역(431)은 제 2 폭을 가질 수 있다. 상기 리세스 공정은 상기 하부 전극(401)의 일부를 리세스할 수 있다. 상기 리세스 공정은 이방성 식각을 포함할 수 있다. 상기 이방성 식각은 C5F8, O2, Ar가스를 사용하는 플라 즈마 식각일 수 있다.
도 19를 참조하여, 상기 제 2 리세스 영역(431)의 상부가 제거된다. 상기 제 2 리세스 영역(431) 상부의 제거는 CMP를 포함할 수 있다. 상기 상부가 제거된 제 2 리세스 영역(431), 하부 전극(401) 및 상기 몰딩막(420) 상에 상변화 물질막(440)이 콘포멀하게(conformally) 제공될 수 있다. 상기 상변화 물질막(440)과 상기 하부 전극(401)의 접촉 면적을 줄이면 리셋 전류(Ireset)를 낮출 수 있다. 그러나 상기 접촉 면적이 작아질 수록 애스펙트 비(Aspect Ratio)가 증가된다. 상기 애스펙트 비란 리세스 영역의 깊이와 폭의 비로 정의된다. 상기 애스펙트 비가 증가되면 상기 상변화 물질막(440)이 리세스 영역에 균일하게 증착되기 어려울 수 있다. 또한 보이드(void)가 형성되어 불량을 유발할 수 있다. 상기 보이드의 발생을 방지하기 위해서 상기 상변화 물질막(440)을 보다 얇게 증착할 수 있으나, 셋저항(Rset)이 증가되어 센싱 마진(sensing margin)이 줄어들 수 있다. 본 발명의 일 실시예에 따른 상기 제 2 리세스 영역(431)은 제 1 폭을 갖는 하부와 제 2 폭을 갖는 상부로 구성되어 보다 균일하게 상기 상변화 물질막(440)을 증착할 수 있음과 동시에, 상기 상변화 물질막(440)과 상기 하부 전극(401)의 접촉 면적을 줄일 수 있다. 상기 상변화 물질막(440)이 두꺼우면, 상기 상변화 물질막(440)의 중심부에 공동(void)이 생길 수 있다. 본 발명의 일 실시예에 따르면, 상기 상변화 물질막(440)을 얇게 형성하여 그의 종단면이 U자 형이 되도록 형성한다.
이후의 공정들은 도 5내지 7을 참조하여 설명한 방법들과 동일하게 수행할 수 있다.
도 20은 본 발명의 일 실시예에 따른 가변 저항 기억 소자의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 20을 참조하면, 본 발명에 따른 메모리 시스템(1000)은 가변 저항 메모리 장치(예를 들어, PRAM; 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
가변 저항 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 가변 저항 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
나아가, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline Integrated Circuit(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 7은 본 발명의 제 1 실시예에 따른 가변 저항 기억소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 8 내지 도 11은 본 발명의 제 2 실시예에 따른 가변 저항 기억소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 12 내지 도 15는 본 발명의 제 3 실시예에 따른 가변 저항 기억소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 16 내지 도 19는 본 발명의 제 4 실시예에 따른 가변 저항 기억소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 20는 본 발명의 실시예들에 따른 가변 저항 기억소자의 적용 예를 나타낸 메모리 시스템의 블록도이다.
<도면의 주요 부분에 관한 부호의 설명>
100, 200, 300, 400: 기판 101, 201, 301, 401: 하부 전극
102, 202, 302, 402: 절연막 110, 210, 310, 410: 식각 저지막
120, 220, 320, 420: 몰딩막 130, 230, 330, 430: 제1리세스영역
131, 231, 331, 431: 제2리세스영역 140, 240, 340, 440: 상변화 물질막
Claims (10)
- 하부 전극 상의 식각 저지막;상기 식각 저지막 상의 몰딩막;상기 몰딩막 및 상기 식각 저지막을 관통하여 상기 하부 전극과 접촉하는 가변저항막; 및상기 가변저항막 상의 상부 전극을 포함하고,상기 몰딩막을 관통하는 상기 가변저항막의 폭은 상기 식각 저지막을 관통하는 상기 가변저항막의 폭에 비해 넓은 가변저항 기억 소자.
- 제 1 항에 있어서, 상기 몰딩막을 관통하는 상기 가변저항막은 종단면이 U자형인 가변저항 기억 소자.
- 하부 전극 상에 식각 저지막을 형성하는 것;상기 식각 저지막 상에 몰딩막을 형성하는 것;상기 식각 저지막 및 상기 몰딩막을 리세스하여 제 1 폭을 갖는 하부와 제 2 폭을 갖는 상부를 포함한 리세스 영역을 형성하는 것; 및상기 리세스 영역 내에 가변저항막을 형성하는 것을 포함하는 가변저항 기억 소자의 제조 방법.
- 제 3 항에 있어서, 상기 제 1 폭은 상기 제 2 폭 보다 작은 가변저항 기억 소자의 제조방법.
- 제 3 항에 있어서, 상기 리세스 영역을 형성하는 것은,상기 몰딩막 및 상기 식각 저지막을 리세스하여 제 1 폭을 갖는 제 1 리세스 영역을 형성하는 것; 및상기 몰딩막을 리세스하여 제 2 폭을 갖는 제 2 리세스 영역을 형성하는 것을 포함하는 가변저항 기억 소자의 제조방법.
- 제 5 항에 있어서, 상기 제 2 리세스 영역을 형성하는 것은 상기 식각 저지막 보다 상기 몰딩막에 대해 선택적으로 식각하는 가변저항 기억 소자의 제조방법.
- 제 6 항에 있어서, 상기 식각 저지막은 실리콘 질화막이고, 상기 몰딩막은 실리콘 산화막인 가변저항 기억 소자의 제조방법.
- 제 3 항에 있어서, 상기 리세스 영역을 형성하는 것은,상기 몰딩막을 리세스하여 제 1 폭을 갖는 제 1 리세스 영역을 형성하는 것;상기 제 1 리세스 영역의 측벽 상에 스페이서를 형성하여 상기 식각 저지막을 노출하는 것;상기 노출된 식각 저지막을 리세스 하여 제 2 폭을 갖는 제 2 리세스 영역을 형성하는 것; 및상기 스페이서를 제거하는 것을 포함하는 가변저항 기억 소자의 제조방법.
- 제 8 항에 있어서, 상기 스페이서를 제거하는 것은 상기 몰딩막을 리세스하여 제 1 폭보다 넓은 제 3 폭을 갖는 제 3 리세스 영역을 형성하는 것을 포함하는 가변저항 기억 소자의 제조방법.
- 제 8 항에 있어서, 상기 스페이서는 실리콘 산화막 또는 실리콘 산화질화막인 가변저항 기억 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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