KR20100080453A - 전기 회로에서 전류를 차단하는 장치 및 방법 - Google Patents

전기 회로에서 전류를 차단하는 장치 및 방법 Download PDF

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Abstract

병렬 아크 고장 전류 차단(arc fault current interruption : AFCI)을 수행하는 장치가 제공된다. 장치는 전기 회로 내에 배치되어 전기 부하를 저장하는 전류 감지 디바이스(10)로서, 그를 통과하는 부하 전류를 나타내는 출력 신호를 제공하도록 구성되는 전류 감지 디바이스(10)와, 전류 감지 디바이스(10)와 신호 통신하며 전류 감지 디바이스(10)에 의해 생성된 출력 신호를 수신하도록 구성되는 검출 유닛(302)으로서, 출력 신호에 기초하여 2차 신호를 출력하도록 구성되고 배치되는 검출 유닛(302)과, 검출 유닛(302)에 결합된 마이크로제어기(306)로서, 컴퓨터 실행 가능한 인스트럭션이 마이크로제어기(306)에 의해 실행될 때 이에 응답하여 마이크로제어기(306)가 이산 웨이블릿 파형을 통해 2차 신호를 수신하고 분해하여 이산 웨이블릿 계수를 획득하고, 이산 웨이블릿 계수의 합을 연산하며, 이산 웨이블릿 계수의 합을 사전 결정된 임계치와 비교하고, 감지된 부하 전류가 사전 결정된 임계치보다 크고 이산 웨이블릿 계수의 합이 트립 신호 생성을 위한 사전 결정된 임계치 조건이 충족됨을 통합적으로 표시할 때 트립 신호를 생성하도록 하는 마이크로제어기(306)를 포함한다.

Description

전기 회로에서 전류를 차단하는 장치 및 방법{PARALLEL ARC DETECTION USING DISCRETE WAVELET TRANSFORMS}
본 발명의 분야는 전기 시스템에 관한 것으로서, 보다 구체적으로, 전기 시스템에서 병렬 아크 검출을 위한 방법 및 시스템에 관한 것이다.
가정용, 상업용 및 산업용 애플리케이션에서의 전기 시스템은 통상적으로 유틸리티 소스로부터 전력을 수신하는 패널 보드를 포함한다. 전력은 회로 차단기, 트립 유닛 등을 포함하되 이들로만 제한되지 않는 하나 이상의 전류 차단기로 패널 보드를 통해 라우팅된다.
각각의 전류 차단기는 지정된 브랜치에 전력을 분배하며, 각각의 브랜치는 하나 이상의 부하에 전력을 공급한다. 전류 차단기는 해당 브랜치 내의 특정의 전력 조건이 사전 결정된 설정 포인트에 도달하는 경우 해당 특정의 브랜치에 대한 전력을 차단하도록 구성된다. 예를 들어, 회로 차단기는 과부하 조건 또는 상대적으로 높은 레벨의 단락 회로 고장 조건과 같은 과전류 조건으로 인한 손상으로부터 전기 회로를 보호하도록 사용된다.
다수의 이러한 회로 차단기는, 예를 들어, 열 자기 트립 디바이스를 통해 이러한 보호를 제공한다. 이러한 트립 디바이스는 전형적으로 지속적인 과전류 조건의 가열 효과에 응답하여, 트립 메커니즘을 언래치(unlatch)하도록 편향시키고, 이어서 보호된 회로 내의 전류 흐름을 차단하도록 회로 차단기의 분리 가능한 접촉부를 개방하는 바이메탈(bimetal)을 포함한다. 상대적으로 높은 레벨의 단락 회로 고장 조건인 경우에, 회로 차단기 내의 자기 전기자의 신속한 변위를 초래하는 자기장이 생성되고, 이는 트립 메커니즘의 거의 즉각적인 활성을 구동한다.
추가적으로, 몇몇 전류 차단기는 접지 고장으로 인해 전력을 차단할 수 있으며, 접지 고장 전류 차단기(ground fault current interrupets : GFCI)로서 통상 알려져 있다. 접지 고장 조건은 누설 전류 또는 접지에 대한 아크 고장에 의해 야기될 수 있는 라인 도전체와 중성 도전체 사이에서 전류 불균형이 흐를 때 발생한다.
다른 전류 차단기는 아크 고장으로 인해 전력을 차단할 수 있으며, 아크 고장 전류 차단(AFCI)으로서 통상 알려져 있다. AFCI의 전형적인 예는 브랜치/피더(branch/feeder) 또는 콘센트 회로 AFCI으로서 기능하는 예는 아크 고장 회로 차단기, 브랜치/피더 아크 고장 회로 차단기, 콘센트 회로 아크 고장 회로 차단기, 코드 아크 고장 회로 차단기, 결합 아크 고장 회로 차단기, 및 휴대용 아크 고장 회로 차단기를 포함하되, 이들로만 제한되지 않는다.
아크 고장은 2개의 주요 카테고리, 즉, 직렬 아크 및 병렬 아크로 정의된다. 직렬 아크는, 예를 들어, 전류가 단일의 도전체 내의 갭의 양단에서 전달될 때, 발 생할 수 있다. 반대로 병렬 아크는, 예를 들어, 전력 도전체와 접지 사이에서와 같이 차동 전위의 2개의 도전체 사이에서 전류가 전달될 때 발생할 수 있다. 병렬 아크는 회로 내의 정상 정격 전류를 초과하여 전류를 초래할 수 있으나, 전류 값은 열적 트립을 생성하는데 요구되는 값보다 작다. 추가적으로, 아크 전압 및 임피던스는 병렬 아크가 즉각적인 트립 기능을 트리거하는데 충분히 높은 피크 전류 레벨을 초래하지 못하도록 방지한다.
불행하게도, 각종 이유로 인해, 아크 고장은 통상적인 회로 차단기가 트립하도록 하지 않을 수 있다. 아크로부터 발생하는 화재에 대한 가능성은 집이 노화되고, 전기 배선이 노화로 인해 저하됨에 따라 증가한다.
따라서, 종래 기술의 시스템의 상술한 단점 및 다른 단점을 극복하고, 경감하며/하거나 완화시키는 AC 전기 시스템에서의 병렬 아크 고장을 검출하는 전류 차단기 및 방법에 대한 필요성이 존재한다.
본 발명의 일 측면에 따르면, 병렬 아크 고장 전류 차단(AFCI)을 수행하는 장치가 제공된다. 장치는 전기 회로 내에 배치되어 전기 부하를 저장하는 전류 감지 디바이스로서, 그를 통과하는 부하 전류를 나타내는 출력 신호를 제공하도록 구 성되는 전류 감지 디바이스와, 전류 감지 디바이스와 신호 통신하며, 전류 감지 디바이스에 의해 생성된 출력 신호를 수신하도록 구성되는 검출 유닛으로서, 출력 신호에 기초하여 2차 신호를 출력하도록 구성되고 배치되는 검출 유닛과, 검출 유닛에 결합된 마이크로제어기로서, 컴퓨터 실행 가능한 인스트럭션이 마이크로제어기에 의해 실행될 때 이에 응답하여 마이크로제어기가 이산 웨이블릿 파형을 통해 2차 신호를 수신하고 분해하여 이산 웨이블릿 계수를 획득하고, 이산 웨이블릿 계수의 합을 연산하며, 이산 웨이블릿 계수의 합을 사전 결정된 임계치와 비교하고, 감지된 부하 전류가 사전 결정된 임계치보다 크고 이산 웨이블릿 계수의 합이 트립 신호 생성을 위한 사전 결정된 임계치 조건이 충족됨을 통합적으로 표시할 때 트립 신호를 생성하도록 하는 마이크로제어기를 포함한다.
본 발명의 다른 측면에 따르면, 회로에 대해 아크 고장 전류 차단(arc fault current interruption : AFCI)을 수행하는 컴퓨터로 구현된 방법이 제공된다. 방법은 회로와 전기적 통신하는 전류 감지 디바이스에서 부하 전류를 감지하는 단계와, 전류 감지 디바이스와 신호 통신하는 검출 유닛에서 감지된 부하 전류의 전류를 반영하는 2차 신호를 생성하는 단계와, 검출 유닛에 결합된 마이크로제어기에서 2차 신호를 사전 결정된 주파수로 샘플링하는 단계와, 2차 신호의 크기를 결정하는 단계와, 2차 신호의 심볼로부터 이산 웨이블릿 계수를 연산하는 단계와, 이산 웨이블릿 계수의 합을 연산하는 단계와, 이산 웨이블릿 계수의 합을 사전 결정된 임계치와 비교하는 단계와, 이산 웨이블릿 계수의 합 및 2차 신호의 크기에 기초하여 임계 기준이 충족되는지 여부를 결정하는 단계와, 충족되는 경우, 회로의 동작을 차단하도록 트립 신호를 송출하는 단계를 포함한다.
본 발명의 다른 측면에 따르면, 회로에 대해 아크 고장 전류 차단(AFCI)을 수행하는 컴퓨터로 구현된 방법이 제공된다. 방법은 이산 웨이블릿 변환을 이용하여, 검출 유닛이 신호 통신하는 전류 감지 디바이스에 의해 감지된 부하 전류에 기초하는 것으로서 검출 유닛에서 생성되는 2차 신호의 부분을 세부 계수 및 근사 계수로 각각 분해하는 단계와, 0 교차 샘플링된 것으로 결정된 2차 신호의 제 1 부분에 의해, 2차 신호의 포지티브 및 네거티브 하프 사이클에 대해 이산 웨이블릿 계수의 절대 값의 합을 연산하는 단계와, 절대 값의 합을 제 1 사전 결정된 임계치와 비교하거나, 또는 감지된 부하의 전류가 사전 선택된 크기보다 작은 경우에, 사전 결정된 계수 임계치에 걸쳐 절대 값의 합을 적분하는 단계와, 절대 값의 적분 합의 값을 사전 결정된 적분기 값 임계치와 비교하는 단계와, 비교 결과가 제 1 및 제 2 사전 결정된 임계치 중 대응하는 하나가 소정의 시간 구간에 걸쳐 초과함을 표시하는 경우 회로의 동작을 차단하도록 트립 신호를 송출하는 단계를 포함한다.
본 발명의 다른 측면에 따르면, 병렬 아크를 검출함으로써 전류 차단기를 작동시키는 방법으로서, 부하 전류를 감지하고 그로부터 전류 신호를 생성하는 단계와, 전류 신호를 주파수 필터링하는 단계와, 필터링된 전류 신호의 기본 주파수를 결정하는 단계와, 필터링된 신호의 전압 및/또는 전류의 0 교차를 검출하는 단계와, 필터링된 전류 신호의 크기를 결정하는 단계와, 이산 웨이블릿 계수를 획득하기 위해 전류 신호를 필터링하고 필터링된 전류 신호를 사전 결정된 레벨로 분해하는 단계와, 포지티브 및 네거티브 하프 사이클 동안 필터링된 전류 신호를 샘플링 하는 단계와, 포지티브 및 네거티브 하프 사이클 동안 샘플링된 필터링 전류 신호에 대해 이산 웨이블릿 계수의 절대 값을 연산하는 단계와, 포지티브 및 네거티브 하프 사이클 동안 샘플링된 필터링 전류 신호의 이산 웨이블릿 계수의 연산된 절대 값을 합산하는 단계와, 포지티브 및 네거티브 하프 사이클 동안 샘플링된 필터링 전류 신호의 이산 웨이블릿 계수의 절대 값의 합을 사전 결정된 계수 합 임계 레벨과 비교하는 단계와, 1) 포지티브 및/또는 네거티브 하프 사이클 동안 샘플링된 필터링 전류 신호의 이산 웨이블릿 계수의 절대 값의 합과 사전 결정된 계수 합 임계 레벨과의 비교 및 2) 2차 신호의 크기에 기초하여 병렬 아크 검출에 대한 임계 기준이 충족되었는지를 결정하는 단계와, 전류 차단을 작동시키도록 트립 신호를 송출하는 단계를 포함한다.
상기 간략한 설명은 후술하는 그 상세한 설명이 더욱 잘 이해될 수 있도록, 또한 당 분야에 대한 본 발명의 기여가 더욱 잘 이해될 수 있도록 하기 위해 본 발명의 가장 중요한 특징을 폭넓게 개시한다. 물론 이후에서 기술되고 본 명세서에 첨부되는 특허 청구 범위한 청구물이 되는 본 발명의 추가적인 특징이 있다.
이러한 관점에서, 본 발명의 몇 가지 실시예를 상세하게 설명하기 이전에, 본 발명은 그 적용에 있어서 후술하는 상세한 설명에 개시되거나 또는 도면에 예시되어 있는 구조의 세부 사항이나, 구성요소의 배치로 제한되지 않음이 이해될 것이다. 본 명세서에서 기술된 실시예는 다양한 방식으로 실시되거나 수행될 수 있다. 또한, 본 명세서에서 채용된 어구 및 용어는 단지 예시적인 것이며 제한하는 것으로 간주되지 않는다는 것이 이해될 것이다.
본 발명의 상술한 특징과 다른 특징 및 장점은 후술하는 상세한 설명 및 첨부된 특허 청구 범위로부터 당 분야에서 통상의 지식을 가진 자에 의해 이해될 것이다.
상기한 바와 같은 본 발명에 의하면, AC 전기 시스템에서의 병렬 아크 고장을 검출함으로써, 아크 고장에 의해 회로 차단기가 트립하는 것을 방지할 수 있게 된다.
본 명세서에서 기술된 실시예는 병렬 아크 고장 차단을 제공한다. 전기 아크는 다양한 방식으로 정의될 수 있다. 본 발명의 문맥에서, 병렬 아크는, 통상적으로 비도전성 매체를 통해 흐르는 전류로부터 기인하는 스파크와 같은 빛을 내는 전기 방전을 생성하는 공기와 같은 통상적으로 비도전성 매체의 전기 절연 파괴를 지칭한다. 병렬 아크는 회로와 접지 소자와 같은 반대로 충전된 도전체들 사이에 발생하며, 고 전류 스파크와 미미한 또는 0 부하 임피던스로 특징지워질 수 있다. 본 발명의 이해를 위한 정의가 제공되며 본 발명을 제한하는 것을 의미하지 않으며, 당 분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이 전기 아크의 다른 정의가 적용 가능하다.
도 1을 특히 참조하면, 전형적인 병렬 아크 고장이 도시되어 있다. 도 1에 도시된 바와 같이, 병렬 아크(2)는 상대적으로 큰 임피던스(1) 양단에서 통상적으로 발견되는 2개의 반대로 충전된 도전체(3, 4)들 사이에서 또는 회로와 접지된 요소 사이에서 발생할 수 있다. 병렬 아크는 전류 스파크가 높고 부하 임피던스가 거의 또는 아예 없는 것으로 특징지워질 수 있다.
본 명세서에서 기술된 예시적인 실시예는 도 1에 도시된 유형과 같이 병렬 아크 고장의 검출 및 차단에 관한 것이다. 또한, 본 발명의 실시예는 병렬 아크 고장을 검출하기 위한 검출 전략을 사용한다. 본 발명은 병렬 아크 고장과, 예를 들어, 디머(dimmers), 드릴, 형광 램프 등에 의해 야기되는 과도 전류와 같은 다른 비-아크(non-arcing) 과도 부하 전류 사이를 구별하기 위한 아크 고장 패턴 인식을 위해 제공된다.
병렬 아크는 AC 전류 파형의 0 교차 근처에서 소멸된다(quenched). 아크가 소멸되므로, 실질적으로 전류 흐름이 존재하지 않는다. 추가적으로, 병렬 갭(parallel gap)에서 절연 피과(dielectric breakdown)가 발생하고 아크 전류의 리스트라이크(re-strike)가 발생하며 이에 의해 아크 전류가 재차 흐르기 시작한다. 리스트라이크 현상은 전류 파형의 0 교차에 걸쳐 반복된다. 일반적으로, 리스트라이크 현상은 도전 매체의 절연파괴의 결과로서 전류가 재점화되므로 전류 파형의 재점화라고 지칭된다. 리스트라이크의 경우에, 도전 매체는 병렬 갭이다.
도 2는 본 발명의 병렬 아크 고장 검출의 예시적인 실시예의 하드웨어 기능 블록도(300)이다. 교류 전류(AC) 신호(301)가 필터(302)에 입력된다. 필터링된 신호(303)는 아날로그-디지털 변환기(304)에 출력된다. 그 다음에 마이크로제어 기(306)에 의해 디지털 출력(305)이 프로세스된다. 메모리(308), 예를 들어, ROM(read only memory)은 마이크로제어기(306)에 각종 데이터 및 프로그램(307)을 제공한다. 마이크로제어기 출력(309)은 입력 신호(301)가 병렬 아크 고장 신호를 포함하는지 여부를 연산한다. 입력 신호(301)의 분석에 의해 결정한 것과 병렬 아크 고장이 존재함을 표시하는 마이크로제어기 출력(309)은 이후의 시점에서 저장 및 사용을 위해 (당 분야에서 통상의 지식을 가진 자에 의해 결정될 수 있는 재기록 가능한 메모리 저장 디바이스와 같은) 메모리(310)에 제공될 수 있다. 이와 달리, 점선으로 도시된 바와 같이, 출력(309)은 이하 기술되는 AFCI(410)에 제공될 수 있다.
도 4에서, 본 발명에 따른 아크 고장 전류 차단기(AFCI)의 예시적인 실시예가 도시되며 일반적으로 참조 번호(410)로 지칭된다. AFCI(410)는 그에 상주하는 병렬 아크 고장 검출 프로그램(414)을 갖는 마이크로제어기(306)를 포함한다.
유용하게는, 본 발명의 예시적인 실시예에서, 프로그램(414)은 병렬 아크 검출에 대해 이산 웨이블릿 변환 접근법을 사용한다. 프로그램(414)은 중요한 주파수로 간주되는 하나 이상의 신호 특징을 결정한다. 프로그램(414)은 이후 복수의 이산 웨이블릿 변환을 계산하도록 하나 이상의 신호 특징을 프로세스한다.
AFCI(410)의 예시적인 실시예는 브랜치 회로(422) 양단에서 중성 도전체(418) 및 라인 도전체(420)와 전기적 통신하는 부하(416) 내에 위치하도록 구성된다. 프로그램(414)을 통해, AFCI(410)는 병렬 아크 고장의 검출 시에 라인 도전체(420) 양단에서 분리 가능한 접촉부(424)를 선택적으로 개방하도록 구성된다. 이러한 방식으로, AFCI(410)는 브랜치 회로(422) 내의 병렬 아크를 검출하고 브랜치 회로에 대한 전력을 차단한다.
접촉부(424)는 알려진 방식으로 트립 메커니즘(426)에 의해 개방된다. 예를 들어, 접촉부(424)는 당 분야에서 알려진 바와 같이 스프링식 트립 메커니즘(도시되지 않음)에 의해 개방될 수 있다.
프로그램(414)에 의해 활성화되는 것에 부가하여, 트립 메커니즘(426)은 라인 도전체(420)와 직렬로 접속된 바이메탈(430)을 갖는 통상적인 열-자기(thermal-magnetic) 과전류 디바이스(428)에 의해 또한 활성화될 수 있다. 예를 들어, 바이메탈(430)은 바이메탈에 대한 과전류의 인가 시에 알려진 방식으로 굽혀져서 트립 메커니즘(426)의 활성을 초래할 수 있다. 추가적으로, 바이메탈(430)은 바이메탈 양단의 단락 회로의 인가 시에 트립 메커니즘(426)을 활성화할 수 있는 자기적으로 작동할 수 있는 전기자(magnetically actuated armature)(432)를 포함할 수 있다.
몇몇 예시적인 실시예에서, AFCI(410)는 통상적인 직렬 아크 검출기(432)를 포함할 수 있다. 직렬 아크 검출기(432)는 라인 도전체(420) 양단에서 직렬 아크의 검출 시에 트립 메커니즘(426)을 활성화하도록 구성된다. 따라서, 본 발명의 프로그램(414)은 기존의 직렬 AFCI 검출과 병렬적으로 또는 이와 별도로 작동할 수 있다.
이러한 방식으로, AFCI(410)의 예시적인 실시예는 과전류 및 단락 회로 보호를 제공하는 과전류 디바이스(428)와, 직렬 아크 고장 검출을 제공하는 직렬 아크 고장 검출기(432)와, 본 발명의 예시적인 실시예에서, 병렬 아크 고장 검출을 제공 하는 프로그램(414)을 적분한다.
도 4는 병렬 아크를 검출하는 방법의 예시적인 실시예를 도시하는 도 3의 프로세스(350)에 또한 대응한다. 달리 표시되지 않는 한, 방법은 임의의 적적한 순서로 수행될 수 있고/있거나 둘 이상의 단계가 동시에 수행될 수 있다. (352)에서 전류가 감지된다. (354)에서 신호가, 예를 들어, 노이즈를 제거하도록 필터링된다. (356)에서 신호가 아날로그로부터 디지털로 변환된다. (358)에서 마이크로제어기는 이산 웨이블릿 변환 수학식을 이용하여 신호를 프로세스하고 이산 웨이블릿 계수를 연산한다. (350)에서 실질적으로 병렬 아크 고장을 검출하는 모든 조건이 충족되는 경우, 마이크로제어기는 (352)의 입력 신호에서의 병렬 아크 고장의 존재를 시그널링한다. 메모리, 예를 들어, ROM은, 예를 들어, 웨이블릿 필터, 임계치 및 검출 조건에 대해 마이크로제어기와 상호 작용한다.
이산 웨이블릿 변환. 도 2의 예시적인 실시예를 참조하면, 마이크로제어기(306)가 디지털 신호 출력(305) 및 이산 웨이블릿 변환(DWT)을 이용하여, 예를 들어, 도 5에 도시된 바와 같이, 이산 웨이블릿 계수를 연산하는 프로그램(314)을 실행한다. 메모리(308)는 웨이블릿 필터, 사전 결정된 임계치 및 검출 조건을 포함하는 각종 데이터 및 프로그램(307)을 마이크로제어기(306)에 제공한다. 마이크로제어기(306)는 이산 웨이블릿 계수를 이용하여, 입력 신호(301)가 병렬 아크 고장 신호를 포함하는지 여부를 결정한다.
웨이블릿은 주어진 신호를 각종 주파수 성분으로 분할하고 각각의 주파수 성분을 그 스케일에 매칭하는 해상도로 분석하는 수학적인 함수이다. 웨이블릿 변환 은 웨이블릿에 의한 신호의 표시이다. 각각의 DWT는 그 존재 구간에 걸쳐 0에 대해 적분하는 유한 길이의 짧은 파형이다. 이산 웨이블릿 파형의 경우에, 웨이블릿은 마더(mother) 웨이블릿으로서 알려진 고속 감쇠 발진 파형이다. 웨이블릿 변환은 비연속성 및 예리한 피크를 갖는 신호를 나타낼 수 있고, 유한의, 비주기 및/또는 비고정 신호를 분해하고 재구성하며, 마더 웨이블릿과 현재의 신호 사이의 상관 치수를 제공할 수 있기 때문에, 통상적인 푸리에 변환(FT) 및 고속 푸리에 변환(FFT)에 비해 장점을 갖는다.
본질적으로, 이산 웨이블릿 변환은 디지털 신호(305)의 각종 주파수 성분을 분석하기 위해, 디지털 필터 뿐만 아니라, 충분한 시간 해상도(time resolution)를 사용한다. 신호 에 대해 DWT를 이용하는 동안, 신호는 고 주파수를 분석하기 위해 일련의 고역 통과 필터를 통과하고 저 주파수를 분석하기 위해 일련의 저역 통과 필터를 통과한다.
예시적인 실시예에서, 소정의 신호에 대해 병렬 아크를 검출하기 위해 신호는 10KHz에서 샘플링되고, 신호는 900Hz의 컷오프 주파수를 갖는 하나의 폴의 저역 통과 필터와 1500Hz의 컷오프 주파수를 갖는 하나의 폴의 고역 통과 필터를 통과한다.
DWT가 신호 상에서 사용될 때, DWT 계수를 연산하기 위해 2개의 연산이 수행되며, 이들 연산은 서브샘플링 및 필터링이다. 필터링은 신호의 해상도를 변경하는 반면, 업 서브샘플링 및 다운 서브샘플링을 포함하는 서브샘플링은 신호 응답의 스케일을 변경한다.
이산 웨이블릿 계수 계산. 본 발명의 예시적인 실시예에서, 이산 웨이블릿 계수 계산은 도 2에 도시된 본 발명의 예시적인 실시예에서 마이크로제어기(306)에 대한 입력인 디지털 신호(305)로서 또한 알려진, 이산 시간 신호 x[n]으로부터 시작한다. 이산 웨이블릿 계수 계산(들)은 먼저 신호 x[n]의 분해(decomposition)를 제공하도록 수행된다.
이산 웨이블릿 계수에 관해, 2개의 필터 계수 세트가 존재한다. 본 명세서에서 필터는 일반적으로 포맷 필터로 지칭되며, 인덱스 n에서의 필터 h에 대해 n=1, 2, 3, 4, ..., n+1이다. 분해를 위한 필터 계수는 h[n]으로 지칭되며 Hi_D 및 Lo_D으로 표시되며 이산 웨이블릿 변환 계산의 분해 함수는 도 7의 플로우차트에서 도시된 동일한 콘볼루선 및 본 명세서에서 기술된 수학식 (1), (2), (3) 및 (4)을 사용한다.
필터링 . 먼저, 계수를 계산하는 것은 이러한 신호를 임펄스 응답 h[n]을 위한 하프 밴드 저역 통과 디지털 필터를 통과하는 것을 수반한다. 이것은 수학적으로 식(1)으로 표현될 수 있다.
저역 통과 :
Figure 112009081396303-PAT00001
두 번째로, 신호는 또한 임펄스 응답 g[n]을 갖는 하프 밴드 고역 통과 디지털 필터를 통과하며 수학적으로 식(2)으로 표현된다.
고역 통과 :
Figure 112009081396303-PAT00002
스케일링. 식(1) 및 (2)의 필터링 프로세스 이후에, 신호 해상도가 절반으로 되는 한편 스케일은 변경되지 않은 채로 유지된다. 스케일을 절반으로 하는 프로세스는, 예를 들어, 식(3) 및 식(4)에 의해 다음과 같이 표현된다.
해상도 :
Figure 112009081396303-PAT00003
해상도 :
Figure 112009081396303-PAT00004
필터 출력 yhigh 및 ylow는 각각, 고역 통과 및 저역 통과 필터의 결과이며, 서브샘플링 해상도 변경은 식(3) 및 식(4)의 결과이다.
식(3) 및 식(4)의 결과는 1) 단지 절반 수의 샘플이 신호 내에 유지되므로 시간 해상도가 절반으로 되고, 2) 신호가 단지 주파수 대역의 절반을 유지하여, 주파수 불확실성이 절반으로 되므로 주파수 해상도가 증배되는 것을 포함한다.
DWT 분해 프로세스로서 알려진 식(3) 및 식(4)의 계산은 한 회의 반복에 대해 수행될 수 있거나, 또는 도 5에 도시된 바와 같이, 원하는 시간 해상도 및 원하는 주파수 해상도를 획득하기 위한 "n" 레벨에 대해 계산이 반복될 수 있다. 레벨 "n"은 원하는 시간 및 주파수 해상도와 같은 인자의 고려에 있어 당 분야에서 통상의 지식을 가진 자에 의해 결정될 수 있다.
마이크로제어기(306)(도 2)에 대한 디지털 신호(305)(도 2) 입력과 같은 샘플 신호의 예시적인 분해는 신호 크기에 있어 10 도비쉬 마더 웨이블릿을 사용한다. 마더 웨이블릿은 이하 더 기술되며 분해 계산(들)을 위한 범용 웨이블릿 계수 트리는 도 6에 예시되어 있다.
마더 웨이블릿 . 마더 웨이블릿을 기술하기 이전에 마더 웨이블릿은 도비쉬 웨이블릿으로서 알려진 웨이블릿 세트의 일부분이라는 것에 주목해야 한다. 도비쉬 웨이블릿(Daubechies wavelet)은 이산 웨이블릿 변환(DWT)을 정의하는 직교 웨이블릿의 패밀리이며, 이산 웨이블릿 변환(DWT)의 주체인 소정의 신호에 대해 배니싱 모멘트(vanishing moments)의 최대 수로 특징지워진다. 마더 웨이블릿은 1) 신호(사인파)의 형상, 2) 관심 주파수 범위, 3) 사전 포착된 파형(들)으로부터 획득된 경험적 데이터와 같은 인자를 고려하여 당 분야에서 통상의 지식을 가진 자에 의해 선택될 수 있다. 당 분야에서 통상의 지식을 가진 자는 마더 웨이블릿의 신호 측정을 획득하기 위해 마더 웨이블릿의 배니싱 포인트(vanishing points)(또는 배니싱 모멘트)를 또한 조사할 수 있다.
예시적인 실시예에서, 상기 인자 1) 내지 3)과 마더 웨이블릿에서의 배니싱 포인트 또는 배니싱 모멘트의 수에 대한 조사는 이상적인 마더 웨이블릿이 도비쉬라는 것을 발견하였다.
웨이블릿 계수 트리는 앞서 설명된 10KHz의 예시적인 샘플링 주파수에 대응한다. 신호 분해 주파수 대역은 샘플링 주파수에 의존한다는 것이 이해될 것이다. 최종 "n" 레벨 또는 최종 계수 cAn 및 cDn은 도 6에 도시된 바와 같이, 일반적으로, 이산 웨이블릿 변환 프로세스에 대한 중요 계수이다.
계수 cAn 및 cDn은 이하 설명된 예시적인 신호 분해에서 사용된다. 당 분야에서 통상의 지식을 가진 자는 도 6에 도시된 바와 같이, (602)에서 선험적으로 결정된 최종 또는 "n" 레벨로 범용 웨이블릿 계수를 계산하기 위해 적절한 "n" 레벨 계수를 결정할 수 있다.
전술한 필터 g[n] 및 h[n]은 직교 미러 필터(Quadrature Mirror Filter : QMF)(QMFFilters h[] 및 g[]))이며 미러 수학식은 다음과 같은 방식으로 관련되는 웨이블릿 계수 QMF를 획득하도록 사용된다.
QMF 관계 :
Figure 112009081396303-PAT00005
DWT 계산의 세부 사항 본 명세서에서, 도 7을 참조하면, 동작(410 내지 417)에서 이산 웨이블릿 알고리즘이 채용된다. 도시된 바와 같이, 샘플링된 신호는 콘볼루션된 신호에 대한 인덱스를 지칭하는 OuterIndex, 세부 계수의 합의 절대 값인 SumCD, 및 사용 중인 필터의 인덱스인 InnerIndex를 갖는 신호로서 초기에 정의되며, 각각은 0으로 설정된다(동작 블록(410)).
먼저, OuterIndex가 콘볼루션된 신호의 길이보다 작은지 여부가 결정된다(결정 블록(411)). OuterIndex가 콘볼루션된 신호의 길이보다 작지 않으면, SumCD의 값이 0으로 반환된다(동작 블록(413)). 반대로, OuterIndex가 콘볼루션된 신호의 길이보다 작으면, 개별적인 세부 계수인 SumCD의 값이 0으로 설정되고, JumpIndex의 값이 콘볼루션된 신호의 값에 2를 곱한 값으로 설정된다(동작 블록(414)).
그 다음에, InnerIndex가 필터의 길이보다 작은지 여부가 결정된다(결정 블록(415). InnerIndex가 필터의 길이보다 작지 않으면, CD의 값은 신호의 값이 가산된 CD의 값으로 설정된다(동작 블록(416)). 여기서, 신호 값은 필터의 값이 승산된 Innerndex의 값에 가산된 JumpIndex의 값이다. 이러한 프로세스는 InneIndex가 필터의 길이보다 작지 않은 것으로 결정될 때까지 반복된다. 이러한 포인트에서, CD의 값은 CD의 절대 값으로 설정되고 SumCD의 값은 CD의 값이 가산된 SumCD의 절대 값으로 설정된다(동작 블록(417)).
도 8을 참조하면, 병렬 아크 고장 전류 차단(AFCI)을 수행하기 위한 장치(1)가 제공된다. 도 8의 장치(1)는 전류 신호가 생성되는 부하를 감지하도록 구성되는 바이메탈과 같은 저항성 소자(10)를 포함하는 전류 센서(10)를 포함한다.
전류 센서(10) 바이메탈은 6mOhms(밀리오옴)(15A에서) 또는 3mOhms(밀리오옴)(20A에서)의 실온에서 특성 저항을 갖는 저항성 재료로 형성될 수 있다. 본 발명의 실시예는 예시적인 저항성 소자로서 바이메탈을 갖는 것으로 개시하였지만, 본 발명의 범위는, 예를 들어, 브라스, 브론즈, 구리 합금, 강철, 스테인레스 스틸, 인코넬 스틸 및/또는 카본 스틸 합금과 같은 본 명세서에서 개시된 목적에 적합한 다른 저항성 소자를 포함하며, 이들로만 제한되지 않는다. 또한, 전류 센서는선택적으로 제곱 평균 제곱근(root mean square : RMS) 전류 측정 유닛, 피크 대 피크(p-p) 전류 측정 유닛, 홀 효과(Hall effect) 전류 센서, 전류 변환기, 또는 임의의 다른 적절한 디바이스도 포함할 수 있다.
선택적으로, 전류 센서(10)로부터의 출력 신호는 신호 라인(55) 상에서 활성 저역 통과 필터(20)에 전달될 수 있다. 또한, 마이크로제어기(306)에 의해 제공될 수 있는 테스트 신호(90)는 합산 활성 저역 통과 필터(20)에 또한 제공될 수 있다. 일 실시예에서 RMS 측정은 10kHz의 샘플링 레이트에서 유닛이 동작하고 전류 신호로부터 약 6kHz - 60Hz의 주파수를 갖는 서브 신호를 제외한 서브 신호를 필터링하는 활성 저역 통과 필터(20)를 포함한다. 다른 실시예에서, 전류 센서(10)로부터의 출력 신호는 병렬 아크 신호 라인(44) 상에서 병렬 아크 검출 유닛(302)에 대해 전달할 수 있다
합산 필터(20)로부터의 신호 출력은 병렬 아크 신호 라인(44) 및 RMS 전류 신호 라인(55)에 대해 통신된다. 병렬 아크 검출 유닛(302)은 신호 라인(44) 상에 배치되고 전류 측정 유닛(50)은 신호 라인(55) 상에 배치된다. 병렬 아크 검출 유닛(302)은 전류 신호에서 병렬 아크를 검출하는데 사용하기 위해 병렬 아크 신호 채널(49)을 통해 마이크로제어기(306)에 제 1 신호를 출력하기 위한 필터로서 구성된다. 전류 측정 유닛(50)은, 예를 들어, RMS 전류 측정 및 아크 검출 샘플 타이밍의 수행에서 사용하기 위해 마이크로제어기(306)에 제 2 신호를 출력하도록 구성된다. 다른 실시예에서, 전류 측정 유닛(50)은 선택적으로 RMS 전류 측정 유닛, p-p 전류 측정 유닛, 홀 효과 전류 센서 또는 임의이 다른 적절한 디바이스를 포함한다.
다른 실시예에서, 전류 센서(10)로부터의 출력 신호는 병렬 아크 신호 라인(44) 상에서 병렬 아크 검출 유닛(302)과 직접 통신할 수 있다. 선택적으로, 테스트 신호(90)도 병렬 아크 검출 유닛(302)에 직접 제공될 수 있다. 일 실시예에서, 병렬 아크 검출 유닛(302)은 10kHz의 샘플링 레이트에서 동작하고 전류 신호로부터 약 150-900Hz의 주파수를 갖는 서브 신호를 제외한 모든 서브 신호를 필터링한다. 이를 위해, 병렬 아크 검출 유닛(302)은 저역 통과 필터(41) 및 고역 통과 필터(42)를 포함한다.
일 실시예에서, 마이크로제어기(306)는 전류 크기의 표시를 결정하기 위해 전류 측정 유닛(50)으로부터 수신된 제 2 신호를 프로세스하도록 구성된다. 보다 구체적으로, 전류 측정 유닛(50)으로부터 수신된 제 2 신호는 임의의 샘플이 사전 결정된 범위의 값보다 크거나 작은지를 식별하도록 프로세스된다. 일 실시예에서, 마이크로제어기(306)는 약 10KHz의 레이트로 전류 측정 유닛(50)으로부터 수신된 제 2 신호를 샘플링하고 제곱 평균 제곱근의 합(root mean sum of squares)을 연산한다. 예를 들어, DC 바이어스를 제거한 후에, 각각의 판독의 제곱의 제곱근 합을 취하고, 0 카운트 및 4060 카운트의 포화 레벨을 갖는 마이크로제어기(406)에 상주하는 12 비트 아날로그-디지털 변환기(ADC)를 이용하여, 0 암페어를 측정하는 전류 측정 유닛(50)으로부터 수신된 바와 같은 전류 신호가 2048 카운트를 판독하면, 36보다 작은 RMS 전류 카운트(즉, 0의 ADC 포화 레벨에 상대적으로 근접한)가 상대적으로 큰 네거티브 전류를 나타내는 것으로 이해되고, 4060보다 큰 RMS 전류 카운트(즉, 4096의 ADC 포화 레벨에 상대적으로 근접한)가 상대적으로 큰 포지티브 전류를 나타내는 것으로 이해된다.
다른 실시예에서, 병렬 아크 검출 장치는, 예를 들어, 마이크로제어기(306)와 신호 통신하는 고역 통과 필터(31)를 포함하는 직렬 아크 고장 검출 유닛(30)과 같은 각종 다른 고장 검출 방법 및 장치를 추가적으로 포함하거나, 또는 이와 결합될 수 있다.
장치(1)는 마이크로제어기(306)에 전압 0 교차 포인트의 신호 표시를 제공하기 위해 중립 라인(12)에 결합된 0 교차 검출 회로(88)를 더 포함한다. 도 8에 도시된 바와 같이, 0 교차 검출 회로(88)는 마이크로제어기(306)에 전력을 공급하는 AC 전압으로부터 소싱되고 중립 라인에 결합된다. 이러한 0 교차 검출 회로(88)는 공지되어 있고 당 분야에서 통상의 지식을 가진 자에 의해 이해되는 각종 구성이 가능하다. 이와 달리 장치(1)는, 예를 들어, 전류 0 교차 검출 회로로서 포함하여, 당 분야에서 잘 알려진 다양한 방식으로 마이크로제어기(306)의 0 교차의 표시를 제공하도록 구성될 수 있다.
마이크로제어기(306)는 병렬 아크 검출 유닛(302)으로부터 수신된 바와 같은 제 1 신호를 분해하도록 구성된다. 본 발명의 실시예에 따르면, 외부 연산으로부터, 및 적어도 부분적으로 전류 검출 유닛(50)으로부터 수신된 바와 같은 제 2 신호 내에 포함된 정보로부터 획득되는 마더 웨이블릿과 같은 이산 웨이블릿 변환(DWT)을 통해 분해가 성취된다.
따라서, 마이크로제어기(306)가 병렬 아크 검출 동작에 DWT를 적용할 때, 마이크로제어기(306)는 아크와 연관될 수 있는 패턴 또는 기호(signature)를 식별하고, 해당 패턴 또는 기호에 대해 근접한 상관을 제공하는 사전 결정된 마더 웨이블릿을 선택하며, 최적화된 신호 대 잡음 비를 제공하는 아크를 분석하기 위한 주파수 범위를 선택하고, 포커스 영역으로서 파형의 일부분을 선택하며, 파형의 선택된 부분에 대응하는 요구된 윈도우 크기를 선택함으로써 동작할 수 있다.
분해의 결과는 병렬 아크의 존재의 결정 및 트립 신호의 발행에 있어서 마이크로제어기(306)에 의해 자체로 채용되는 이산 웨이블릿 계수의 연산이다. 즉, 마이크로제어기(306)는 바람직하게 트립 신호 생성을 위한 하나 이상의 임계 조건이 충족되는 것을 적분된 이산 웨이블릿 계수가 표시할 때 트립 신호를 생성하도록 구성된다. 여기서, 임계 조건은 병렬 아크가 발생하는 것을 표시하는 신호 측정을 지칭한다.
마이크로제어기(306)는 앞서 기술된 바와 같이 DWT 계수를 연산하고 DWT 계수의 절대 값의 합(SumCD)을 연산하도록 구성된다. SumCD 값은 측정된 신호의 아크 컨텐츠(arcing content)의 상대 표시인 것으로 간주된다. 마이크로제어기(306)는 연산된 SumCD 값을 계수 임계치(Coefficient Threshold : CT) 값으로 지칭되는 사전 결정된 값과 비교하도록 또한 구성된다. CT는 SumCD의 베이스라인 노이즈 레벨의 상대 표시를 제공한다. 마이크로제어기(306)는 SumCD와 CT 값 사이의 차이에 의존하여 사전 결정된 레이트에서 증가되거나 또는 감소되는 값을 갖는 적분기 함수를 포함한다. 바람직하게, 하프 사이클 SumCD가 CT보다 작으면, 적분기 값은 사전 결정된 퍼센티지의 그 전류 값, 예를 들어, 적분기 값 = (적분기 값) - (적분기 값/32)만큼 감소될 것이다. 하프 사이클 SumCD가 CT 값보다 크면, SumCD 값으로부터 CT 값이 감산되고 적분기 값에 가산된다. 비교 및 적분은 후속의 하프 사이클에 걸쳐 반복된다. 적분기 값이 사전 결정된 적분기 임계치(IT)보다 높은 것으로 결정되면, 병렬 아크 조건이 존재하는 것으로 결정된다.
표준 UL 1699와 같은 산업 표준에 따라 병렬 아크 테스트를 수행하고, 압축기 모터 부하와 같은 알려진 높은 돌입 전류 부하에 대해 수행되는 테스트와 비교하는 것과 같은 임의의 수의 방식으로 CT 값이 결정될 수 있음이 이해될 것이다.
도 8을 계속 참조하면, 장치는 마이크로제어기(306)에 결합되는 주변 온도 센서(60)를 더 포함할 수 있다. 주변 온도 센서(60)는 적어도 저항성 소자(10)의 주변 온도를 측정하고 이 측정치를 마이크로제어기(306)에 출력한다. 마이크로제 어기(306)는 앞서 언급된 계산에 있어서 저항성 소자(10)의 임의의 온도 변경을 보상할지 여부를 결정한다.
또한, 장치는, 예를 들어, 푸시 유형 스위치와 같은 테스트 스위치(70)를 더 포함할 수 있다. 테스트 스위치(70)에 대한 푸시는 병렬 아크 테스트 라인(72)을 통해 마이크로제어기(306)에 결합되고 오퍼레이터가 국소 및 비국소(non-local) 규정에 따라 인스톨 시에 장치를 테스트하도록 한다. 앞서 기술된 바와 같이, 다른 실시예에서, 병렬 아크 검출 장치는 각종 다른 고장 검출 방법 및 장치를 포함하거나, 또는 이와 결합될 수 있다. 예를 들어, 테스트 스위치(70)는 마이크로제어기(306)와 신호 통신하는 직렬 아크 테스트 라인(71)을 추가적으로 포함할 수 있다.
이제 도 9를 참조하면, 병렬 고장 전류 차단(AFCI)을 수행하는 방법이 기술될 것이다. 본 명세서에서의 알고리즘은 바람직하게 병렬 아크가 검출될 때까지 연속적으로 실행될 것이다. 도 9에 도시된 바와 같이, 알고리즘의 시작 시에(동작 블록(100)), 부하 전류의 한 전력 사이클의 데이터의 감지가 발생하고 0 교차 검출 회로(88)를 통해 포지티브 0 교차가 검출되는지에 대한 결정이 행해진다(결정 블록(200, 201)).
신호는 바람직하게, 예를 들어, 필터(302)(도 2)를 이용하여 바람직하지 않은 성분을 제거하도록 필터링된다. 필터(302)(도 2)로부터의 신호 출력은 동작(206, 207)에서 이산 웨이블릿 계수의 계산(들) 시에 사용된다. 이산 웨이블릿 계수 계산(들)은 이산 시간 신호 x[n]으로 시작하며, 도 3에 도시된 본 발명의 예 시적인 실시예에서 마이크로제어기(306)(도 2)에 입력되는 디지털 신호(305)(도 2)로서 또한 알려져 있다.
도 9를 다시 참조하면, 대안적으로 한 전력 사이클의 데이터는 포지티브 하프 사이클 및 네거티브 하프 사이클을 포함하는 것으로서 간주될 수 있음이 이해될 것이다. 이산 웨이블릿 계수 계산(들)은 바람직하게는 포지티브 하프 사이클 및 네거티브 하프 사이클에 대해 개별적으로 계산된다.
포지티브 0 교차가 검출되었으면, 포지티브 하프 사이클 샘플에 대한 병렬 아크채널(49)의 샘플링이 시작된다(동작 블록(202)). 일단 포지티브 하프 사이클 샘플링이 완료되는 것으로 결정되면(결정 블록(204)), 포지티브 하프 사이클에 대해 이산 웨이블릿 변환 계수가 계산되고, 절대 계수의 합이 연산된다(동작 블록(206)).
포지티브 0 교차가 검출되지 않았으면, 네거티브 0 교차가 0 교차 검출 회로(88)를 통해 검출되는지 여부에 대한 결정이 행해진다(결정 블록(201)). 네거티브 0 교차가 검출되었으면, 병렬 아크 채널(49)(도 8)의 네거티브 하프 사이클 샘플에 대한 샘플링이 시작된다(동작 블록(203)). 일단 네거티브 하프 사이클 샘플링이 완료된 것으로 결정되면(결정 블록(205)), 네거티브 하프 사이클에 대해 이산 웨이블릿 변환 계수가 계산되고 절대 계수의 합이 연산된다(동작 블록(207)).
도 9를 다시 참조하면, 포지티브 및 네거티브 하프 사이클에 대해 계산된 이산 파형 계수 값이 각 하프 사이클에 대한 이산 파형 계수의 합이 사전 결정된 계수 임계치보다 큰지를 결정하도록 분석된다(결정 블록(212)). 그러한 경우, 사전 결정된 범위 밖에 있는(즉, 크거나 또는 작은) 카운트를 갖는 전류 하프 사이클에서의 샘플링된 RMS 신호의 충분한 수의 포인트가 존재하는지에 대해 결정된다(결정 블록(215)). 예를 들어, (사전 결정된 범위에 대해) 충분히 높거나 낮은 샘플링된 RMS 신호의 4 이상의 포인트가 존재하면, 샘플링된 RMS 신호는 포화 상태에 있는 것으로 간주된다. 그러한 경우, 계수의 합은 사전 결정된 계수 임계치에 걸쳐 적분된다(동작 블록(216)).
각 하프 사이클에 대한 이산 파형 계수의 합이 사전 결정된 계수 임계치보다 작은 것으로 결정되면(동작 블록(212)), 적분기는 사전 결정된 양만큼 감소된다(동작 블록(214)).
마지막으로, 도 9를 참조하면, 0 및 0이 아닌 이산 웨이블릿 계수에 기초하여 모든 임계 기준이 충족되는지가 결정된다(동작 블록(217)). 임계 기준이 충족되는 것으로 결정되면, 트립 신호가 발행된다(동작 블록(222)). 여기서, 충족되는 임계 기준의 결정은 적분기 값을 사전 결정된 적분기 임계치와 비교하고, 적분기가 값이 사전 결정된 적분기 임계치를 초과하는지를 결정함으로써 성취된다.
본 발명의 실시예는 이들 프로세를 실시하는 컴퓨터 구현 프로세스 및 장치의 형태로 구현될 수 있다. 본 발명은 플로피 디스크, CD-ROM, 하드 드라이브, USB(universal serial bus) 드라이브와 같은 실재적인 매체, 또는 컴퓨터 프로그램 코드가 컴퓨터에 의해 로드되고 실행될 때, 컴퓨터가 발명을 실시하는 장치가 되며, 예를 들어, RAM(random access meory), ROM(read only memory), EPROM(erasable programmable read only memory)과 같은 임의의 다른 컴퓨터 판독 가능한 저장 매체로 구현되는 인스트럭션을 포함하는 컴퓨터 프로그램 코드를 갖는 컴퓨터 프로그램 제품의 형태로 또한 구현될 수 있다. 본 발명은, 예를 들어, 컴퓨터에 의해 로드되고/되거나 실행되거나, 또는 전기 와이어링이나 케이블링을 통해, 광 파이버를 통해, 또는 전자기 방사선을 통하는 것과 같은 몇몇 전송 매체를 통해 전송되는 저장 매체에 저장되는지에 따라, 컴퓨터 프로그램 코드의 형태로 또한 구현될 수 있으며, 컴퓨터 프로그램 코드가 컴퓨터에 의해 로드되고 실행될 때, 컴퓨터는 발명을 실시하는 장치가 된다. 범용 마이크로제어기 상에서 구현될 때, 컴퓨터 프로그램 코드는 특정의 논리 회로를 생성하도록 마이크로제어기를 구성한다. 실행 가능한 기술적 효과는 감지된 부하 전류의 크기가 사전 결정된 임계치보다 크고 트립 신호 생성을 위한 사전 결정된 임계 조건이 충족되는 것을 이산 웨이블릿 계수의 합이 표시할 때 전기 회로의 동작을 차단하는데 사용하기 위해 2차 신호를 제 1 및 제 2 계수로 수신하여 분해하고, 트립 신호를 생성하는 것이다.
본 발명은 예시적인 실시예를 참조하여 기술되었으나, 당 분야에서 통상의 지식을 가진 자라면 본 발명의 범위로부터 벗어나지 않고 다양한 변경이 행해지고 균등물리 대체될 수 있음이 이해될 것이다. 또한, 그 본질적인 범위로부터 벗어나지 않고 본 발명의 개시 내용에 대해 특정의 상황 및 재료를 적응시키도록 다수의 수정이 행해질 수 있다. 따라서, 본 발명은 본 발명을 수행하도록 고려된 최상의 모드로서 개시된 특정의 예시적인 실시예로 제한되지 않으나, 본 발명은 첨부되는 특허 청구 범위 내에 해당하는 모든 실시예를 포함할 것이다.
첨부 도면에 대해 간략하게 참조가 행해지며 도면에서
도 1은 병렬 아크 고장의 도시를 예시하고,
도 2는 본 발명의 예시적인 실시예의 하드웨어 기능 블록도이며,
도 3은 본 발명의 예시적인 실시예의 플로우차트이고,
도 4는 본 발명의 예시적인 실시예의를 구현하는 아크 고장 전류 차단기의 개략적인 도면이며,
도 5은 본 발명의 예시적인 실시예에 대한 이산 웨이블릿 변환 분해 프로세스를 도시하는 도면이고,
도 6은 본 발명의 다른 예시적인 실시예의 이산 웨이블릿 계수 트리를 도시하는 도면으로서, 계수의 수가 선험적으로 결정된 레벨로 될 수 있음을 도시하는 도면,
도 7은 이산 웨이블릿 계수 연산 알고리즘을 도시하는 흐름도이고,
도 8은 본 발명의 마이크로제어기 기반형 아크 고장 검출기의 실시예의 개략적인 도면이며,
도 9는 본 명세서에서 기술된 병렬 검출을 위한 예시적인 방법을 도시하는 도면이고,
도 10은 0 교차 검출 회로의 예시적인 형태의 개략적인 도면이다.
도면의 주요 부분에 대한 부호의 설명
301 : 교류 전류(AC) 신호 302 : 필터
303 : 필터링된 신호 304 : 아날로그-디지털 변환기
305 : 디지털 출력 306 : 마이크로제어기
307 : 데이터 및 프로그램 308 : 메모리
309 : 마이크로제어기 출력

Claims (10)

  1. 전기 회로에서 전류를 차단하는 장치로서,
    상기 전기 회로 내에 배치되어 전기 부하를 저장하는 전류 감지 디바이스(10)-상기 전류 감지 디바이스(10)는 그를 통과하는 부하 전류를 나타내는 출력 신호를 제공하도록 구성됨-와,
    상기 전류 감지 디바이스(10)와 신호 통신하여, 상기 전류 감지 디바이스(10)에 의해 생성된 출력 신호를 수신하도록 구성되는 검출 유닛(302)-상기 검출 유닛(302)은 상기 출력 신호에 기초하여 2차 신호를 출력하도록 구성되고 배치됨-과,
    상기 검출 유닛(302)에 결합된 마이크로제어기(306)-상기 마이크로제어기(306)에 의해 실행될 때, 컴퓨터 실행 가능한 인스트럭션에 응답하여 상기 마이크로제어기(306)가 이산 웨이블릿 변환을 통해 상기 2차 신호를 수신하고 분해하여 이산 웨이블릿 계수를 획득하고, 상기 이산 웨이블릿 계수의 합을 연산하며, 상기 이산 웨이블릿 계수의 상기 합을 사전 결정된 임계치와 비교하고, 감지된 부하 전류가 사전 결정된 임계치보다 크고 상기 이산 웨이블릿 계수의 상기 합이 트립 신호 생성을 위한 사전 결정된 임계치 조건이 충족됨을 통합적으로 표시할 때 트립 신호를 생성하도록 함-를 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 출력 신호의 타이밍에 관련되고 상기 임계치 조건이 충족되는지의 결정에 있어 상기 마이크로제어기(306)에 의해 채용되는 측정 신호를 상기 마이크로제어기(306)에 출력하도록 구성되는 전류 측정 유닛(50)을 더 포함하는
    장치.
  3. 제 1 항에 있어서,
    상기 마이크로제어기와 신호 통신하여 배치되는 검출 회로를 더 포함하며, 상기 검출 회로(88)는 상기 출력 신호의 0 교차 인스턴스(zero cross instance)를 검출하고 후속하여 상기 2차 신호를 분해하는 것을 상기 마이크로제어기(306)에 지시하도록 또한 구성되고 배치되는
    장치.
  4. 제 3 항에 있어서,
    상기 마이크로제어기(306)는 상기 마이크로제어기(306)에 의해 실행될 때, 컴퓨터 실행 가능한 인스트럭션에 응답하여 상기 마이크로제어기(306)가 포지티브 및 네거티브 하프 사이클에 대해 개별적으로 2차 신호를 분해하도록 하는
    장치.
  5. 제 1 항에 있어서,
    상기 마이크로제어기(306)는 적분기를 더 포함하며, 상기 이산 웨이블릿 계수의 상기 합이 사전 결정된 계수 임계치에 걸쳐 적분되고, 상기 마이크로제어기(306)는 상기 제 2 부하 전류가 사전 결정된 임계치보다 높고 상기 적분기의 값이 사전 결정된 임계치 조건보다 높을 때 상기 전기 회로의 동작을 차단하는데 사용하기 의한 트립 신호를 송출하는
    장치.
  6. 회로에 대해 아크 고장 전류 차단(arc fault current interruption : AFCI)을 수행하는 컴퓨터로 구현된 방법으로서,
    상기 회로와의 전기적 통신에서의 전류 감지 디바이스에서의 부하 전류를 감지하는 단계와,
    상기 전류 감지 디바이스와의 신호 통신에서 검출 유닛에서의 2차 부하 전류의 전류를 반영하는 2차 신호를 생성하는 단계와,
    상기 검출 유닛에 결합된 마이크로제어기에서 상기 2차 신호를 사전 결정된 주파수로 샘플링하는 단계와,
    상기 2차 신호의 크기를 결정하는 단계와,
    상기 2차 신호의 성분으로부터 이산 웨이블릿 계수를 연산하는 단계와,
    상기 이산 웨이블릿 계수의 합을 연산하는 단계와,
    상기 이산 웨이블릿 계수의 상기 합을 사전 결정된 임계치와 비교하는 단계와,
    임계 기준이 상기 이산 웨이블릿 계수의 상기 합 및 상기 2차 신호의 상기 크기에 기초하여 충족되는지 여부를 결정하는 단계와,
    충족되는 경우, 상기 회로의 동작을 차단하도록 트립 신호를 송출하는 단계를 포함하는
    방법.
  7. 제 6 항에 있어서,
    상기 2차 신호가 포지티브 또는 네거티브 0 교차를 나타낼 때 상기 2차 신호의 상기 샘플링을 트리거하는 단계와,
    상기 포지티브 및 네거티브 하프 사이클에 대해 상기 2차 신호를 개별적으로 분해하는 단계를 더 포함하는
    방법.
  8. 제 6 항에 있어서,
    적분 값을 결정하기 위해 상기 이산 웨이블릿 계수의 상기 합을 사전 결정된 계수 임계치에 걸쳐 적분하는 단계와,
    상기 적분 값을 사전 결정된 레이트로 감소시키는 단계를 더 포함하며,
    임계 기준이 충족되는지를 결정하는 단계는 상기 적분기 값을 사전 결정된 적분기 값 임계치와 비교하는 단계를 더 포함하는
    방법.
  9. 회로에 대해 아크 고장 전류 차단(AFCI)을 수행하는 컴퓨터로 구현된 방법으로서,
    이산 웨이블릿 변환을 이용하여, 검축 유닛이 신호 통신하는 전류 감지 디바이스에 의해 감지된 부하 전류에 기초하는 것으로서 상기 검출 유닛에서 생성되는 2차 신호의 부분을 세부 계수 및 근사 계수로 각각 분해하는 단계와,
    0 교차 샘플링된 것으로 결정된 상기 2차 신호의 제 1 부분에 의해, 상기 2차 신호의 포지티브 및 네거티브 하프 사이클에 대해 상기 이산 웨이블릿 계수의 절대 값의 합을 연산하는 단계와,
    상기 절대 값의 상기 합을 제 1 사전 결정된 임계치와 비교하거나 또는 감지된 부하의 전류가 사전 선택된 크기보다 작은 경우에, 사전 결정된 계수 임계치에 걸쳐 상기 절대 값의 상기 합을 적분하는 단계와,
    상기 절대 값의 상기 적분 합의 값을 사전 결정된 적분기 값 임계치와 비교하는 단계와,
    상기 비교 결과가 상기 제 1 및 제 2 사전 결정된 임계치 중 대응하는 하나가 소정의 시간 구간에 걸쳐 초과되는지를 표시하는 경우 상기 회로의 동작을 차단하도록 트립 신호를 송출하는 단계를 포함하는
    방법.
  10. 병렬 아크를 검출함으로써 전류 차단기를 작동시키는 방법으로서,
    부하 전류를 감지하고 그로부터 전류 신호를 생성하는 단계와,
    상기 전류 신호를 주파수 필터링하는 단계와,
    상기 필터링된 전류 신호의 기본 주파수를 결정하는 단계와,
    상기 필터링된 신호의 전압 및/또는 전류의 0 교차를 검출하는 단계와,
    상기 필터링된 전류 신호의 크기를 결정하는 단계와,
    이산 웨이블릿 계수를 획득하기 위해 상기 전류 신호를 필터링하고 상기 필터링된 전류 신호를 사전 결정된 레벨로 분해하는 단계와,
    포지티브 및 네거티브 하프 사이클 동안 상기 필터링된 전류 신호를 샘플링하는 단계와,
    상기 포지티브 및 네거티브 하프 사이클 동안 상기 샘플링된 필터링 전류 신 호에 대해 상기 이산 웨이블릿 계수의 절대 값을 연산하는 단계와,
    상기 포지티브 및 네거티브 하프 사이클 동안 상기 샘플링된 필터링 전류 신호의 상기 이산 웨이블릿 계수의 상기 연산된 절대 값을 합산하는 단계와,
    상기 포지티브 및 네거티브 하프 사이클 동안 상기 샘플링된 필터링 전류 신호의 상기 이산 웨이블릿 계수의 상기 절대 값의 상기 합을 사전 결정된 계수 합 임계 레벨과 비교하는 단계와,
    병렬 아크 검출에 대한 임계 기준이 1) 상기 포지티브 및 네거티브 하프 사이클 동안 상기 샘플링된 필터링 전류 신호의 상기 이산 웨이블릿 계수의 상기 절대 값의 상기 합과 사전 결정된 계수 합 임계 레벨과의 비교 및/또는 2) 상기 2차 신호의 크기에 기초하여 충족되었는지를 결정하는 단계와,
    상기 전류 적분기를 작동시키도록 트립 신호를 송출하는 단계를 포함하는
    방법.
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