KR20100078960A - 반도체 패키지 - Google Patents

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KR20100078960A
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김병호
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주식회사 하이닉스반도체
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Abstract

본 발명에 따른 반도체 패키지는, 캐버티 및 하면에 배치된 본드핑거 및 볼 랜드를 갖는 기판과, 상기 기판의 상면에 배치되며, 본딩패드를 갖는 반도체 칩과, 상기 반도체 칩의 본딩패드와 상기 기판의 본드핑거 간을, 상기 캐버티를 관통하여 연결하는 접속 부재와, 상기 반도체 칩을 포함한 기판의 상면을 밀봉하는 제1봉지부 및 상기 접속 부재를 포함한 기판의 캐버티 부분 및 상기 볼 랜드가 노출되도록 기판 하면을 밀봉하는 제2봉지부를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 인쇄회로기판의 상면 및 하면을 봉지 부재로 밀봉한 반도체 패키지에 관한 것이다.
최근 들어 집적회로 칩의 집적도가 증가하면서 동일 크기의 칩에 더 많은 회로 배치가 가능해짐에 따라 집적회로 칩은 더 많은 입출력 신호를 주고받게 되었다. 이에 따라, 반도체 패키지 역시 제한된 면적 내에 더 많은 입출력 핀을 배치해야 할 필요가 있다.
이러한 요구를 충족시키기 위한 방편 중의 하나로 BGA(Ball Grid Array) 패키지가 개발되어 사용중이다. 상기와 같은 BGA 패키지는 부품 실장시 더 많은 수의 부품, 즉, 반도체 칩을 실장 할 수 있는 고밀도화 및 고정도화가 가능한 인쇄회로기판을 이용한 실장 기술을 이용하고 있는 추세이며, 그에 대한 관심도 점점 증가하고 있는 실정이다.
따라서, 전자기기의 경박 단소화를 위한 기술은 실장되는 부품의 미세 가공 기술 뿐만 아니라, 고밀도의 부품 실장을 가능하게 하는 인쇄회로기판의 제공이 필수적으로 요구된다.
일반적으로, 인쇄회로기판(Printed Circuit Board)이란 절연층 상에 구리와 같은 전도성 재료로 라인 패턴(Line Pattern)을 형성시킨 것으로서, 전자부품을 탑재하기 직전의 기판을 의미한다.
특히, 입출력 핀들이 칩 주변 쪽에 1차원적으로 배열되던 기존의 리드 프레임(Lead Frame) 패키지와 달리, BGA 패키지는 입출력 핀으로 사용되는 솔더 볼(Solder Ball)들을 칩 표면 쪽에 2차원적으로 배열하기 때문에 훨씬 효율적인 핀 배치가 가능해졌으며, 상기와 같은 솔더 볼을 부착하기 위해서는 인쇄회로기판 표면에 볼 랜드의 형성이 필수적으로 요구된다.
구체적으로, 인쇄회로기판은 코어(Core) 물질과 상기 코어 물질의 일면 및 타면 상에 각각 형성되며, 구리와 같은 도전 물질로 이루어진 본드핑거 및 볼 랜드를 포함하는 도전 패턴을 포함하며, 상기 코어 물질 상에 상기 도전 패턴을 외부의 스트레스로부터 보호하기 위해 상기 본드핑거 및 볼 랜드 부분을 노출시키는 솔더 레지스트를 포함한다.
또한, 인쇄회로기판은 상기 코어 물질 내부에 상기 코어의 일면 및 타면 각각에 형성된 도전 패턴 간을 전기적으로 연결하기 위한 비아 배선을 갖는 구조로 이루어진다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 상기 구리와 같은 도전 물질로 이루어진 본드핑거 및 볼 랜드 표면의 전 처리시 불량이 발생할 경우, 상기 코어 물질 상에 상기 도전 패턴을 외부의 스트레스로부터 보호하기 위해 형성하는 솔더 레지스트와 상기 도전 패턴 간의 각 층 사이 가 분리되는 불량이 발생하게 된다.
게다가, 상기와 같은 솔더 레지스트는 그 형성시, 그의 표면 평탄도가 우수하지 못할 경우, 봉지 부재를 이용한 패키지 밀봉시 봉지 부재가 외부로 흘러나오는 불량이 발생하기도 하며, 이러한 솔더 레지스트의 각 부분별 경화도 차이에 의해 전체 반도체 패키지의 신뢰성이 저하될 우려가 있다.
또한, 상기와 같은 도전 패턴의 표면 전 처리 중 주로 사용되는 니켈 및 금 전해 도금을 적용할 경우, 솔더 볼과 같은 외부 접속 단자가 제대로 부착되지 못하는 경우도 종종 발생하고 있으며, 더욱이, 이러한 니켈 금 전해 도금은 원재료 가격 상승에 대한 의존성이 커, 그에 따른 전체 제조 비용을 증가시키게 된다.
본 발명은 신뢰성 평가시 도전 패턴과 솔더 레지스트 간의 각 층 사이가 분리되는 것을 방지한 반도체 패키지를 제공한다.
또한, 본 발명은 봉지 부재를 이용한 패키지 밀봉시 봉지 부재가 외부로 흘러나오는 불량 발생을 방지함과 아울러, 각 부분별 경화도 차이에 의한 전체 신뢰성 저하를 방지한 반도체 패키지를 제공한다.
게다가, 본 발명은 외부 접속 단자를 용이하게 부착시킴과 아울러, 전체 제조 비용 증가를 방지한 반도체 패키지를 제공한다.
본 발명의 실시예에 따른 반도체 패키지는, 캐버티 및 하면에 배치된 본드핑 거 및 볼 랜드를 갖는 기판; 상기 기판의 상면에 배치되며, 본딩패드를 갖는 반도체 칩; 상기 반도체 칩의 본딩패드와 상기 기판의 본드핑거 간을, 상기 캐버티를 관통하여 연결하는 접속 부재; 상기 반도체 칩을 포함한 기판의 상면을 밀봉하는 제1봉지부; 및 상기 접속 부재를 포함한 기판의 캐버티 부분 및 상기 볼 랜드가 노출되도록 기판 하면을 밀봉하는 제2봉지부;를 포함한다.
상기 제1봉지부와 상기 제2봉지부는 일체형으로 이루어진 것을 특징으로 한다.
상기 볼 랜드 상에 부착된 외부 접속 단자를 더 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 패키지는, 상면에 배치된 본드핑거 및 하면에 배치된 볼 랜드를 갖는 기판; 상기 기판의 상면에 배치된 본딩패드를 갖는 반도체 칩; 상기 반도체 칩의 본딩패드와 상기 기판의 본드핑거 간을 연결하는 접속 부재; 상기 반도체 칩, 상기 접속 부재 및 상기 제1도전 패턴을 포함하는 기판의 상면을 밀봉하는 제1봉지부; 및 상기 볼 랜드가 노출되도록 기판 하면을 밀봉하는 제2봉지부;를 포함한다.
상기 기판 내에 배치되어 상기 본드핑거와 상기 볼 랜드 간을 전기적으로 연결하는 비아 배선을 더 포함한다.
상기 제1봉지부와 상기 제2봉지부는 일체형으로 이루어진 것을 특징으로 한다.
상기 볼 랜드 상에 부착된 외부 접속 단자를 더 포함한다.
본 발명은 반도체 패키지 형성시, 상면 및 하면 각각에 솔더 레지스트가 형성되지 않고, 본드핑거 및 볼 랜드의 표면이 전 처리되지 않은 상태의 인쇄회로기판이 이용됨으로써, 솔더 레지스트의 형성 및 본드핑거 및 볼 랜드의 표면 처리로 인한 문제점의 발생을 원천적으로 방지할 수 있다.
또한, 본 발명은 상기와 같이 솔더 레지스트 및 표면 전 처리가 수행되지 않으므로, 인쇄회로기판 및 그에 따른 반도체 패키지의 구조를 종래 보다 단순화시킬 수 있다.
게다가, 본 발명은 상기와 같이 솔더 레지스트가 형성되지 않으며, 본드핑거 및 볼 랜드의 표면이 전 처리되지 않고 반도체 패키지가 형섬됨으로써, 인쇄회로기판 및 그에 따른 반도체 패키지 형성시, 전체 비용을 절감할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 반도체 패키지(100)는, 기판(102), 반도체 칩(108), 접속 부재(114), 제1봉지부(116a) 및 제2봉지부(116b)를 포함한다.
기판(102)은 중앙에 구비된 캐버티(C)를 포함한다.
또한, 기판(102)은 본드핑거(104) 및 볼 랜드(106)를 갖는 도전 패턴(107)을 포함한다.
이러한 도전 패턴(107)의 본드핑거(104)는 캐버티(C)에 인접한 하면에 다수 배치되며, 그리고, 이러한 도전 패턴(107)의 볼 랜드(106)는 캐버티(C)에 인접한 하면에 다수 배치된 본드핑거(104)와 이격되도록 다수 배치된다.
반도체 칩(108)은 이러한 도전 패턴(107)을 갖는 기판(102)의 상면에 페이스 다운 타입으로 배치된다.
또한, 이러한 반도체 칩(108)은 기판(102)의 상면에 접착제(112)를 매개로 배치되며, 센터 패드(Center Pad) 타입의 다수의 본딩패드(110)를 포함한다.
이 경우, 이러한 반도체 칩(108)의 본딩패드(110)는, 반도체 칩(108)이 기판(102) 상에 페이스 다운 타입으로 배치시, 기판(102) 중앙부에 구비된 캐버티(C)에 의해 노출된다.
접속 부재(114)는 이러한 캐버티(C)에 의해 노출된 반도체 칩(108)의 본딩패드(110)와 기판(102)의 캐버티(C)에 인접한 하면에 다수 배치된 본드핑거(104) 간을 캐버티(C)를 관통하도록 전기적으로 연결하며, 이때, 이러한 접속 부재(114)는 예를 들면 와이어를 포함한다.
제1봉지부(116a)와 제2봉지부(116b)는 이러한 접속 부재(114)와 반도체 칩(108)을 외부의 스트레스로부터 보호하기 위해 각각, 반도체 칩(108)을 포함하는 기판(102)의 상면과, 접속 부재(114)를 포함하는 기판(102)의 캐버티(C) 부분 및 기판(102) 하면의 볼 랜드(106) 부분을 노출시키도록 기판(102) 하면을 밀봉시킨다.
이러한 제1 및 제2봉지부(116a, 116b)는 예를 들면 EMC(Epoxy Molding Compound)를 포함한다.
이때, 이러한 제1 및 제2봉지부(116a, 116b)에 의해 밀봉되는 기판(102) 상면 부분과, 하면의 본드핑거(104) 및 볼 랜드(106)는, 각각 솔더 레지스트가 형성되지 않고, 그의 표면 처리가 수행되지 않은 상태로 이러한 제1 및 제2봉지부(116a, 116b)에 의해 직접 밀봉된 구조를 갖는다.
한편, 이러한 제1 및 제2봉지부(116a, 116b)는 일체형으로 이루어진다.
또한, 본 발명의 실시예에 따른 반도체 패키지(100)는 외부 접속 단자(118)를 포함한다.
이러한 외부 접속 단자(118)는 기판(102) 하면의 제2봉지부(116b)에 의해 노출된 볼 랜드(106) 상에 실장 수단으로서 다수 배치되며, 이러한 실장 수단으로서 다수 배치된 외부 접속 단자(118)는 솔더 볼을 포함한다.
이때, 이러한 외부 접속 단자(118)와 볼 랜드(106) 간은 예를 들면 볼 랜드(106) 표면 상에의 니켈 및 금 도금과 같은 도금층 형성을 위한 표면 전 처리 없이 직접 상호 부착된다.
또한, 도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 다른 실시예에 따른 반도체 패키지(150)는, 기판(102), 반도체 칩(108), 접속 부재(114), 제1봉지부(116a) 및 제2봉지부(116b)를 포함한다.
기판(102)은 상면에 배치되며 다수의 본드핑거(104)를 갖는 제1도전 패턴(107a)을 포함한다.
또한, 기판(102)은 이러한 상면과 대향하는 하면에 배치되며 다수의 볼 랜드(106)를 갖는 제2도전 패턴(107b)을 포함한다.
그리고, 기판(102)은 이러한 기판(102) 내에 배치되어 일면은 제1도전 패턴(107a)과 연결되고, 일면과 대향하는 타면은 제2도전 패턴(107b)과 연결되어, 이러한 제1도전 패턴(107a)과 제2도전 패턴(107b) 간을 전기적으로 연결하는 비아 배선(120)을 더 포함한다.
반도체 칩(108)은 이러한 기판(102) 상면에 접착제(112)를 매개로 배치되며, 상면에 배치된 다수의 본딩패드(110)를 포함한다.
접속 부재(114)는 이러한 반도체 칩(108)의 본딩패드(110)와 제1도전 패턴(107a)의 본드핑거(104) 간을 건기적으로 연결시키며, 이러한 접속 부재(114)는 예를 들면 와이어를 포함한다.
제1 및 제2봉지부(116a, 116b)는 이러한 접속 부재(114)와 반도체 칩(108)을 외부의 스트레스로부터 보호하기 위해 각각 반도체 칩(108), 접속 부재(114) 및 제1도전 패턴(107a)을 포함하는 기판(102)의 상면과, 볼 랜드(160) 부분을 노출시키도록 기판(102) 하면의 제2도전 패턴(107b)을 밀봉한다.
이러한 제1 및 제2봉지부(116a, 116b)는 예를 들면 EMC(Epoxy Molding Compound)를 포함한다.
이때, 이러한 제1 및 제2봉지부(116a, 116b) 밀봉시, 기판(102) 상면과 하면 은 각각 솔더 레지스트가 형성되지 않고, 본드핑거(104) 및 볼 랜드(106)의 표면 처리가 수행되지 않은 상태로 이러한 제1 및 제2봉지부(116a, 116b)에 의해 직접 밀봉된다.
한편, 이러한 제1 및 제2봉지부(116a, 116b)는 일체형으로 이루어진다.
또한, 본 발명의 다른 실시예에 따른 반도체 패키지(150)는, 외부 접속 단자(118)를 포함한다.
이러한 외부 접속 단자(118)는 기판(102) 하면의 제2봉지부(116b)에 의해 노출된 볼 랜드(106) 상에 실장 수단으로서 다수 배치되며, 이러한 실장 수단으로서 다수 배치된 외부 접속 단자(118)는 솔더 볼을 포함한다.
이때, 이때, 이러한 외부 접속 단자(118)와 볼 랜드(106) 간은 예를 들면 볼 랜드(106) 표면 상에의 니켈 및 금 도금과 같은 도금층 형성을 위한 표면 전 처리 없이 직접 상호 부착된다.
전술한 바와 같이 본 발명은, 상기와 같이 상면 및 하면 각각에 솔더 레지스트가 형성되지 않고, 본드핑거 및 볼 랜드의 표면이 전 처리되지 않은 상태의 인쇄회로기판이 이용되어 반도체 패키지가 형성됨으로써, 종래의 솔더 레지스트의 형성 및 본드핑거 및 볼 랜드의 표면 처리로 인한 신뢰성 평가시 상기 도전 패턴과 솔더 레지스트 간의 각 층 사이가 분리되는 현상, 봉지 부재가 외부로 흘러나오는 불량 발생 및 솔더 레지스트의 각 부분별 경화도 차이에 의한 전체 신뢰성 저하와 같은 문제점의 발생을 원천적으로 방지할 수 있다.
또한, 상기와 같이 솔더 레지스트 및 표면 전 처리가 수행되지 않으므로, 인 쇄회로기판 및 그에 따른 반도체 패키지의 구조를 종래 보다 단순화시킬 수 있다.
게다가, 본 발명은 상기와 같이 솔더 레지스트가 형성되지 않으며, 본드핑거 및 볼 랜드의 표면이 전 처리되지 않고 반도체 패키지가 형섬됨으로써, 인쇄회로기판 및 그에 따른 반도체 패키지 형성시, 전체 비용을 절감할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.

Claims (7)

  1. 캐버티 및 하면에 배치된 본드핑거 및 볼 랜드를 갖는 기판;
    상기 기판의 상면에 배치되며, 본딩패드를 갖는 반도체 칩;
    상기 반도체 칩의 본딩패드와 상기 기판의 본드핑거 간을, 상기 캐버티를 관통하여 연결하는 접속 부재;
    상기 반도체 칩을 포함한 기판의 상면을 밀봉하는 제1봉지부; 및
    상기 접속 부재를 포함한 기판의 캐버티 부분 및 상기 볼 랜드가 노출되도록 기판 하면을 밀봉하는 제2봉지부;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1봉지부와 상기 제2봉지부는 일체형으로 이루어진 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 볼 랜드 상에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 상면에 배치된 본드핑거 및 하면에 배치된 볼 랜드를 갖는 기판;
    상기 기판의 상면에 배치된 본딩패드를 갖는 반도체 칩;
    상기 반도체 칩의 본딩패드와 상기 기판의 본드핑거 간을 연결하는 접속 부재;
    상기 반도체 칩, 상기 접속 부재 및 상기 제1도전 패턴을 포함하는 기판의 상면을 밀봉하는 제1봉지부; 및
    상기 볼 랜드가 노출되도록 기판 하면을 밀봉하는 제2봉지부;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 기판 내에 배치되어 상기 본드핑거와 상기 볼 랜드 간을 전기적으로 연결하는 비아 배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 제1봉지부와 상기 제2봉지부는 일체형으로 이루어진 것을 특징으로 하는 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 볼 랜드 상에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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