KR20100078224A - 반도체 메모리 장치의 음 전압 감지 회로 - Google Patents

Abstract

본 발명은 기준 전압을 인가 받아 온도 변화에 따라 전압 레벨이 가변되는 제 1 제어 전압과 제 2 제어 전압을 생성하는 온도 가변 전압 생성부, 및 상기 제 1 제어 전압과 상기 제 2 제어 전압 레벨에 따라 음 전압을 감지하여 감지 신호를 생성하는 감지 신호 생성부를 포함한다.

온도 변화, 음 전압, 문턱 전압

Description

반도체 메모리 장치의 음 전압 감지 회로{Circuit for Detecting Negative Voltage of Semiconductor Memory Apparatus}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 음 전압 감지 회로에 관한 것이다.

일반적으로 반도체 메모리 장치는 외부에서 인가되는 전압을 인가 받아, 반도체 메모리 장치의 동작 수행에 필요한 전압을 내부에서 생성하여 사용한다. 음 전압(negative voltage) 또한 반도체 메모리 장치의 내부에서 생성되는 전압 중 하나이다.

일반적으로 음 전압을 생성하는 음 전압 생성 회로는 음 전압 레벨을 감지하여 감지 신호를 생성하는 음 전압 감지 회로, 감지 신호에 응답하여 오실레이터 신호를 생성하는 오실레이터, 오실레이터 신호에 따라 펌핑 동작을 수행하여 음 전압을 생성하는 차지 펌프를 포함한다.

일반적으로 사용되는 음 전압 감지 회로는 도 1에 도시된 바와 같이, 제 1 및 제 2 트랜지스터(P1, N1), 및 제 1 및 제 2 인버터(IV1, IV2)를 포함하여, 음 전압(VBB) 레벨이 높아지면 감지 전압(V_det) 레벨이 높아지고, 상기 음 전압(VBB) 레벨이 낮아지면 상기 감지 전압(V_det) 레벨이 낮아지도록 구성된다. 또한 상기 감지 전압(V_det) 레벨이 상기 제 1 인버터(IV1)를 구성하는 제 3 트랜지스터(P2)를 턴온시킬 정도로 낮아지면 상기 제 2 인버터(IV2)를 통해 감지 신호(det)를 로우 레벨로 디스에이블시킨다. 한편, 상기 감지 전압(V_det) 레벨이 상기 제 1 인버터(IV1)를 구성하는 제 4 트랜지스터(N2)를 턴온시킬 정도로 높아지면 상기 제 2 인버터(IV2)를 통해 상기 감지 신호(det)를 하이 레벨로 인에이블시킨다.

상기 제 2 트랜지스터(N1)의 소오스에 상기 음 전압(VBB)이 인가되고 게이트에 외부 전압(VDD)이 인가되어, 게이트-소오스 전압차이에 의해 즉, 상기 음 전압(VBB) 레벨에 의해 상기 제 2 트랜지스터(N1)의 턴온 정도가 결정된다. 상기 제 2 트랜지스터(N1)의 턴온 정도에 따라 상기 감지 전압(V_det) 레벨이 결정된다.

일반적인 음 전압 감지 회로는 상기 제 2 트랜지스터(N1)의 턴온 정도에 따라 상기 감지 전압(V_det)의 레벨이 결정된다.

트랜지스터는 온도가 올라갈수록 문턱 전압이 낮아지고 온도가 낮아질수록 문턱 전압이 높아지게 된다. 또한 트랜지스터는 게이트-소오스 전압이 문턱 전압보다 높아져야 턴온된다.

따라서 온도가 낮아질수록 상기 제 2 트랜지스터(N2)의 문턱 전압이 높아지게 되고, 상기 제 2 트랜지스터(N2)는 높아진 문턱 전압으로 인해 게이트-소오스 전압이 더 높아져야 턴온된다.

결국, 일반적인 음 전압 감지 회로는 온도가 낮아질수록 상기 음 전압(VBB) 레벨이 더 낮아져야 상기 감지 신호(det)를 디스에이블시킨다.

일반적인 음 전압 감지 회로를 적용한 음 전압 생성 회로는 온도가 낮아질수록 전압 레벨이 낮아지는 음 전압을 생성할 수 밖에 없다.

음 전압은 보통 반도체 메모리 장치에서 트랜지스터의 벌크 전압으로서, 트랜지스터의 문턱 전압을 높여 트랜지스터의 누설 전류를 줄이기 위해 사용하는 데, 온도가 낮아져 트랜지스터의 문턱 전압 레벨이 높아지는데도 음 전압 레벨이 더욱 낮아져 문턱 전압 레벨을 더 높일 수 있다. 이 경우, 높아진 문턱 전압으로 인해 트랜지스터가 정상적으로 턴온되지 못하는 문제점이 발생한다.

따라서, 일반적인 음 전압 감지 회로를 이용하여 음 전압을 생성하는 반도체 메모리 장치는 온도가 낮아질수록 정상적으로 동작하지 못할 수 있다.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 온도가 낮아질수록 음 전압 레벨이 높아질 수 있는 음 전압 감지 회로를 제공함에 그 목적이 있다.

본 발명의 실시예에 따른 반도체 메모리 장치의 음 전압 감지 회로는 기준 전압을 인가 받아 온도 변화에 따라 전압 레벨이 가변되는 제 1 제어 전압과 제 2 제어 전압을 생성하는 온도 가변 전압 생성부, 및 상기 제 1 제어 전압과 상기 제 2 제어 전압 레벨에 따라 음 전압을 감지하여 감지 신호를 생성하는 감지 신호 생성부를 포함한다.

본 발명에 따른 반도체 메모리 장치의 음 전압 감지 회로는 온도가 낮아질수록 음 전압 레벨이 높아지도록 감지 신호를 생성함으로써, 반도체 메모리 장치가 낮은 온도에서도 정상적으로 동작할 수 있게 한다.

본 발명의 실시예에 따른 반도체 메모리 장치의 음 전압 감지 회로는 도 2에 도시된 바와 같이, 온도 가변 전압 생성부(100), 및 감지 신호 생성부(200)를 포함한다.

상기 온도 가변 전압 생성부(100)는 기준 전압(Vref)을 인가 받아 온도 변화에 따라 전압 레벨이 가변되는 제 1 제어 전압(VSN)과 제 2 제어 전압(VSP)을 생성 한다. 예를 들어, 상기 온도 가변 전압 생성부(100)는 온도가 낮아질수록 전압 레벨이 높아지는 상기 제 1 제어 전압(VSN)을 생성하고, 온도가 낮아질수록 전압 레벨이 낮아지는 상기 제 2 제어 전압(VSP)을 생성한다.

상기 감지 신호 생성부(200)는 상기 제 1 및 제 2 제어 전압(VSN, VSP) 레벨에 따라 음 전압(VBB)을 감지하여 감지 신호(det)를 생성한다. 예를 들어, 상기 감지 신호 생성부(200)는 상기 음 전압(VBB) 레벨이 타겟 전압 레벨보다 낮아지면 상기 감지 신호(det)를 디스에이블시킨다. 이때. 상기 감지 신호 생성부(200)는 상기 제 1 제어 전압(VSN) 레벨이 높아지고, 상기 제 2 제어 전압(VSP) 레벨이 낮아질수록 즉, 온도가 낮아질수록 상기 타겟 전압 레벨을 높인다.

상기 온도 가변 전압 생성부(100)는 도 3에 도시된 바와 같이, 제 1 내지 제 6 트랜지스터(P11, P12, P13, N11, N12, N13)를 포함하여, 상기 기준 전압(Vref) 레벨에 따라 상기 제 1 제어 전압(VSN)과 상기 제 2 제어 전압(VSP)의 초기 전압 레벨을 결정하며, 온도가 낮아질수록 상기 제 1 제어 전압(VSN) 레벨을 높이고, 상기 제 2 제어 전압(VSP) 레벨을 낮춘다.

상기 제 1 트랜지스터(P11), 상기 제 2 트랜지스터(P12), 상기 제 4 트랜지스터(N11), 및 제 6 트랜지스터(N13)는 상기 기준 전압(Vref) 레벨에 따라 제 1 노드(node A)에 일정양의 전류를 공급하고, 제 2 노드(node B)로부터 접지단(VSS)으로 일정양의 전류가 흐르게 한다.

일반적으로 트랜지스터는 온도가 올라갈수록 문턱 전압이 낮아지고, 온도가 내려갈수록 문턱 전압이 높아진다.

따라서, 상기 제 3 트랜지스터(P13)는 온도가 내려갈수록 높아지는 문턱 전압으로 인해 턴온 정도가 작아지고, 상기 제 3 트랜지스터(P13)는 턴온 정도가 작아질수록 상기 제 2 노드(node B)에 전류를 적게 공급한다. 따라서 상기 제 2 제어 전압(VSP) 레벨이 낮아진다. 상기 제 5 트랜지스터(N12) 또한 온도가 내려갈수록 높아지는 문턱 전압으로 인해 턴온 정도가 작아지고, 상기 제 5 트랜지스터(N12)는 턴온 정도가 작아질수록 상기 제 1 노드(node A)로부터 접지단(VSS)에 흐르는 전류의 양이 적어진다. 따라서 상기 제 1 제어 전압(VSN) 레벨이 높아진다.

상기 감지 신호 생성부(200)는 도 4에 도시된 바와 같이, 감지 전압 생성부(210), 예비 신호 생성부(220), 및 신호 생성부(230)를 포함한다.

상기 감지 전압 생성부(210)는 제 7 및 제 8 트랜지스터(P21, N21)를 포함하여, 상기 제 1 제어 전압(VSN) 및 상기 음 전압(VBB) 레벨에 따라 감지 전압(V_det)을 생성한다. 예를 들어, 상기 감지 전압 생성부(210)는 상기 제 1 제어 전압(VSN) 레벨이 높아질수록 제 3 노드(node C)에 공급되는 전류 양을 감소시키고, 상기 음 전압(VBB) 레벨이 낮아질수록 상기 제 3 노드(node C)에서 상기 음 전압단(VBB)으로 흐르는 전류의 양을 증가시킨다. 결국, 상기 제 3 노드(node C)의 전압 레벨이 상기 감지 전압(V_det)의 레벨이므로, 상기 감지 전압 생성부(210)는 상기 제 1 제어 전압(VSN) 레벨이 높아질수록 상기 감지 전압(V_det)의 전압 상승폭을 작게 하고, 상기 음 전압(VBB) 레벨이 낮아질수록 상기 감지 전압(V_det)의 전압 하강폭을 크게 한다.

상기 예비 신호 생성부(220)는 제 9 및 제 10 트랜지스터(P22, N22)를 포함 하여, 상기 제 1 제어 전압(VSN) 및 상기 감지 전압(V_det) 레벨에 따라 예비 감지 신호(det_pre)를 생성한다. 예를 들어, 상기 예비 신호 생성부(220)는 상기 제 1 제어 전압(VSN) 레벨이 높아질수록 제 4 노드(node D)에 공급되는 전류 양을 감소시키고, 상기 감지 전압(V_det) 레벨이 높아질수록 상기 제 4 노드(node D)에서 상기 접지단(VSS)으로 흐르는 전류의 양을 증가시킨다. 결국, 상기 제 4 노드(node D)의 전압 레벨이 상기 예비 감지 신호(det_pre)의 전압 레벨이므로, 상기 예비 감지 신호 생성부(220)는 상기 제 1 제어 전압(VSN) 레벨이 높아질수록 상기 예비 감지 신호(det_pre)의 전압 상승폭을 작게 하고, 상기 감지 전압(V_det) 레벨이 높아질수록 상기 예비 감지 신호(det_pre)의 전압 하강폭을 크게 한다.

상기 신호 생성부(230)는 제 11 내지 제 13 트랜지스터(P23, N23, N24)를 포함하여, 상기 예비 감지 신호(det_pre)의 전압 레벨 및 상기 제 2 제어 전압(VSP) 레벨에 따라 상기 감지 신호(det)를 생성한다. 예를 들어, 상기 신호 생성부(230)는 상기 예비 감지 신호(det_pre)가 상기 제 11 트랜지스터(P23)를 턴온시킬 경우 제 5 노드(node E)에 전류를 공급하고, 상기 예비 감지 신호(det_pre)가 상기 제 12 트랜지스터(N23)를 턴온시킬 경우, 상기 제 2 제어 전압(VSP) 레벨이 낮아질수록 상기 제 5 노드(node E)에서 접지단(VSS)으로 흐르는 전류의 양을 감소시킨다. 결국, 상기 제 5 노드(node E)의 전압 레벨이 상기 감지 신호(det)의 전압 레벨이므로, 상기 신호 생성부(230)는 상기 예비 감지 신호(det_pre)의 전압 레벨에 따라 상기 감지 신호(det)를 생성하며, 상기 제 2 제어 전압(VSP) 레벨이 낮아질수록 상기 감지 신호(det)의 전압 하강폭을 작아지게 한다.

이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 음 전압 감지 회로의 동작을 도 5를 참조하여 설명하면 다음과 같다.

온도 가변 전압 생성부(100)는 온도가 낮아질수록 전압 레벨이 높아지는 제 1 제어 전압(VSN)을 생성하고, 온도가 낮아질수록 전압 전압 레벨이 낮아지는 제 2 제어 전압(VSP)을 생성한다.

상기 제 1 제어 전압(VSN) 레벨이 높아질수록 제 3 노드(node C)에 공급되는 전류 양이 적어지게 된다. 따라서 온도가 높을 때보다 낮을 때 음 전압(VBB) 레벨이 같을 지라도 감지 전압(V_det) 레벨은 낮아지게 된다. 즉, 상기 감지 전압(V_det)이 제 10 트랜지스터(N22)를 턴온시키려면 온도가 높을 때보다 낮을 때 상기 음 전압(VBB) 레벨이 더욱 높아져야 한다. 상기 제 10 트랜지스터(N22)가 턴온되면 상기 감지 신호(det)가 인에이블되므로, 본 발명에 따른 반도체 메모리 장치의 음 전압 감지 회로는 온도가 낮아질수록 상기 감지 신호(det)가 인에이블되는 상기 음 전압(VBB) 레벨을 높인다. 따라서 본 발명에 따른 음 전압 감지 회로를 이용한 반도체 메모리 장치는 온도가 낮아질수록 전압 레벨이 상승하는 음 전압을 생성할 수 있다.

상기 제 1 제어 전압(VSN) 레벨이 높아질수록 제 4 노드(node D)에 공급되는 전류의 양이 적어지게 된다. 따라서 상기 제 10 트랜지스터(N22)가 턴오프된 상태에서 상기 제 1 제어 전압(VSN) 레벨이 높아질수록 상기 제 4 노드(node D)의 전압 레벨의 상승폭은 작아진다. 즉, 상기 제 1 제어 전압(VSN) 레벨이 높아질수록 예비 감지 신호(det_pre)의 전압 상승폭은 작아진다. 온도가 높을 때보다 낮을 때 상기 제 10 트랜지스터(N22)의 턴온 정도가 작더라도 상기 예비 감지 신호(det_pre)가 접지(VSS) 레벨로 빨리 천이 된다. 즉, 온도가 높을 때보다 낮을 때 상기 감지 신호(det)를 빨리 인에이블시킨다.

상기 예비 감지 신호(det_pre)의 전압 레벨이 접지(VSS) 레벨로 천이되면 감지 신호(det)는 외부 전압(VDD) 레벨로 인에이블되고, 상기 예비 감지 신호(det_pre)의 전압 레벨이 제 12 트랜지스터(N23)를 턴온시킬 정도로 높아지면, 상기 제 5 노드(node E)의 전압 레벨은 낮아지게 된다. 이때, 온도가 낮아지면 전압 레벨이 낮아지는 상기 제 2 제어 전압(VSP)으로 인해 제 13 트랜지스터(N24)의 턴온 정도가 작아지므로, 상기 제 5 노드(node E)의 전압 하강폭은 작아진다. 즉, 온도가 높을 때보다 낮을 때 상기 감지 신호(det)가 로우 레벨로 디스에이블되는 시간이 길어진다.

따라서 본 발명의 실시예에 따른 반도체 메모리 장치의 음 전압 감지 회로는 온도가 높을 때보다 낮을 때 감지 신호의 인에이블 타이밍을 빠르게 하고 디스에이블 타이밍을 느리게 함으로써 인에이블 구간의 길이가 길어지게 한다.

본 발명에 따른 음 전압 감지 회로를 이용한 반도체 메모리 장치는 온도가 낮아질수록 전압 레벨이 상승하는 음 전압을 생성할 수 있을 뿐만 아니라 감지 신호의 인에이블 구간을 길어지게 함으로써, 음 전압 생성 시간(차지 펌프의 동작 시간)을 길어지게 하여 음 전압 레벨이 너무 높아지는 것을 방지할 수 있다.

본 발명에 따른 음 전압 감지 회로를 적용한 반도체 메모리 장치는 온도가 낮아질수록 전압 레벨이 높아지는 음 전압을 생성할 수 있어, 온도가 낮아져 문턱 전압이 높아지는 것을 보상할 수 있으므로 반도체 메모리 장치의 신뢰성 상승에 효과가 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 일반적인 반도체 메모리 장치의 음 전압 감지 회로의 상세 구성도,

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 음 전압 감지 회로의 구성도,

도 3은 도 2의 온도 가변 전압 생성부의 상세 구성도,

도 4는 도 2의 감지 신호 생성부의 상세 구성도,

도 5는 본 발명에 따른 반도체 메모리 장치의 음 전압 감지 회로의 전압 및 온도 관련 그래프이다.

<도면의 주요부분에 대한 부호의 설명>

100: 온도 가변 전압 생성부 200: 감지 신호 생성부

Claims (7)

1. 기준 전압을 인가 받아 온도 변화에 따라 전압 레벨이 가변되는 제 1 제어 전압과 제 2 제어 전압을 생성하는 온도 가변 전압 생성부; 및

   상기 제 1 제어 전압과 상기 제 2 제어 전압 레벨에 따라 음 전압을 감지하여 감지 신호를 생성하는 감지 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 감지 회로.
2. 제 1 항에 있어서,

   상기 온도 가변 전압 생성부는

   온도가 낮아질수록 전압 레벨이 높아지는 상기 제 1 제어 전압을 생성하고,

   상기 온도가 낮아질수록 전압 레벨이 낮아지는 상기 제 2 제어 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 감지 회로.
3. 제 2 항에 있어서,

   상기 감지 신호 생성부는

   음 전압 레벨이 타겟 레벨보다 높아지면 상기 감지 신호를 인에이블시키며,

   상기 제 1 제어 전압 레벨이 높아지고, 상기 제 2 제어 전압 레벨이 낮아질수록 상기 타겟 레벨을 높이는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 감지 회로.
4. 제 3 항에 있어서,

   상기 감지 신호 생성부는

   상기 제 1 제어 전압 및 상기 음 전압 레벨에 따라 감지 전압을 생성하는 감지 전압 생성부,

   상기 제 1 제어 전압 및 상기 감지 전압 레벨에 따라 예비 감지 신호를 생성하는 예비 신호 생성부, 및

   상기 예비 감지 신호의 전압 레벨 및 상기 제 2 제어 전압 레벨에 따라 감지 신호를 생성하는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 감지 회로.
5. 제 4 항에 있어서,

   상기 감지 전압 생성부는

   상기 제 1 제어 전압 레벨이 높아질수록 상기 감지 전압의 전압 상승폭을 작게 하고, 상기 음 전압 레벨이 낮아질수록 상기 감지 전압의 전압 하강폭을 크게 하는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 감지 회로.
6. 제 4 항에 있어서,

   상기 예비 신호 생성부는

   상기 제 1 제어 전압 레벨이 높아질수록 상기 예비 감지 신호의 전압 상승폭 을 작게 하고, 상기 감지 전압 레벨이 높아질수록 상기 예비 감지 신호의 전압 하강폭을 크게 하는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.
7. 제 4 항에 있어서,

   상기 신호 생성부는

   상기 예비 감지 신호의 전압 레벨에 따라 상기 감지 신호를 생성하며, 상기 제 2 제어 전압의 레벨이 낮아질수록 상기 감지 신호의 전압 하강폭을 작게 하는 것을 특징으로 하는 반도체 메모리 장치의 음 전압 생성 회로.

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