KR20100074647A - 반도체 소자의 도전성 패턴 형성방법 - Google Patents

반도체 소자의 도전성 패턴 형성방법 Download PDF

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Abstract

본 발명은 다마신 패턴 내부에 형성되는 도전성 패턴 형성방법에 관한 것이다.
본 발명에 따른 반도체 소자의 도전성 패턴 형성방법은 반도체 기판 상에 다마신 패턴을 포함하는 절연막을 형성하는 단계, 다마신 패턴을 포함하는 절연막의 표면에 실리콘을 포함하는 제1 베리어 메탈막을 형성하는 단계, 제1 베리어 메탈막의 상부에 제2 베리어 메탈막을 형성하는 단계, 실리콘이 제2 베리어 메탈막으로 확산되는 단계, 및 제2 베리어 메탈막의 상부에 다마신 패턴이 매립될 수 있도록 금속막을 형성하는 단계를 포함한다.
베리어 메탈막, 종횡비, 보이드, 구리, 다마신 패턴

Description

반도체 소자의 도전성 패턴 형성방법{Manufacturing method of conductive pattern in semiconductor device}
본 발명은 반도체 소자의 도전성 패턴 형성방법에 관한 것으로서, 특히 다마신 패턴 내부에 형성되는 도전성 패턴 형성방법에 관한 것이다.
반도체 소자는 다수의 도전성 패턴을 포함하고 있으며, 각각의 도전성 패턴은 절연막을 식각하여 형성된 콘택홀 및 트렌치 등의 다마신 패턴 내부를 도전성 물질로 매립한 후 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, "CMP"라 함) 방법으로 콘택홀 내부에만 도전성 물질을 남기는 일련의 공정을 통해 형성된다. 이와 같이 도전성 패턴이 형성될 영역을 정의하는 다마신 패턴은 반도체 소자가 고집적화됨에 따라 그 폭이 감소하고 있으며, 그에 따라 다마신 패턴의 종횡비가 증가되고 있다. 또한 다마신 패턴의 폭 감소로 인하여 다마신 패턴의 내부에 형성되는 도전성 패턴 폭이 증가되므로 도전성 패턴의 저항이 증가되어 반도체 소자의 동작 속도가 저하되고 있다.
최근 도전성 패턴의 저항 감소를 위해 도전성 물질로 구리와 같이 저항이 낮은 금속을 도입하는 방안이 제시되었다. 그러나 구리는 그 하부의 막으로 확산되기 쉽다는 문제가 있다. 이를 개선하기 위해 구리의 확산 방지를 위한 베리어 메탈을 구리막 형성 전에 증착하는 방안이 도입된바 있다.
도 1은 베리어 메탈을 도입하여 다마신 패턴 내부에 도전성 패턴을 형성하는 경우 문제점을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 기판(1)의 상부에 하부 패턴(3)(예를 들어, 게이트 패턴, 접합 영역, 층간 절연막 중 적어도 어느 하나) 및 절연막(5)을 형성한다. 이후 하드 마스크 패턴(7)을 식각 베리어로 이용한 식각 공정으로 절연막(5)을 식각하여 절연막(15)에 도전성 패턴이 형성될 영역을 정의하는 다마신 패턴을 형성한다. 이 후, 다마신 패턴을 포함하는 절연막(5)의 표면에 베리어 메탈막(11)을 증착하는 경우, 베리어 메탈막(11)은 다마신 패턴의 측벽보다 다마신 패턴의 바닥면 및 절연막(5)의 상면에 더 많이 증착되어 다마신 패턴의 상부에 오버행(over-hang) 구조가 발생한다. 이러한 오버행 구조로 인하여 다마신 패턴의 상부가 좁아짐에 따라 후속 공정에서 다마신 패턴 내부를 채우기 어려워진다. 다시 말해서 오버행 구조로 인하여 구리막(13) 형성시 구리막(13) 내부에 보이드(void)(15)가 발생할 수 있다. 또한 보이드(15)는 베리어 메탈막(11)이 바닥면 중앙부에 더 많이 증착되어 볼록한 형태로 형성됨에 따라 다마신 패턴의 모서리 부분에서 발생할 수 있다. 이러한 보이드(15)는 후속 식각 공정시 식각 물질의 침투 경로를 제공하여 다른 패턴들을 손상시키거나, 구리막(13)이 다마신 패턴 내부에서 모두 손실되는 불 량을 유발한다.
상술한 오버행 구조를 방지하기 위하여 베리어 메탈막(11)을 얇게 증착하는 경우, 베리어 메탈막(11)에 핀홀이 발생하여 구리막(13)으로부터 절연막(5)으로 구리 이온의 확산을 용이하게 한다. 한편, 도전성 패턴간 간섭 현상을 개선하기 위해 저 유전율의 물질로 절연막(5)을 형성하는 경우, 저유전율 절연막(15)에는 많은 기공(pore)이 존재하여 그 기공을 통해 구리 이온의 확산이 더 용이해지는 문제가 있다.
또한 구리의 확산을 방지하기 위해 베리어 메탈막(11)을 두껍게 형성하는 경우 베리어 메탈막(11) 및 구리막(13)을 포함하는 도전성 패턴의 저항이 높아져 배선 자체가 단락되는 EM(electromigration) 현상이 발생한다.
본 발명은 다마신 패턴 내부에 금속막을 형성할 때, 금속막 하부에 베리어 메탈막을 도입하여 금속의 확산을 더욱 효율적으로 차단할 수 있고, 베리어 메탈막의 도입으로 인한 저항을 개선할 수 있는 반도체 소자의 도전성 패턴 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 도전성 패턴 형성방법은 반도체 기판 상에 다마신 패턴을 포함하는 절연막을 형성하는 단계, 다마신 패턴을 포함하는 절연막의 표면에 실리콘을 포함하는 제1 베리어 메탈막을 형성하는 단계, 제1 베리어 메탈막의 상부에 제2 베리어 메탈막을 형성하는 단계, 실리콘이 제2 베리어 메탈막으로 확산되는 단계, 및 제2 베리어 메탈막의 상부에 다마신 패턴이 매립될 수 있도록 금속막을 형성하는 단계를 포함한다.
제1 베리어 메탈막은 TiSiN막을 이용하여 형성한다.
제1 베리어 메탈막을 형성하는 단계는 다마신 패턴을 포함하는 절연막의 표면에 TiN막을 형성하는 단계, 및 SiH4가스를 이용하여 TiN막의 상부에 실리콘이 함유된 TiSiN막을 형성하는 단계를 포함한다.
제2 베리어 메탈막은 알루미늄을 이용하여 형성한다.
실리콘이 제2 베리어 메탈막에 확산되는 단계는 열처리 공정으로 실시한다.
열처리 공정으로 제2 베리어 메탈막이 다마신 패턴 내부로 흐를수 있도록 유동성을 가진다.
열처리 공정의 온도는 430℃ 내지 450℃인 것이 바람직하다.
금속막을 형성하는 단계는 제2 베리어 메탈막을 시드막으로하여 전기도금법으로 구리막을 형성함으로써 실시된다.
본 발명은 다중 베리어 메탈막을 이용하여 금속의 확산을 용이하게 차단할 수 있다.
또한, 본 발명은 최상층의 베리어 메탈막에 유동성을 부여하여 트렌치 내부를 베리어 메탈막으로 채움으로써 보이드가 형성되는 것을 방지할 수 있을 뿐 아니라, 베리어 메탈막의 형성으로 다마신 패턴의 종횡비가 낮아진 상태에서 금속막을 형성하므로 금속막에 보이드가 발생하는 것을 방지할 수 있다.
본 발명은 절연막으로 금속이 확산되는 것을 용이하게 차단하여 TDDB(Time Dependent Dielectric Breakdown)의 특성을 개선할 수 있어서 누설전류와 같은 반도체 소자의 특성 변화 요인을 줄일 수 있다.
상술한 장점을 통해 도전성 패턴의 재료로 비저항이 낮은 구리를 도입하더라도 공정의 안정성을 개선할 수 있으므로 본 발명은 도전성 패턴의 저항을 개선할 수 있다. 이에 따라 본 발명은 다마신 패턴 내부에 형성된 도전성 패턴을 통한 신 호 전달의 신뢰성을 개선할 수 있다. 또한 본 발명은 도전성 패턴의 저항을 개선할 수 있어서 반도체 소자의 동작 속도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 도전성 패턴 및 그 형성방법을 단계적으로 나타내는 단면도들이다.
도 2a를 참조하면, 반도체 기판(101)상에 하부 패턴(103) 및 절연막(105)을 형성한다.
하부 패턴(103)은 도전막 또는 층간 절연막일 수 있다. 예를 들어 도전막은 반도체 소자의 게이트 패턴이거나, 게이트 패턴들 사이를 절연하는 층간 절연막을 관통하여 형성된 콘택 플러그일 수 있다. 콘택 플러그는 게이트 패턴 사이의 층간 절연막을 관통하여 게이트 패턴 사이의 반도체 기판(101)에 형성된 접합 영역에 연결된 것일 수 있다.
절연막(105)은 후속 공정에서 식각되어 다마신 패턴이 형성될 영역을 제공한다. 다마신 패턴 내부에 형성될 도전성 패턴간 간섭 현상을 개선하기 위해 유전율 이 낮은 물질을 이용하여 절연막(105)을 형성할 수 있다.
한편, 절연막(105)의 상부에는 후속 평탄화 공정 진행시 식각 정지막 역할을 함과 아울러 후속 공정에서 패터닝되어 다마신 패턴이 형성될 영역을 정의하는 하드 마스크막(107)이 형성된다. 절연막(105)이 저유전율막일 경우, 하드 마스크막(107)은 저유전율막을 보호할 수 있는 SiCN을 이용하여 형성할 수 있다.
도 2b를 참조하면, 하드 마스크막(107) 및 절연막(105)을 식각하여 하부 패턴(103)을 노출시키는 다마신 패턴(109)을 형성한다. 다마신 패턴(109)은 라인 형태, 콘택홀 형태 또는 이중 선폭으로 형성되어 단면이 "T"자 형태인 다양한 패턴으로 형성될 수 있다. 즉, 다마신 패턴(109)은 절연막(105)이 식각되어 후속 공정에서 금속이 매립될 공간을 제공하는 부분으로서 어떠한 형태로 형성되어도 무관하다. 도면에 도시하진 않았으나, 다마신 패턴(109)은 하드 마스크막(107)의 상부에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 하드 마스크막(107)을 식각하여 하드 마스크막(107)을 먼저 패터닝하고, 패터닝된 하드 마스크막(107)을 식각 베리어로 이용하여 절연막(105)을 식각함으로써 형성할 수 있다. 포토레지스트 패턴은 노광 및 현상 공정을 통해 형성되며, 다마신 패턴(109) 형성 후 제거된다.
도 2c를 참조하면, 다마신 패턴(109)을 포함하는 절연막(105) 및 하드 마스크막(107)의 표면에 실리콘(Si)을 포함하는 제1 베리어 메탈막(111)을 형성한다.
제1 베리어 메탈막(111)에 포함된 실리콘(Si)은 후속 공정에서 형성되는 제2 베리어 메탈막(113)으로 확산되어 제2 베리어 메탈막(111)에서 EM(electromigration)현상이 발생하는 것을 방지한다. 이러한 제1 베리어 메탈막(111)은 TiN 및 TiSiN이 적층된 구조로 형성되는 것이 바람직하며, TiSiN에 포함된 실리콘의 함량은 20% 내지 30%인 것이 바람직하다. TiSiN막은 MOCVD(metal organic chemical vapor deposition) 방식으로 증착될 수 있다. 또한 TiSiN막은 TiN을 증착하기 위한 소스 가스를 공급 단계 및, SiH4 가스를 추가로 공급하는 단계를 포함한다. SiH4 가스를 추가로 공급하는 단계에서 실리콘(Si)과 TiN의 비율은 1:1로 하여 실리콘 함량이 높은 TiSiN막을 형성한다. 이로써 TiN 및 TiSiN이 적층된 구조의 제1 베리어 메탈막(111)이 형성되고, 제1 베리어 메탈막(111)에 포함된 TiSiN막 내부의 실리콘 함량이 20% 내지 30%가 된다.
도 2d를 참조하면, 제1 베리어 메탈막(111)의 상부에 제2 베리어 메탈막(113)을 증착한다. 제2 베리어 메탈막(113)은 CVD(chemical vapor deposition) 방식으로 증착될 수 있다. 이 때, 제2 베리어 메탈막(113)은 후속 공정에서 전기 도금법으로 구리막을 형성할 때, 구리막이 형성될 수 있도록 하는 시드(seed)막 역할을 한다. 또한 제2 베리어 메탈막(113)은 후속 공정 열공정을 통해 유동성을 가질 수 있으며, 제1 베리어 메탈막(111)의 실리콘과 반응할 수 있는 금속으로 이루어지는 것이 바람직하다. 이러한 제2 베리어 메탈막(113)의 예로는 알루미늄(Al)이 있다. 제2 베리어 메탈막(113)은 다마신 패턴(109)의 측벽보다 절연막(105)의 상부 및 다마신 패턴(109)의 바닥면에서 더 두껍게 형성된다. 이러한 제2 베리어 메탈막(113)은 후속 공정에서 형성될 구리막에 심(seam) 또는 보이드(void)가 발생 하지 않도록 충분한 두께로 형성되는 것이 바림직하다. 예를 들어 제2 베리어 메탈막(113)은 절연막(105)의 상부에서 250Å 내지 400Å의 두께가 되도록 형성될 수 있다.
도 2e를 참조하면, 제2 베리어 메탈막(113) 형성 후, 제2 베리어 메탈막(113)이 유동성을 가질 수 있도록 함과 아울러 제1 베리어 메탈막(111)으로부터의 실리콘이 제2 베리어 메탈막(113)으로 확산될 수 있도록 열처리 공정을 실시한다. 제2 베리어 메탈(113)의 유동성을 부여함과 아울러 실리콘의 확산을 위한 열처리 공정은 430℃ 내지 450℃ 온도에서 실시되는 것이 바람직하다.
열처리 공정을 통해 유동성을 가지는 제2 베리어 메탈막(113)은 다마신 패턴(109)의 내부로 흘러 다마신 패턴(109)의 내부를 도 2d에서보다 높은 높이로 채울 수 있다. 이로써, 다마신 패턴(109)의 개구부의 종횡비는 낮아진다. 또한 열처리 공정을 통해 제1 베리어 메탈막(111)으로부터 제2 베리어 메탈막(113)으로 확산된 실리콘은 제2 베리어 메탈막(113)의 저항을 개선하여 제2 베리어 메탈막(113)에서 EM(electromigration)이 발생하는 것을 방지할 수 있다.
도 2f를 참조하면, 제2 베리어 메탈막(113)의 상부에 금속막(115)을 형성한다. 금속막(115)으로는 저항이 낮은 구리를 이용하여 형성하는 것이 바람직하다. 구리 금속막(115)은 전기 도금법(electro plating)으로 형성될 수 있으며, 이 때 제2 베리어 메탈막(113)을 시드막으로 이용할 있다.
이 후, 도면에 도시하진 않았으나, 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, "CMP"라 함)방법 등의 평탄화 공정으로 금속막(115), 제2 베리 어 메탈막(113) 및 제1 베리어 메탈막(111)을 연마하여 트렌치 내부에 형성되며 서로 절연된 도전성 패턴들을 형성한다. CMP공정 후, 도전성 패턴은 트렌치 내부에만 남게 되고, 제1 베리어 메탈막(111), 제2 베리어 메탈막(113) 및 금속막(115)을 포함하여 형성된다.
이와 같이 본 발명은 다중 베리어 메탈막을 이용하여 금속의 확산을 용이하게 차단할 수 있다. 또한, 최상층의 베리어 메탈막에 유동성을 부여하여 트렌치 내부를 베리어 메탈막으로 채움으로써 보이드가 형성되는 것을 방지할 수 있을 뿐 아니라, 베리어 메탈막의 형성으로 다마신 패턴의 종횡비가 낮아진 상태에서 금속막을 형성하므로 금속막에 보이드가 발생하는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 베리어 메탈을 도입하여 다마신 패턴 내부에 도전성 패턴을 형성하는 경우 문제점을 설명하기 위한 도면.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 도전성 패턴 및 그 형성방법을 단계적으로 나타내는 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 하부 패턴
105 : 절연막 107 : 하드 마스크막
109 : 다마신 패턴 111 : 제1 베리어 메탈막
113 : 제2 베리어 메탈막 115 : 금속막

Claims (8)

  1. 반도체 기판 상에 다마신 패턴을 포함하는 절연막을 형성하는 단계;
    상기 다마신 패턴을 포함하는 절연막의 표면에 실리콘을 포함하는 제1 베리어 메탈막을 형성하는 단계;
    상기 제1 베리어 메탈막의 상부에 제2 베리어 메탈막을 형성하는 단계;
    상기 실리콘이 상기 제2 베리어 메탈막으로 확산되는 단계; 및
    상기 제2 베리어 메탈막의 상부에 상기 다마신 패턴이 매립될 수 있도록 금속막을 형성하는 단계를 포함하는 반도체 소자의 도전성 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 베리어 메탈막은 TiSiN막을 이용하여 형성하는 반도체 소자의 도전성 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 제1 베리어 메탈막을 형성하는 단계는
    상기 다마신 패턴을 포함하는 절연막의 표면에 TiN막을 형성하는 단계; 및
    SiH4가스를 이용하여 상기 TiN막의 상부에 상기 실리콘이 함유된 TiSiN막을 형성하는 단계를 포함하는 반도체 소자의 도전성 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 제2 베리어 메탈막은 알루미늄을 이용하여 형성하는 반도체 소자의 도전성 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 실리콘이 상기 제2 베리어 메탈막에 확산되는 단계는 열처리 공정으로 실시하는 반도체 소자의 도전성 패턴 형성방법.
  6. 제 5 항에 있어서,
    상기 열처리 공정으로 상기 제2 베리어 메탈막이 상기 다마신 패턴 내부로 흐를수 있도록 유동성을 가지는 반도체 소자의 도전성 패턴 형성방법.
  7. 제 6 항에 있어서,
    상기 열처리 공정의 온도는 430℃ 내지 450℃인 반도체 소자의 도전성 패턴 형성방법.
  8. 제 1 항에 있어서,
    상기 금속막을 형성하는 단계는 상기 제2 베리어 메탈막을 시드막으로하여 전기도금법으로 구리막을 형성함으로써 실시되는 반도체 소자의 도전성 패턴 형성방법.
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