KR20100074043A - 트렌치―게이트 하부측과 ｌｄｍｏｓ 상부측 모스펫을 사용한 단일 다이 출력 파워 스테이지, 그 구조 및 그 제조방법 - Google Patents

트렌치―게이트 하부측과 ｌｄｍｏｓ 상부측 모스펫을 사용한 단일 다이 출력 파워 스테이지, 그 구조 및 그 제조방법 Download PDF

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Abstract

전압 컨버터는 단일 다이(파워다이) 상에 형성될 수 있는 상부측 소자와 하부측 소자를 구비한 출력 회로를 포함한다. 상부측 소자는 레터럴 확산 금속 산화 반도체(LDMOS)를 포함할 수 있는 반면, 하부측 소자는 트렌치-게이트 수직 확산 금속 산화 반도체(VDMOS)를 포함할 수 있다. 전압 컨버터는 전기적으로 연결된 다른 다이 상에 존재하고, 출력 회로와 함께 동시-패키징(co-packaging)된 컨트롤러 회로를 더 포함할 수 있다.
반도체 소자 전압 컨버터 ,단일 반도체 다이, 출력 스테이지, 레터럴 확산 금속 산화 반도체(LDMOS) 소자, 트렌치-게이트 수직 확산 금속 산화 반도체(VDMOS) 소자, 단일 도전성 구조

Description

트렌치―게이트 하부측과 ＬＤＭＯＳ 상부측 모스펫을 사용한 단일 다이 출력 파워 스테이지, 그 구조 및 그 제조방법{Single Die Output Power Stage using Trench―Gate Low―Side and LDMOS High―Side MOSFETs, Structure and Method}
본 발명은 2008년 12월 23일에 미국 특허청에 출원된 NO.61/140,610과 2009년 3월 20일에 미국에 출원된 NO.61/162,232을 기초출원으로 한 조약우선권주장 출원이다. 따라서, 기초출원 명세서와 동일한 발명에 대해서 등록요건 판단시점은 기초출원일로 소급된다.
본 발명은 반도체 소자와 관련된 것이다. 보다 상세하게는, 파워 컨버션(전환)및 컨트롤 구조 및 그들의 형성방법에 관한 것이다.
파워 컨버터 기능을 제공하는 반도체 소자, 예를 들어, DC파워는 다양한 용량으로 사용되어 진다. 예를 들면, 하나 또는 그 이상의 배터리로부터 입력 DC 파워는 입력 DC 전압 이상 또는 이하가 되는 전압에 하나 또는 그 이상의 파워 출력을 제공하기 위해 변환될 수 있다. 전형적으로 집적회로(IC)에 사용되는 파워 변환 기능의 수행은 컨트롤 회로가 필요하다. DC 상부측(high-side) 소자는 입력전압(Vin)에 전기적으로 연결되고, DC 하부측(low-side) 소자는 그라운드와 전기적으 로 연결되어 있다. 동기(synchronous) 스텝-다운 소자(즉,“동기 버크”컨버터), 예를들면, 파워 변환(conversion)은 상부측 소자와 하부측 소자를 교환할 수 있음으로써 전압을 감소하기 위해 수행된다. 즉, 스위칭과 제어 기능은 소자를 통해 낮은 파워손실과 높은 효율을 갖는 컨트롤러 회로에 의해 수행된다.
높은 파워 밀도(예를 들어 높은 전압 및 높은 전류)에서 수행될 수 있는 파워 컨버터 회로가 필요하다. 특히 합리적인 가격에 높은 밀도 파워로 효율적으로 변환할수 있는 소자가 필요하다. 높은 파워밀도를 갖는 방법 중 하나는, 출력 회로의 크기를 컨버터의 전압 전류 증가율과 같이 증가시키는 것이다. 상부측 소자와 하부측 소자를 갖는 컨트롤러 회로는 장점과 동시에 단점을 갖는다.
모놀리식 소자는 단일 조각 실리콘 상에 컨트롤러 회로, 상부측 소자 및 하부측 소자를 포함할 수 있다. 높은 밀도 소자에서, 컨트롤러 회로를 포함하는 실리콘 비율은 높은 전류 출력 소자를 포함하는 실리콘 비율보다 적다. 출력 파워 소자는 다이 표면에 50%이상을 필요할 수 있다. 그러나, 컨트롤러 회로의 형성은, CMOS소자, 양극성(bipolar) 소자, 레터럴 확산 금속 산화 반도체(이하 LDMOS) 소자, 비휘발성 기억장치(nonvolatile memory), 다이오드, 저항, 커패시터 등이 필요할 수 있고, 가공 절차 동안 20 번 이상의 마스크 단계가 사용될 수 있다. 반면, 출력 파워 소자 형성은, 그들의 가공을 위해 8회 이하의 마스크 단계가 필요하다. 마스크 비정열(misalignment)과 다른 절차 때문에, 절차의 실패는 마스크 단계가 증가함으로써 증가하게 된다. 그러므로, 8번의 마스크 단계를 거쳐 형성된 실리콘보다, 20번의 마스크 절차갖게 되면, 절차의 실패율과 추가 비용을 초래하게 되고, 동일한 실리콘 조각상에 콘트롤러 회로와 출력 소자 형성은 비효율적이고, 경제적이지 않다. 즉, 모놀리식 소자는 컨트롤러 회로를 갖는 파워 소자를 집적하기 위해 사용되지 않는다.
동시-패키징된(co-packaged) 소자는 제 1 반도체 다이 상에 컨트롤러 회로를 포함하고, 제 2 다이 상에 상부측 소자, 제 3 다이 상에 하부측 소자를 포함할 수 있다. 동시-패키징 소자의 한 타입은, 제 1 다이 상에 컨트롤러 회로가 하부측 소자는 본드 외이어 또는 다른 연결체를 사용한 다른 2개의 다이 상에 기준 수직 모스팻(MOSFETs)으로부터 형성된 상부측와 하부측에 연결된다. 이러한 소자들 모두, 3개의 분리된 다이가, 동봉되고, 하나의 집적소자에 패키징된다. 분리된 다이 상에 컨트롤러, 하부측 및 상부측의 형성은 모놀리식 소자의 앞서 언급한 문제점을 극복한다. 그러나, 동시-패키징된 소자는 소자 수행에 부정적인 영향을 줄 수 있는 컨트롤러 집적회로(IC) 상에 상호 연결 와류(parasitic)의 문제점을 갖는다. 이것은, 본드 와이어, 전자기 상호현상(EMI), 진동, 효율 저하 등에 와류 인덕턴스 현상에 기인한 것이다. 게다가, 동시-패키징 기준 수직 모스펫은 회로 내에서 출력 노드를 갖는 계열에 와류 인덕턴스를 초래할 수 있다. 와류 인덕턴스에 기인한 문제는 당해 기술분야에서 잘알려져 있는 것이다. 커패시터는 노드들에 연결된 인덕턴스의 부정적인 영향을 보상하기 위하여, 입력전압과 그라운드와 같은 출력단에 연결될 수 있는 반면, 커패시터는 출력(출력전압(Vout, 언급한 페이스 노드 또는 스위치 노드)과 같은 내부 노드에 연결될 수 없다.
또한, 3개의 분리된 다이들을 포함하는 패키지는 더 높은 생산 단가를 갖는 다. 그것은 여러 다이 추가 공정, 그리고, 추가적 공간이 필요하게 된다. 즉, 다이 추가 필렛(fillets)을 허용하기 위한 인접 다이들, 다이 배치 허용오차(placement tolerance) 그리고, 달성될 수 있는 파워-밀도를 줄이기 위한 다이 회전 허용오차 사이에 필요한 추가적인 공간이 필요하기 때문이다. 동시-패키징 소자는 동시-패키징 상부측 모스펫와 외부 쇼트키(schottky) 다이오드를 갖는 넌-동기 버크(non-synch buck), 동시-패키징 상부측와 하부측 모스펫을 갖는 넌-동기 버크, 동시-패키징 상부측와 하부측 모스펫을 갖는 동기 버크, 동시-패키징 모스펫을 갖는 부스트(boost) 및 동시-패키징 모스펫과 쇼트키 다이오드를 갖는 부스트 컨버터를 포함한다.
이산소자(descrete device)는 인쇄 회로 보드에 분리되어 설치될 수 있다. 컨트롤러 회로를 포함한 제 1 패키징 다이가 상부측 모스펫을 포함한 제 2 패키징 다이와 상부측 모스펫을 포함한 제 3 패키지를 갖는 접합에 사용되어 진다. 그러나, 이것은 많은 다이와 최소 3번의 공정으로 제조되어야만 하는 분리된 패키지들에 의해 가격이 증가하고, 인쇄회로보드에 사용되는 공간 또한 증가하여 기판의 크기가 커지게 된다.
따라서, 낮은 와류 인덕컨스와 커패시터를 갖고, 충분한 전기적 특성을 갖는 소자를 갖는 파워 컨버터 소자를 제공하면서, 제조 단가는 감소시킬 수 있는 파워 컨버터가 필요하다.
발명의 명칭 “동시-패키징 접근방법에 의한 평면 소자 기반 파워 컨버터, 그 구조 및 그 제조방법”미국출원번호 12/470,229와 발명자가 동일하고, 기본적으 로 동일한 기술적 사상을 갖는다. 단일 다이 상에 전압 컨버터 파워 소자(상부측과 하부측 출력 소자)를 제공하기 위한 구조가 설명되어 있다. 구조는 상부측 소자로써 레터럴 확산 MOS(LDMOS) 소자, 그리고, 하부측 소자로써 평면 수직 확산 MOS(VDMOS)의 사용을 포함한다. 많은 실시예를 통한 제조물과 합리적인 가격을 제공하는 반면, 하부측 평면 VDMOS 소자는 다른 실시예에서, 최소화한 특정 저항(RDS *영역)을 달성할 수 없다. 예를 들어, 트랜지스터 채널이 평평(planar)하기 때문에, 셀 피치(cell pitch)는 상대적으로 크고, 인접 바디 확산(adjacent body diffusion) 사이에 와류(parasitic) 접합 필드 이팩트 트랜지스터(JFET) 저항이 존재하게 된다.
낮은 실행 가격(낮은 다이 비용), 낮은 와류 인덕턴스와 커패시터, 최소화된 다이 크기 및 낮은 패키징 비용의 특징으로 하는 개선된 출력 스테이지가 필요하다. 본 발명에 의해 필요한 회로에 기반한 출력 스테이지의 최적화가 가능하다. 파워 소자 컨버터 실행을 개선하기 위해, 비여진(parasitic) 바디 다이오드를 바이패스하기 위해 하부측 파워 모스펫 내에 스쵸키(schottky) 다이오드를 통합할 필요가 있다. 이것은 역전류가 하부측 모스펫의 바디 다이오드를 통해 흐를 때, 파워손실을 감소시킬 수 있다(스쵸키 다이오드가 같은 전류 밀도에서 표준 실리콘 다이오드보다 훨씬더 낮은 포워드 전압을 가지기 때문에). 그리고, 표준 실리콘 다이오드와 비교해 스쵸키 다이오드의 감소된 저장 전하 때문에 링잉(ringing, 물결현상)을 감소시킬 수 있다. 그로므로, 고-실행 스쵸키 다이오드의 효율적인 통합은 높은 효율의 전자기기에서 요구되어 진다.
소자의 일실시예에서, 상부측과 하부측 소자는 제어 회로를 위한 하나의 기판(제 2 다이)과 함께, 또 다른 하나의 기판 (제 1 다이, 파워다이) 상에 모놀리식으로 결합될 수 있다. 상부측 소자는 고 실행 레터럴 N-채널확산 금속 산화 반도체(LDMOS) 필드 이팩트 트랜지스터(FET), 그리고, 하부측 소자는, 트렌치-게이트를 갖는 N-채널 수직 확산 금속 산화 반도체(DMOS) FET으로부터 형성되어질 수 있다. 트렌치-게이트를 사용한 하부측 수직 확산 MOSFET은 동일한 파괴 전압(breakdown voltage)를 갖는 평면-게이트 VDMOS의 절반 이하의 저항(RSP)을 달성할 수 있다. 이것은 최소부분에서, 결과적으로, 트렌치-게이트 VDMOS에서 와류 JFET가 존재하기 않기 때문에, 더 적은 셀 피치를 가지게 된다.
하부측 트렌치 게이트 VDMOS와 상부측 평면-게이트 LDMOS가 결합하기 어려운 것은, 많은 마스크 스텝의 복잡한 과정을 포함하기 때문이다. 평면-게이트 LDMOS 소자는 평면 게이트 이하로 레터럴하게, 게이트의 소스측으로부터 확산된 표면(평면) 채널을 사용하게 된다. 트렌치-게이트 VDMOS가 하부측 소자로써 사용되어 진다면, 이러한 소자의 채널은 게이트 트렌치의 측벽 중에 있고, 실리콘 내부에 상부 표면으로부터 바디 확산에 의해 형성되어 진다. 표준 과정 기술의 사용은, 가능하다면, 각 소자를 형성하기 위한 분리된 바디 확산, 바디 이식 및 바디 마스킹 과정을 최소화하여야 한다.
그러므로 본 발명의 일실시예에서는 출력 파워 소자를 구비한 제 1 다이와 컨트롤러 회로를 구비한 제 2 다이를 포함한다. 제 1 다이는 적은 스테이지 과정을 사용하여 형성된 드레인 접합에 바디를 가로지르는(across) 통합 스쵸키 다이오드를 갖거나, 갖지 않는 하부측 트렌치 게이트 DMOS를 갖는 노벨(novel) 상부측 평면-게이트 LDMOS 소자를 포함한다.
트렌치-게이트 VDMOS 구조는 그들의 더 낮은 RDS *영역 핑거(figure)의 장점 때문에, 하부측 소자에 고-전류 전자기기를 제안한다. 그 결과 JFET 와류 저항을 제거하고, 적어도 부분적으로 수직 채널을 갖고, 더 적은 셀 피치를 갖게 된다.
본 발명의 제 1 목적은, 반도체 소자 전압 컨버터 형성방법에 있어서, 단일 반도체 다이 상에 출력 스테이지를 형성하는 단계를 포함하고, 출력스테이지는,레터럴 확산 금속 산화 반도체(LDMOS) 소자를 구비하는 상부측 트랜지스터; 트렌치-게이트 수직 확산 금속 산화 반도체(VDMOS) 소자를 구비하는 하부측 트랜지스터; 및 상부측 트랜지스터의 게이트부와 하부측 트랜지스터의 게이트부를 형성하는 단일 도전성 구조를 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터 형성방법으로 달성될 수 있다.
단일 도전성 구조는 제 1 단일 도전성 구조이고, 반도체 웨이퍼부에 접촉, 상부측 트랜지스터의 게이트부를 위한 차폐, 트렌지-게이트 VDMOS 트랜지스터에 유동 가이드 링, 및 제 2 단일 도전성 구조에서 트렌치-게이트 VDMOS 트랜지스터의 소스로의 접촉을 형성하기 위한 컨덕터를 구비한 에칭층을 더 포함하는 것을 특징으로 할 수 있다.
에칭층은, 상부측 LDMOS 트랜지스터의 드레인에 드레인 접촉을 형성하기 위한 컨덕터, 트렌치-게이트 하부측 VDMOS 트랜지스터의 소스에 소스접촉, 트렌치-게이트 하부측 VDMOS 소자의 게이트에 게이트 접촉 및 제 3 단일 도전성 구조에서 상부측 트랜지스터의 게이트로의 게이트 접촉을 형성하기 위한 컨덕터를 더 포함하는 것을 특징으로 할 수 있다.
기판에 상부측 LDMOS 트랜지스터 게이트를 위한 게이트 차폐를 전기적으로 쇼트하는 도전성 트렌치-소스 접촉 구조를 형성하는 단계를 더 포함하고, 기판은 트렌치-소스-접촉 기판의 모든 측면 부분 상에 바디 접촉부에 접촉되고, 반도체 기판에 접촉되는 것을 특징으로 할 수 있다.
단일 도전성 구조는 제 1 단일 도전성 구조이고, 제 2 단일 도전성 구조를 형성하는 단계를 더 포함하고, 제 2 단일 도전성 구조는, 상부측 트랜지스터의 소스영역에 접촉부; 상부측 트랜지스터의 바디영역에 접촉부; 하부측 트랜지스터의 소스영역에 접촉부; 하부측 트랜지스터의 바디영역에 접촉부; 상부측 트랜지스터의 트랜지스터 게이트를 위한 게이트 차폐부; 상부측 소자의 소스와 바디 사이의 전기적 연결체; 및 반도체 다이의 반도체 기판과 하부측 소자의 드레인 사이의 전기적 연결체;를 포함하는 것을 특징으로 할 수 있다.
단일 반도체 다이는 제 1 반도체 다이이고, 전압 컨버터 콘트롤러 회로를 구비하고, 제 1 반도체 다이와 다른 제 2 반도체 다이를 제공하는 단계; 및 제 1 반도체 다이 상에 출력 스테이지를 갖는 전압 컨버터 컨트롤러 회로를 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
단일 반도체 소자 내에 제 1 반도체 다이와 제 2 반도체 다이를 동시-패키징하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
단일 도전성 구조는 제 1 단일 도전성 구조이고, 반도체 기판의 트렌치 내에 최소 부분를 갖는 도전성 트렌치 접촉부를 형성하는 단계; LDMOS 소자의 적어도 하나의 도전성 게이트부를 형성하는 단계; 및 게이트 차폐부에 오버라이된 구조 및 LDMOS 소자의 적어도 하나의 도전성 게이트부 사이에 삽입된 게이트 차폐부를 형성하는 단계;를 포함하고, 게이트 차폐부와 도전성 트렌치 접촉부는 제 2 단일 도전 성 구조로부터 형성되어 지는 것을 특징으로 할 수 있다.
컨덕터를 구비하는 층을 에칭하는 단계를 더 포함하고, 컨덕터는, LDMOS 소자의 드레인에 전기적으로 연결된 도전성 드레인 상호연결부; 및 VDMOS 소자의 소스에 전기적으로 연결된 도전성 소스 상호연결부를 포함하고, 도전성 드레인 상호연결부 및 도전성 소스 상호연결부는 제 3 단일 도전성 구조로부터 형성되어지는 것을 특징으로 할 수 있다.
상부측 트랜지스터 소스 및 하부측 트랜지스터 바디를 전기적으로 연결하는 트렌치 내에 도전성 접촉부를 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
도전성 드레인 상호연결부를 형성하는 단일 도전성 구조를 입력전압(VIN)에 전기적으로 연결하는 단계; 및 도전성 소스 상호연결부를 형성하는 단일 도전성 구조를 그라운드에 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 카테고리로서, 본 발명의 제 2 목적은, 단일 반도체 상에 출력 스테이지를 포함하고, 출력 스테이지는, 레터럴 확산 금속 산화 반도체(LDMOS) 소자를 구비하는 상부측 트랜지스터; 트렌치-게이트 수직 확산 금속 산화 반도체(VDMOS) 소자를 구비하는 하부측 트랜지스터; 및 상부측 트랜지스터의 게이트부 및 하부측 트랜지스터의 게이트부를 형성하는 단일 도전성 구조를 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터로서 달성될 수 있다.
반도체 소자는, 단일 도전성 구조는 제 1 단일 도전성 구조이고, 반도체 소 자 전압 컨버터는, 트렌치 게이트 VDMOS 트랜지스터의 소스에 접촉부, 트렌치-게이트 VDMOS 트랜지스터의 유동 가이드링, 하부측 트랜지스터의 게이트부를 위한 차폐부 및 반도체 웨이퍼부에 접촉부를 형성하는 제 2 단일 도전성 구조를 더 포함하는 것을 특징으로 할 수 있다.
반도체 소자는, 상부측 LDMOS 트렌지스터의 드레인에 드레인 접촉부, 트렌치-게이트 하부측 VDMOS 트랜지스터의 소스에 소스접촉부 및 트렌치-게이트 하부측 VDMOS 소자 게이트에 게이트 접촉부를 형성하는 제 3 단일 도전성 구조를 더 포함하는 것을 특징으로 할 수 있다.
반도체 소자는, 트렌치-소스-접촉 구조의 모든 측면부분 상에 바디 접촉부를 접촉하고, 반도체 기판을 접촉하는 기판에 상부측 LDMOS 트랜지스터 게이트를 위한 게이트 차폐부를 전기적으로 쇼트하는 트렌치-소스-접촉 구조를 더 포함하는 것을 특징으로 할 수 있다.
반도체 다이는 제 1 반도체 다이이고, 반도체 소자 전압 컨버터는, 제 1 반도체 다이 상에 출력 스테이지를 전기적으로 연결하는 전압 컨버터 컨트롤러 회로를 구비하고, 제 1 반도체 다이와는 다른 제 2 반도체 다이를 더 포함하는 것을 특징으로 할 수 있다.
제 1 반도체 다이와 제 2 반도체 다이는 단일 반도체 소자 내에서 동시-패키징되는 것을 특징으로 할 수 있다.
단일 도전성 구조는 제 1 단일 도전성 구조이고, 반도체 소자 전압 컨버터는, 반도체 기판에 트렌치 내의 최소부분을 갖는 도전성 트렌치 접촉부;LDMOS 소자 의 적어도 하나의 도전성 게이트부; 및 게이트 차례부가 오버라이된 구조 및 LDMOS 소자의 적어도 하나의 도전성 게이트부 사이에 삽입된 게이트 차폐부를 포함하고, 게이트 차폐부와 도전성 트렌치 접촉부는 제 2 단일 도전성 구조인 것을 특징으로 할 수 있다.
VDMOS 소자의 드레인에 전기적으로 연결된 도전성 드레인 상호연결부; 및 VDMOS 소자의 소스에 전기적으로 연결된 도전성 소스 상호연결부를 포함하고, 도전성 드레인 상호연결부 및 도전성 소스 상호연결부는 제 3 단일 도전성 구조인 것을 특징으로 할 수 있다.
입력전압(VIN)에 전기적으로 연결되는 도전성 드레인 상호연결부; 및 그라운드에 전기적으로 연결되는 도전성 소스 상호연결부를 더 포함하는 것을 특징으로 할 수 있다.
낮은 실행 가격(낮은 다이 비용), 낮은 와류 인덕턴스와 커패시터, 최소화된 다이 크기 및 낮은 패키징 비용의 특징으로 하는 개선된 출력 스테이지가 필요하다. 본 발명에 의해 필요한 회로에 기반한 출력 스테이지의 최적화가 가능한 효과가 있다. 파워 소자 컨버터 실행을 개선하기 위해, 와류(parasitic, 비여진) 바디 다이오드를 바이패스하기 위해 하부측 파워 모스펫 내에 스쵸키(schottky) 다이오드를 통합할 필요가 있다. 이것은 역전류가 하부측 모스펫의 바디 다이오드를 통해 흐를 때, 파워손실을 감소시킬 수 있는 장점이 있다(스쵸키 다이오드가 같은 전류 밀도에서 표준 실리콘 다이오드보다 훨씬더 낮은 포워드 전압을 가지기 때문에). 그리고, 표준 실리콘 다이오드와 비교해 스쵸키 다이오드의 감소된 저장 전하 때문에 링잉(ringing, 물결현상)을 감소시킬 수 있는 효과가 있다. 그로므로, 본 발명은, 고-효율실행 스쵸키 다이오드의 효율적인 통합은 높은 효율의 전자기기를 제공할 수 있는 효과를 가진다.
낮은 실행 가격(낮은 다이 비용), 낮은 와류 인덕턴스와 커패시터, 최소화된 다이 크기 및 낮은 패키징 비용의 특징으로 하는 개선된 출력 스테이지가 필요하다. 본 발명에 의해 필요한 회로에 기반한 출력 스테이지의 최적화가 가능하다. 파워 소자 컨버터 실행을 개선하기 위해, 비여진(parasitic) 바디 다이오드를 바이패스하기 위해 하부측 파워 모스펫 내에 스쵸키(schottky) 다이오드를 통합할 필요가 있다. 이것은 역전류가 하부측 모스펫의 바디 다이오드를 통해 흐를 때, 파워손실을 감소시킬 수 있다(스쵸키 다이오드가 같은 전류 밀도에서 표준 실리콘 다이오드보다 훨씬더 낮은 포워드 전압을 가지기 때문에). 그리고, 표준 실리콘 다이오드와 비교해 스쵸키 다이오드의 감소된 저장 전하 때문에 링잉(ringing, 물결현상)을 감소시킬 수 있다.
소자의 일실시예에서, 상부측과 하부측 소자는 제어 회로를 위한 하나의 기판(제 2 다이)과 함께, 또 다른 하나의 기판 (제 1 다이, 파워다이) 상에 모놀리식으로 결합될 수 있다. 상부측 소자는 고 실행 레터럴 N-채널확산 금속 산화 반도체(LDMOS) 필드 이팩트 트랜지스터(FET), 그리고, 하부측 소자는, 트렌치-게이트를 갖는 N-채널 수직 확산 금속 산화 반도체(DMOS) FET으로부터 형성되어질 수 있다. 트렌치-게이트를 사용한 하부측 수직 확산 MOSFET은 동일한 파괴 전압(breakdown voltage)를 갖는 평면-게이트 VDMOS의 절반 이하의 저항(RSP)을 달성할 수 있다. 이것은 최소부분에서, 결과적으로, 트렌치-게이트 VDMOS에서 와류 JFET가 존재하기 않기 때문에, 더 적은 셀 피치를 가지게 된다.
하부측 트렌치 게이트 VDMOS와 상부측 평면-게이트 LDMOS가 결합하기 어려운 것은, 많은 마스크 스텝의 복잡한 과정을 포함하기 때문이다. 평면-게이트 LDMOS 소자는 평면 게이트 이하로 레터럴하게, 게이트의 소스측으로부터 확산된 표면(평면) 채널을 사용하게 된다. 트렌치-게이트 VDMOS가 하부측 소자로써 사용되어 진다면, 이러한 소자의 채널은 게이트 트렌치의 측벽 중에 있고, 실리콘 내부에 상부 표면으로부터 바디 확산에 의해 형성되어 진다. 표준 과정 기술의 사용은, 가능하다면, 각 소자를 형성하기 위한 분리된 바디 확산, 바디 이식 및 바디 마스킹 과정을 최소화하여야 한다.
그러므로 본 발명의 일실시예에서는 출력 파워 소자를 구비한 제 1 다이와 컨트롤러 회로를 구비한 제 2 다이를 포함한다. 제 1 다이는 적은 스테이지 과정을 사용하여 형성된 드레인 접합에 바디를 가로지르는(across) 통합 스쵸키 다이오드를 갖거나, 갖지 않는 하부측 트렌치 게이트 DMOS를 갖는 노벨(novel) 상부측 평면-게이트 LDMOS 소자를 포함한다.
트렌치-게이트 VDMOS 구조는 그들의 더 낮은 RDS *영역 핑거(figure)의 장점 때문에, 하부측 소자에 고-전류 전자기기를 제안한다. 그 결과 JFET 와류 저항을 제거하고, 적어도 부분적으로 수직 채널을 갖고, 더 적은 셀 피치를 갖게 된다.
첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다. 명세서 전체에서, 어떤 부분이 다른 부분과 ‘연결’되어 있다고 할 때, 이는‘직접적으로 연결’되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고,‘간접적으로 연결’되어 있는 경우도 포함한다. 또한, 어떤 구성요소를‘포함’한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
낮은 실행 가격(낮은 다이 비용), 낮은 와류 인덕턴스와 커패시터, 최소화된 다이 크기 및 낮은 패키징 비용의 특징으로 하는 개선된 출력 스테이지가 필요하다. 본 발명에 의해 필요한 회로에 기반한 출력 스테이지의 최적화가 가능하다. 파워 소자 컨버터 실행을 개선하기 위해, 비여진(parasitic) 바디 다이오드를 바이패스하기 위해 하부측 파워 모스펫 내에 스쵸키(schottky) 다이오드를 통합할 필요가 있다. 이것은 역전류가 하부측 모스펫의 바디 다이오드를 통해 흐를 때, 파워손실을 감소시킬 수 있다(스쵸키 다이오드가 같은 전류 밀도에서 표준 실리콘 다이오드보다 훨씬더 낮은 포워드 전압을 가지기 때문에). 그리고, 표준 실리콘 다이오드와 비교해 스쵸키 다이오드의 감소된 저장 전하 때문에 링잉(ringing, 물결현상)을 감소시킬 수 있다. 그로므로, 고-실행 스쵸키 다이오드의 효율적인 통합은 높은 효율의 전자기기에서 요구되어 진다.
소자의 일실시예에서, 상부측과 하부측 소자는 제어 회로를 위한 하나의 기판(제 2 다이)과 함께, 또 다른 하나의 기판 (제 1 다이, 파워다이) 상에 모놀리식으로 결합될 수 있다. 상부측 소자는 고 실행 레터럴 N-채널확산 금속 산화 반도체(LDMOS) 필드 이팩트 트랜지스터(FET), 그리고, 하부측 소자는, 트렌치-게이트를 갖는 N-채널 수직 확산 금속 산화 반도체(DMOS) FET으로부터 형성되어질 수 있다. 트렌치-게이트를 사용한 하부측 수직 확산 MOSFET은 동일한 파괴 전압(breakdown voltage)를 갖는 평면-게이트 VDMOS의 절반 이하의 저항(RSP)을 달성할 수 있다. 이것은 최소부분에서, 결과적으로, 트렌치-게이트 VDMOS에서 와류 JFET가 존재하기 않기 때문에, 더 적은 셀 피치를 가지게 된다.
하부측 트렌치 게이트 VDMOS와 상부측 평면-게이트 LDMOS가 결합하기 어려운 것은, 많은 마스크 스텝의 복잡한 과정을 포함하기 때문이다. 평면-게이트 LDMOS 소자는 평면 게이트 이하로 레터럴하게, 게이트의 소스측으로부터 확산된 표면(평면) 채널을 사용하게 된다. 트렌치-게이트 VDMOS가 하부측 소자로써 사용되어 진다면, 이러한 소자의 채널은 게이트 트렌치의 측벽 중에 있고, 실리콘 내부에 상부 표면으로부터 바디 확산에 의해 형성되어 진다. 표준 과정 기술의 사용은, 가능하다면, 각 소자를 형성하기 위한 분리된 바디 확산, 바디 이식 및 바디 마스킹 과정 을 최소화하여야 한다.
그러므로 본 발명의 일실시예에서는 출력 파워 소자를 구비한 제 1 다이와 컨트롤러 회로를 구비한 제 2 다이를 포함한다. 제 1 다이는 적은 스테이지 과정을 사용하여 형성된 드레인 접합에 바디를 가로지르는(across) 통합 스쵸키 다이오드를 갖거나, 갖지 않는 하부측 트렌치 게이트 DMOS를 갖는 노벨(novel) 상부측 평면-게이트 LDMOS 소자를 포함한다.
트렌치-게이트 VDMOS 구조는 그들의 더 낮은 RDS *영역 핑거(figure)의 장점 때문에, 하부측 소자에 고-전류 전자기기를 제안한다. 그 결과 JFET 와류 저항을 제거하고, 적어도 부분적으로 수직 채널을 갖고, 더 적은 셀 피치를 갖게 된다.
도 1은 파워컨버터를 포함하는 회로(10)의 블록도를 도시한 것이다. 도 1에 도시된 바와 같이, 상부측 소자(12)와 하부측 소자(14)를 갖는 출력 소자이다. 이러한 소자는 출력소자로 사용하기 위한 한쌍의 N-채널 모스펫 보강(enhancement) 모드 소자로 도시되어 있다. 본 발명의 일실시예에서, LDMOS 모스펫은 상부측 소자로 사용되고, 평면 수직 DMOS 모스펫은 전압 컨버터 회로에서, 하부측 소자로 사용된다.
도시된 신호와 연결은, 도 1의 전압 컨버터는, 계열(series) 레귤레이터(16), POR 모니터(18), 결합(fault) 모니터링(20), 클락과 오실레이터 발생기(22), 전압 모니터(24), 0.6V 표준(reference, 26), 게이트 드라이브와 적용 슈트 스루 보호(adaptive shoot thru protection, 28), OC 모니터(30)를 포함한다.
도 2는 예를 들면, 실리콘, 비화갈륨, 질화갈륨, 탄화 실리콘을 포함하는 재료의 웨이퍼 또는 웨이퍼부를 포함할 수 있는 기판을 도시하고 있다. 상부측 출력 파워 소자는 제 1 웨이퍼 위치(42)에 형성될 수 있고, 하부측 출력 파워 소자는 제 2 웨이퍼 위치(44)에 형성되어 질 수 있다. 기판(40)은 N-타입 도전체(N+++), 예를 들면, 약 1E18 ~ 1E20 (원자/cm2) 의 집중도에 비소가 대량 도핑되어 질 수 있다. 다른 실시예에서는, 기판(40)은 적색-인(red-phosphorous) 도핑된 기판일 수 있다. 그것은, 소자의 오버럴(overall) RDSON을 감소시킨다. 반도체 기판은 도시된 영역과 같이 구성되어 진다. 그것은, 소자 스위치 노드를 제공하기 위한 파워 컨버터 인덕터에 그것의 출력을 제공하게 될것이다. N-타입 에피텍시얼 층(46)은 당해 기술분야에 통상의 기술에 의해 형성된다. 즉, 영역(44)에 형성되는 수직 하부측 소자의 요구된 파괴전압의 기능을 하는 기판의 두께를 갖도록 형성한다. 예를 들면, 30V 파괴전압을 위해, 두께는 약 2E16 ~ 3E16 (원자/cm2) 사이의 범위에 도핑 집중도와 함께, 약 2.5 ~ 5마이크론의 범위이다. 더 낮은 작동 전압을 위해, 에피택시얼 층 두께는 감소되어 진다(예를 들면, 0.5 마이크론 만큼 얇게). 그리고, 에피텍시얼 도핑 집중도는 증가하게 된다(예를 들면, 5E16로 상승한다) 더 높은 작동전압을 위해서, 에피 두께는 증가하고, 도핑 집중도는 감소되어 진다. 어떤 연속적인 이온 이식 과정으로부터의 스크린 오염과 기판 표면을 보호하고, 응력을 감소하기 위한 패드 유전체(패드 산화물, 47)는 에피층 상에 약 150 ~ 400Å 사이의 두께로 형성된다. 적색-인 기판이 사용되어 진다면, N-에피택시얼층의 두께는 기판으로부터 인 의 더 많은 확산을 보장하기 위해 상승하게 될 것이다. 예를 들면, 30V 소자를 사용한 비소-도핑 기판에서, N-에피택시얼층은 약 3마이크로미터의 두께를 갖는다. 동일한 적색-인 도핑 기판에서, N-에피택시얼 층은 약 4.5 ~ 6 마이크로미터 사이의 두께를 가질 수 있다. 다음으로, 블랭켓 N-타입 드리프트 이식(50)은 예를 들면, 약 40 ~ 360 KeV 사이의 이식 에너지에 약 5E11 ~ 4E13(원자/cm2)의 범위의 인 도우스(dose)를 사용한 상부측 LDMOS 드레인 영역을 제공하기 위해 형성된다. 패턴된 질화층과 같은, 산화 마스킹 층(52)이 형성될 수 있고, 그 결과 도 2와 유사한 구조를 형성하게 된다.
다음으로, 패턴 딥(deep) 바디 P-타입(예를 들면, 보론) 이식은 포토레지스트(레지스트) 마스크를 사용하여 수행될 수 있다. 이식(implant)은 상부측 소자 영역(42) 내에 딥 바디 이식 영역(54)을 제공하기 위하여, 약 1E13 ~ 1E14(원자/cm2) 사이의 도우스 그리고, 약 1MeV ~ 2MeV 사이의 에너지에서 수행될 수 있다. 예를 들면, 1MeV이상의 에너지에서 실행된 이식을 블락(block)하기 위해, 약 4~5 마이크론 사이의 범위에서, 상대적으로 두꺼운 레지스트 마스크가 사용되어 질 수 있다. 레지스트 마스크가 벗겨지고(stripped), 그리고나서, 웨이퍼 클린(clean)이 실행되어 진다. 다음으로, 보론 이식된 딥 바디는 아닐(anneal)을 실행함으로써, 충분한 깊이로 확산되어 질 수 있다. 질소환경에서, 아닐이 시작되는 동안 산소 브리드(bleed)를 사용하여 약 20분 ~ 5시간 사이동안, 약 1050 ~ 1200도씨의 온도에서 아닐을 수행하게 된다. 연속적으로, 필드 산화가 수행되고, 그 결과 필드 산화 물(56)을 형성하고, 그리고 나서, 질화물(52)이 벗겨진다.
다음으로, 패턴된 트렌치-게이트 마스크(미도시)는 노출된 기판의 하부측 트렌치-게이트 영역을 남기기 위해 형성되어 진다. 산화물은 네이티브(native) 또는 다른 산화물을 제거하기 위해 에칭된다. 그리고 나서, 실리콘 에치(etch)는 기판 내에 트렌치-게이트 개방부(58)를 형성하기 위해 실행된다. 하나 또는 그 이상의 선택적 트렌치-측벽 이식(trench-sidewall implant)은 완성된 하부측 소자의 임계 전압(VT)을 조절할 수 있도록 실행될 수 있다. 웨이퍼 회전을 갖는 틸트된 이식이 수행될 수 있다. 이식은 VT를 상승시키기 위한 보론 또는 더 낮은 VT를 위해 인을 포함할 수 있다. 약 4°와 약 12°의 웨이퍼 틸트에, 약 20KeV ~ 80KeV 사이의 에너지면 충분하다. 선택적인 게이트-트렌치 바닥 이식은 전도성을 증가시키기 위해 N-타입 불순물을 사용하거나, 네트(net) 집중을 감소시키기 위해 P-타입 불순물을 사용하여 수행될 수 있고, CGD는 충분하다. 트렌치-게이트 마스크는 도 4와 유사한 구조를 형성하기 위해 제거되어 진다.
전기방식(sacrificial) 산화 스트립에 따른 전기방식 산화는 에피택시얼 실리콘 층(46)의 어떤 손상된 부분을 제거하기 위해 실행될 수 있다. 게이트 산화는 게이트 산화물(60)을 형성하기 위해 실행되고, 그리고 나서, 게이트 폴리실시콘 증착과 도핑 및/또는 폴리사이드 증착이 실행되고, 그 결과, 도 5에 도시된 바와 같이, 블랭켓 트랜지스터 게이트 층(62)이 형성된다. 선택적인 실리사이드 층, 예를 들면, WSiX 은 저항을 감소하기 위한 게이트 폴리실리콘층 상에 추가될 수 있다. 선 택적인, 캐핑층(capping layer) 또한, 트랜지스터 게이트층(62) 상에 형성되어 질 수 있다.
도 6에 도시된 바와 같이, 패턴 레지스트층 게이트 마스크(64)는 블랭켓 게이트 층 상에 형성되어 질 수 있다. 그리고 나서, 게이트층은 에칭되어 지고, 그 결과 트랜지스터 게이트부(66A 내지 66D)를 포함하는 도 6과 유사한 구조를 형성하게 된다. 게이트 층은 게이트 트렌치 내에 게이트 재료를 레세스(recess)하기 위해 오버-에칭될 수 있다. 폴리실시콘부(66C)는 트렌치 내에 자기-정렬되어 진다. 게이트부(66A, 66B)는 상부측 LSMOS 소자의 게이트를 형성하고, 게이트부(66C, 66D)는 하부측 트렌치-게이트 모스펫 소자의 능동 셀 중 하나를 위한 게이트부를 형성할 것이다. 게이트부(66D)는 게이트 트렌치와 떨어져있고, 에피택시얼 층 위에 있는 금속층을 연속적으로 형성하기 위한 폴리실시콘층울 연결하기 위한 전극뿐 아니라, 에피택시얼 층 밑으로 레세스된 폴리실리콘이 있는 능동 셀에 게이트를 형성할 것이다. 그러므로, 이러한 기능은 단일 도전성구조의 다른 부분을 사용하여 실행될 것이다. 단일 도전성구조는 하나 또는 그 이상의 도전층을 포함할 것이다.
다음으로, 레지스트(64)는 제거되고, 도 7의 구조에 언마스크(unmasked, blanket) 바디 이식이 수행되고, 그 결과 바디 영역(70A 내지 70E)을 포함하는 도 7과 유사한 구조를 갖게 된다. 게이트 폴리실시콘과 필드산화물이 충분한 마스크를 제공하기 때문에, 분리되지 않은 마스크로서 자기 정렬된 이식이 필요하다. 보론이식은, 틸트를 사용하기 않은, 약 20KeV ~ 80KeV 사이의 에너지에서, 약 5E12 ~ 5E14 (원자/cm2) 사이의 도우스로 충분하다. 게이트 밑으로 보론을 확산하기 위해, 질소 환경 내에 약20분 ~ 3시간 사이의 지속시간 동안, 약 1000 ~1150℃ 사이의 온도에서, 바디(채널) 드라이브 아닐은 충분한 바디 확산을 제공한다.
개선적으로, 동일한 게이트 산화물과 동일한 환경에서 도핑이 소자 모두에 사용되어지기 때문에, 상부측 영역(42)과 하부측 영역(44) 모두를 위한 동일한 바디 확산영역이 사용될 수 있다. 이것은, 각 소자를 형성하기 위한 분리된 마스크 단계를 위한 필요성을 제거하고, 다른 관련된 필요한 과정을 감소시킨다. 따라서, 편리한 과정을 통해 비용을 감소시킨다.
그리고 나서, 예를 들면, 약 4E15 ~ 10E15 (원자/cm2) 사이의 도우스에, 비소를 사용하여 블랭켓 소스 이식이 수행된다. 이러한 블랭켓 소스 이식은 또한, 게이트 실리콘과 필드 산화물에 의해 충분히 막아지고(blocked), 소스 이식 영역(80A 내지 80E)을 형성하기 위해 자기 정렬(self-aligned)된다. 산화물 증착이 약 1500 ~3500Å 사이, 예를들어, 2500Å의 두께로 실행된다. 산소 내에서, 약 900 ~1000℃ 사이의 온도에서의 소스 아닐은 산화물을 충분히 치밀하게 하고, 그 결과 블랭켓 산화층(82)을 형성한다.
다음으로, 패턴 바디 접촉 마스크가 형성된다. 노출된 산화물을 제거하기 위한 산화에칭과 노출된 에피택시얼층을 제거하기 위한 실리콘 에칭이 패턴 바디 접촉 마스크를 사용하여 수행된다. 실리콘 에칭은 소스 영역, 예를 들면, 약 0.2 ~ 0.4 마이크론 사이의 깊이로 에칭할 수 있고, 그 결과 도 9에 도시된 바와 같이, 접촉 개방부를 형성한다. 보론 접촉 이식, 예를 들면, 약 5E14 ~ 4E15 (원자/cm2) 사이의 도우스를 위한 선택적으로 더 깊은 보런 이식을 갖는, 쉘로우(shallow) BF2 또는 보론이식은, 바디 접촉 영역(90A 내지 90E)을 형성할 수 있다.예를 들면, 약 950 ~ 1100℃ 사이의 온도에서 급열과정(rapid thermal processing, RTP)를 사용한 선택적 아닐 또는 확산이 실행되어 질 수 있다.
얇은(thin) 산화물 증착 후에, 트렌치-기판 접촉(TSC) 마스크(100)가 도 10에 도시된 바와 같이 형성되어 진다. 마스크(100)는 바디 이식부(70B)의 영역 내에 기판이 노출된다. 즉, 마스크(100)에 의해 보호된 도시된 기판이 남겨진다. 소정 노출된 산화물이 에칭되고, 그리고 나서, 에피택시얼 층(46)과 반도체 기판(40)이 에칭되고, 그 결과, TSC 접촉 개방부(110)를 구비한 도 11과 유사한 구조를 형성하게 된다. 선택적인 트렌치 바닥 이식이 전기적 전도성을 강화하기 위해 실행될 수 있다. 즉, 연속적으로 도전층을 형성한다. 레지스트층(100)은 그리고 나서, 제거되고, 선택적인 아닐이 수행되어, 도 12와 유사한 구조를 형성한다.
소스의 상부 수평면으로부터 산화물을 풀백(pull back)하기 위해 얇은(thin) 산화물 에칭이 수행될 수 있다. 그리고나서, 얇은 정각(cinformal) 티타늄과 질화 티타늄(TiN) 증착이 실행되고, 그 결과 도 13에 도시된 바와 같이 도전성 금속층(130)을 형성한다. 티타늄 층은 약 100 ~ 500Å, 그리고, TiN 층은 약 500 ~ 1500Å 사이정도면 충분하다.
질소 환경에서 20초 ~ 60초의 지속시간 동안, 약 600 ~ 800℃ 사이의 온도에 서 RTP 금속 아닐이 에피택시얼층의 실리콘과 티타늄 실리사이드(TiSi2)에 실리콘 기판을 접촉하는 티타늄 금속층을 변환하기 위하여, 그리고, TSC 금속을 형성하기 위한 TiN을 치밀하게 하기 위해 실행될 수 있다. 텅스텐(W) 또는 xjdtmxps 실시사이드(WSiX)증착이 깊은(deep) 트렌치를 충진(fill)하기 위해 그리고, TSC 구조의 전기적 저항을 더 감소시키기 위해 실행될 수 있다. 그러나, 금속은 충분한 전도성을 가지고, 유전체는 노출된 표면 상에 증착되어지기 때문에, 컨덕터를 갖는 트렌치를 완전히 충진할 필요는 없다. 따라서, 트렌치를 충진하고, 그 결과 충분히 평평한 표면을 형성하게 된다.
다음으로, 트렌치-금속 마스크(150)가 금속 에칭을 따라 형성되고, 그 결과 도 15의 구조를 형성한다. 금속 에칭은 하부 유전체가 유출될 때까지 수행된다. 즉, 어떠한 남겨진 스트링거(stringer)를 깨끗하게 하기 위해 추가적인 오버-에칭이 수행된다. 이것은 개별(individual) 도전성 구조(152A 내지 152E)를 형성한다. 구조(152A, 152B)는 유동 가이드 링(floating guard ring)부를 제공할 것이고, 구조(152D, 152E)는 하부측 VDMOS 소스에 접촉부를 제공하게 될 것이다. 그러므로, 이러한 기능들은 하나 또는 그 이상의 도전층을 포함하는 단일 도전성 구조의 다른 부분들을 사용하여 실행된다.
레지스트(150)가 벗겨지고, 그리고 나서, 저온 산화물(LTO)이 약 3000 ~ 9000Å 사이의 보로포스포실리사이드 유리(borophosphosilicate glass, BPSG)층에 따라, 약 300 ~ 1000Å 사이의 두께로 증착되어지고, 그 결과도 16에 도시된 바와 같이, 산화층(160)을 형성하게 된다. 산화물은 약 800 ~ 900 ℃ 사이의 온도에서 치밀화되고, 흐르게(flow) 된다.
접촉 마스크가 산화물(160)상에서 형성될 수 있고, 그리고 나서, 노출된 산화물부분을 제거하기 위해 산화물 에칭이 수행될 수 있다. 0°틸트로, 약 20 ~ 80 KeV 사이의 에너지에서, 약 1E14 ~ 6E16 (원자/cm2) 사이의 도우스를 위한 인 또는 비소의 N+ 이식이 수행되고, 그 결과 도 17과 유사한 구조를 형성한다. 이식은 질소 가스 플로우를 사용하여, 약 60초 동안, 약 850 ~ 900℃ 사이의 온도에서 RTP 과정을 사용하여 확산되어 진다. 또한, 접촉 마스크를 사용한 산화층(160)의 에칭동안, 하부측 트랜지스터 소스 금속(174, 176)이 노출된다.
연속적으로, 장벽(barrier) 금속(180)의 Ti/TiN증착, RTP 아닐, 텅스텐(182)의 증착 및 텅스텐 에칭 백(etch back)이 실행되고, 그 결과, 텅스텐 접촉 플러그들(182A 내지 182D)이형성된다. 알루미늄 구리(AlGu)와 같은 컨덕터의 증착과 패터닐이 금속 구조(184A 내지 184C)를 형성할 수 있다. 구조(184A)는 도전성 드레인 상호연결부를 형성하고, 상부측 트랜지스터 드레인 상호연결부를 제공하기 위해 입력전압(VIN)에 전기적으로 연결한다. 구조(184B)는 도전성 소스 상호연결부를 형성하고, 하부측 트랜지스터 소스 상호연결부를 제공하기 위해 그라운드에 전기적으로 연결된다. 구조(184C)는 하부측 트랜지스터 게이트에 게이트 접촉부를 제공한다. 그러므로, 이러한 기능들은 하나 또는 그 이상의 도전층을 포함하는 단일 도전성 구조의 다른 부분들을 사용하여 실행된다.
추가적으로, 바디 영역(70C)은 트렌치-DMOS 바디-드레인 파괴 전압을 등가시키기 위해 통합된 유동 가이드 링을 제공할 수 있다. 이러한 구조는 상부측 LDMOS 드랜지스터 및 하부측 VDMOS 트랜지스터 구조를 형성하는 과정을 사용하여 형성된다.
이러한 방법의 결과, 드렌치-게이트를 구비한 하부측 VDMOS 트랜지스터 소자와 평면 게이트를 갖는 LDMOS 트랜지스터 소자를 포함하는 상부측 출력 파워 소자를 형성한다. 동일한 도전(폴리실리콘)층은 각각의 소자의 게이트를 사용하고, 동일한 바디 이식은 에피택시얼 층 내에 각 소저를 위한 바디영역을 형성할 수 있다. 추가적으로, 기판은 소자를 위한 스위치 노드(즉, 출력 노드)를 제공한다.
도 18에 도시된 바와 같이, 금속 TSCcmd(140)의 제 1 부분(152A)은 게이트 구조(66A)와 상부측 LDMOS 드레인 금속(184A) 사이에 삽입되고, 제 2 부분(152B)은 게이트 구조(66B)와 드레인 금속(184A) 사이에 삽입된다. TSC 접촉을 통해 기판(50)에 묶여진 구조(152A, 152B)는 외류 전기용량을 최소화할 수 있고, 와류 소스 인덕턴스를 제거 또는 감소할 수 있는 게이트 차폐부(shield)를 제공한다. 차폐기능은 게이트-드레인 전기용량(CGD)을 감소시키고 게이트와 게이트-드레인 전하(QG)를 최소화하기 위한 도전성 드레인 상호연결부의 주위의 전기적 필드로부터 게이트를 차폐할 수 있다.
본 발명의 일실시예에서는 또한, 예를 들면 도 19에 도시된 바와 같이, TSC 구조의 모든 측면 상에 바디 접촉을 구비하는 소자를 제공한다. 그 결과, TSC의 전 체 둘레에 바디 접촉부의 상부(top)에 노출되는 바디 접촉 영역(90B) 내부에 TSC(152B, 유사한 구조 152A)를 형성한다. 그러므로, TSC는 낮은 저항 바디 접촉부를 유지하는 동안, 스트라입프 내에 놓여있게 된다.
소자의 일실시예는 9개의 패턴 마스크 단계를 포함한다. 그것은 능동 영역 마스크, 딥(deep) 바디 마스크, 게이트 트렌치 마스크, 게이트 폴리실시콘 마스크, 바디 접촉 마스크, TSC 마스크, 트렌치 금속 마스크, 접촉 마스크 및 금속마스크이다. 다양한 단면도는 강화된 딥(deep) 바디 접촉부와 TSC에 의해 마무리(terminate)된 드레인을 갖는 n-채널 LSMOS 상부측 트랜지스터를 도시한다. 또한, 패턴된 게이트 연결부와 바디 가장자리 말단(edge termination)으로써 유동 P-바디 가이드 링을 갖는 n-채널 트렌치-게이트 DMOS 하부측 소자를 도시한다.
다른 실시예는 도 20에 도시되어 있다. 이러한 실시예는 통합된 스쵸키 다이오드를 포함한다. 그 결과, 도 18에 도시된 갓과 다른 전기적 특성을 갖는다. 스쵸키 다이오드는 n-타입 에피택시얼 영역(192)을 갖는 접촉부 내에 금속 구조(190)에 의해 제공된다. 하부측 VDMOS 게이트(고 18의 182D 및 184D와 유사한 구조)에 접촉부는 소자의 다른 단면부에 위치한다. 이러한 구조는 바디 이식을 막기 위해 필드 상화물 영역을 사용함으로써, 어떤 추가적인 마스크 절차없이 실행된다. 다른 실시예에서, 바디 마스크는 스쵸키(Schottky) 접촉 영역으로부터 바디 이식을 막기위해 사용될 수 있고, 소스 마스크는 동일한 스쵸키 접촉 영역으로부터 소스 이식을 막기 위해 사용될 수 있다. 하부측 VDMOS 소자를 위한 소스 접촉부는 이전 실시예보다 약간 더 넓은 공간을 필요로 한다. 단순하게 설명하기 위해, 여기서는 추가적인 각 단계의 상세한 설명은 생략한다. 즉, 도 20에 도시된 것과 유사한 소자를 제공하는 도 2 내지 도 18의 상세한 과정에서 약간 수정된 것이다.
그러므로, 본 발명의 일실시예는, 낮은 실행 비용(낮은 다이 비용)을 가진다. 또한, 다이는 낮은 와류 인덕턴스와 전기용량을 갖고, 최소화된 다이 크기를 갖고, 회로 필요사항을 기반으로 최적화된다. 일실시예에서는, 출력이 다이의 후방측(back side)에서 이용되어지는 것과 같이, 단일 다이 상에 상부측과 하부측 소자의 사용을 포함한다. 단일 다이는 최소한의 과정으로 효율적인 절차흐름을 이용하여 제조된 상부측과 하부측 파워 소자 모두를 사용할 수 있게 된다. 소자는 어떠한 와류 인덕턴스를 제거하거나 최소화한 구성을 갖는다. 결과적으로 소자는 고-주파수 작동 특성과 최소화된 와류 전기용량의 특성이 양립되는 구조를 가지게 된다. 최소의 구성 때문에 적어도 부분적으로 조립비용을 최소화할 수 있다. 소자는 어떠한 다른 소자 보다 더 높은 파워밀도를 달성할 수 있다.
작동중에, 도핑된 기판은 스위치 노드이다. 그러므로, 웨이퍼의 뒷측(back side) 또한, 출력 스테이지의 스위치 노드(출력)이고, 그러므로, 출력 스테이지에 팔요한 연결체가 전기적으로 연결되게 된다. N-채널 소자가 상부특과 하부특 파워소자 모두에 사용된다면, 하부측 소자의 드레인 뿐 아니라, 가능한 상부측 소자의 소스와 스위치 노드 사이에 와류 인덕턴스를 제거할 수 있다.
게다가, 금속 단일층은 상부측 소자의 드레인, 하부측 소자의 소스, 2개이 소자의 게이트 각각을 상호연결하기 위해 요구된다.
소자의 반도체 기판에 연결된 트렌치-기판-접촉 구조는 와류 전기용얄을 최 소화하고 다른 소자구조의 전기적 영향으로부터 게이트를 보호하기 위한 상부측 소자 게이트 차폐 구조로서 기능을 한다. 예를 들면, 와류 소스 인덕턴스를 제거하고, 드레인이 상호연결된다.
다양한 과정의 접근은 매설 P- 바디영역을 형성하기 위해 설명된 것이다. 예를 들면, 영역은 파이널 N-에피의 상부표면을 통한 이식을 사용, 또는 마지막 N-에피에 우선하여 형성된 첫번째 얇은 N-에피의 표면을 통한 이식을 사용 또는 시판의 상부에 N-에피 성장의 딥-P-바디 영역을 형성하기 위한 기판 도핑(예를들면, 비소)과 비교하여, 보론의 더 빠른 확산에 의존하는 기판 내에 직접적인 이식을 사용하여 형성될 수 있다.
단일 칩 상에 상부측 출력 파워 소자와 하부측 출력 파워소자를 형성하는 것이 2개의 분리된 칩 상에 2개의 소자를 형성하는 것보다 더 적은 공간을 차지한다. 소자는 와류 인덕턴스의 제거 또는 감소를 통해 더 높은 효율로 작동하고, 고-주파수로 작동하게 된다. 다양한 실시예에서는, 단일 칩 상에서 낮은 RSP를 갖는 효율적인 상부측 구조(LDMOS)와 효율적인 하부측 구조(트렌치-게이트 VDMOS)를 사용할 수 있다. 구조는 비록 동일한 바디 확산을 사용하지만, 독립적인 임계 전압 제어를 포함한다.
출력 스테이지를 포함하는 칩은 다양한 장점을 발생하기 위해 컨트롤러 집적회로(IC)와 함께 동시-패키징(co-packaged)될 수 있다. 예를 들면, 복합 전자기기가 모놀리식(monolithic) 파워 다이를 교환함으로써 단순화된다. 복합기기는 단일 파워-IC 디자인에 영향을 줄 수 있다. 출력 소자는 컨트롤러 회로로부터 분리된 다이 상에 형성되기 때문에, 소자는 컨트롤러에 노이즈 피드백을 감소시키고, 컨트롤러에 열적 피드백을 감소시킨다.
어떤 파워 모스펫에서 가장 효율적인 소자 작동을 위해, 소스 영역과 바디 영역 사이에 낮은 저항 접촉 상호연결이 필요하다. 낮은 저항 접촉부는 작동 중(turn on, 활성화)인 와류 양극성 트랜지스터(N-채널 모스펫을 위한 NPN)를 갖는 것을 피한다. 와류 양극성이 턴온(turn on) 된다면, 소자는 전류 폭주(run-away) 등의 손상이 발생할 것이다. 본 발명의 일실시예에서, 소자 바디와 소스는 하나의 접속부 내로 통합된다. 즉, 트렌치 측변 상에 소스 그리고, 트렌치 바닥에 바디 접촉부가 존재하고, 양자는 전기적으로 도전성(금속) 접촉부에 연결된다. 트렌치 내부에 금속 접촉부(TSC 접촉부)는 낮은 저항으로 매우 작은 영역에서 모두 이러한 확산 영역 모두에 연결된다.
다양한 범위와 파라미터는 본 발명의 설명에 바람직한 예를 제시한 것이다. 다양한 수치는 가능한 정확한 값을 기재한 것이다. 그러나, 측정 테스트 기기에 따라 소폭의 오차를 포함할 수 있다. 게다가, 모든 범위에서 언급한 구체적인 파라미터, 수치에 국한되어 해석할 수 없다. 예를 들면, “최소한 10”은 예를 들면 1~5와 같이, 0보다 크거나 최소 동일한 수치와 10이하 또는 최대 동일한 수치를 포함한다. 파라미터를 언급함으로서 다양한 수치는 음의 값을 포함할 수도 있다. 예를 들면, 경우에 따라서, “최소한 10”은 음의 값 예를 들면, -1, -2, -3, -10, -20, -30 등을 포함할 수 있다.
첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다. 명세서 전체에서, 어떤 부분이 다른 부분과 ‘연결’되어 있다고 할 때, 이는‘직접적으로 연결’되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고,‘간접적으로 연결’되어 있는 경우도 포함한다. 또한, 어떤 구성요소를‘포함’한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 그 밖에 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 관련되어 이하의 상세한 설명과 바람직한 실시예로부터 더욱 명확해질 것이다.
도 1은 전압 컨버터 소자를 포함하는 전기 회로도,
도 2 내지 도 19는 본 발명의 제 1 실시예에 따른 전압 컨버터 출력 구조의 각 제조 단계별 단면도,
도 20은 본 발명의 제 2 실시예에 따른 전압 컨버터 출력 구조의 단면도를 도시한 것이다.
비록 본 발명이 상기에서 언급한 바람직한 실시예와 관련하여 설명되어 졌지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다른 다양한 수정 및 변형이 가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허 청구 범위에 속함은 자명하다.

Claims (20)

  1. 반도체 소자 전압 컨버터 형성방법에 있어서,
    단일 반도체 다이 상에 출력 스테이지를 형성하는 단계를 포함하고,
    상기 출력스테이지는,
    레터럴 확산 금속 산화 반도체(LDMOS) 소자를 구비하는 상부측 트랜지스터;
    트렌치-게이트 수직 확산 금속 산화 반도체(VDMOS) 소자를 구비하는 하부측 트랜지스터; 및
    상기 상부측 트랜지스터의 게이트부와 상기 하부측 트랜지스터의 게이트부를 형성하는 단일 도전성 구조를 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터 제조방법.
  2. 제 1 항에 있어서,
    상기 단일 도전성 구조는 제 1 단일 도전성 구조이고,
    반도체 웨이퍼부에 접촉, 상기 상부측 트랜지스터의 게이트부를 위한 차폐, 상기 트렌지-게이트 VDMOS 트랜지스터에 유동 가이드 링, 및 제 2 단일 도전성 구조에서 상기 트렌치-게이트 VDMOS 트랜지스터의 소스로의 접촉을 형성하기 위한 컨덕터를 구비한 에칭층을 더 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터 제조방법.
  3. 제 2 항에 있어서,
    상기 에칭층은,
    상부측 LDMOS 트랜지스터의 드레인에 드레인 접촉을 형성하기 위한 컨덕터, 상기 트렌치-게이트 하부측 VDMOS 트랜지스터의 소스에 소스접촉, 트렌치-게이트 하부측 VDMOS 소자의 게이트에 게이트 접촉 및 제 3 단일 도전성 구조에서 상기 상부측 트랜지스터의 게이트로의 게이트 접촉을 형성하기 위한 컨덕터를 더 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터 제조방법.
  4. 제 1 항에 있어서,
    기판에 상부측 LDMOS 트랜지스터 게이트를 위한 게이트 차폐를 전기적으로 쇼트하는 도전성 트렌치-소스 접촉 구조를 형성하는 단계를 더 포함하고,
    상기 기판은 상기 트렌치-소스-접촉 기판의 모든 측면 부분 상에 바디 접촉부에 접촉되고, 상기 반도체 기판에 접촉되는 것을 특징으로 하는 반도체 소자 전압 컨버터 제조방법.
  5. 제 1 항에 있어서,
    상기 단일 도전성 구조는 제 1 단일 도전성 구조이고,
    제 2 단일 도전성 구조를 형성하는 단계를 더 포함하고,
    상기 제 2 단일 도전성 구조는,
    상기 상부측 트랜지스터의 소스영역에 접촉부;
    상기 상부측 트랜지스터의 바디영역에 접촉부;
    상기 하부측 트랜지스터의 소스영역에 접촉부;
    상기 하부측 트랜지스터의 바디영역에 접촉부;
    상기 상부측 트랜지스터의 트랜지스터 게이트를 위한 게이트 차폐부;
    상기 상부측 소자의 소스와 바디 사이의 전기적 연결체; 및
    반도체 다이의 반도체 기판과 상기 하부측 소자의 드레인 사이의 전기적 연결체;를 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터 제조방법.
  6. 제 1 항에 있어서,
    상기 단일 반도체 다이는 제 1 반도체 다이이고,
    전압 컨버터 콘트롤러 회로를 구비하고, 제 1 반도체 다이와 다른 제 2 반도체 다이를 제공하는 단계; 및
    상기 제 1 반도체 다이 상에 출력 스테이지를 갖는 상기 전압 컨버터 컨트롤러 회로를 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터 제조방법.
  7. 제 6 항에 있어서,
    단일 반도체 소자 내에 상기 제 1 반도체 다이와 상기 제 2 반도체 다이를 동시-패키징하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터 제조방법.
  8. 제 1 항에 있어서,
    상기 단일 도전성 구조는 제 1 단일 도전성 구조이고,
    반도체 기판의 트렌치 내에 최소 부분를 갖는 도전성 트렌치 접촉부를 형성하는 단계;
    LDMOS 소자의 적어도 하나의 도전성 게이트부를 형성하는 단계; 및
    게이트 차폐부에 오버라이된 구조 및 상기 LDMOS 소자의 적어도 하나의 상기 도전성 게이트부 사이에 삽입된 상기 게이트 차폐부를 형성하는 단계;를 포함하고,
    상기 게이트 차폐부와 상기 도전성 트렌치 접촉부는 제 2 단일 도전성 구조로부터 형성되어 지는 것을 특징으로 하는 반도체 소자 전압 컨버터 제조방법.
  9. 제 8 항에 있어서,
    컨덕터를 구비하는 층을 에칭하는 단계를 더 포함하고,
    상기 컨덕터는,
    상기 LDMOS 소자의 드레인에 전기적으로 연결된 도전성 드레인 상호연결부; 및
    상기 VDMOS 소자의 소스에 전기적으로 연결된 도전성 소스 상호연결부를 포함하고,
    상기 도전성 드레인 상호연결부 및 상기 도전성 소스 상호연결부는 제 3 단일 도전성 구조로부터 형성되어지는 것을 특징으로 하는 반도체 소자 전압 컨버터 제조방법.
  10. 제 1 항에 있어서,
    상부측 트랜지스터 소스 및 하부측 트랜지스터 바디를 전기적으로 연결하는 트렌치 내에 도전성 접촉부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터 제조방법.
  11. 제 10 항에 있어서,
    도전성 드레인 상호연결부를 형성하는 상기 단일 도전성 구조를 입력전압(VIN)에 전기적으로 연결하는 단계; 및
    도전성 소스 상호연결부를 형성하는 상기 단일 도전성 구조를 그라운드에 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터 제조방법.
  12. 반도체 소자 전압 컨버터에 있어서,
    단일 반도체 상에 출력 스테이지를 포함하고,
    상기 출력 스테이지는,
    레터럴 확산 금속 산화 반도체(LDMOS) 소자를 구비하는 상부측 트랜지스터;
    트렌치-게이트 수직 확산 금속 산화 반도체(VDMOS) 소자를 구비하는 하부측 트랜지스터; 및
    상기 상부측 트랜지스터의 게이트부 및 상기 하부측 트랜지스터의 게이트부를 형성하는 단일 도전성 구조를 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터.
  13. 제 12 항에 있어서,
    상기 반도체 소자는,
    상기 단일 도전성 구조는 제 1 단일 도전성 구조이고,
    상기 반도체 소자 전압 컨버터는,
    상기 트렌치 게이트 VDMOS 트랜지스터의 소스에 접촉부, 상기 트렌치-게이트 VDMOS 트랜지스터의 유동 가이드링, 상기 하부측 트랜지스터의 게이트부를 위한 차폐부 및 반도체 웨이퍼부에 접촉부를 형성하는 제 2 단일 도전성 구조를 더 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터.
  14. 제 13 항에 있어서,
    상기 반도체 소자는,
    상기 상부측 LDMOS 트렌지스터의 드레인에 드레인 접촉부, 상기 트렌치-게이트 하부측 VDMOS 트랜지스터의 소스에 소스접촉부 및 트렌치-게이트 하부측 VDMOS 소자 게이트에 게이트 접촉부를 형성하는 제 3 단일 도전성 구조를 더 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터.
  15. 제 12 항에 있어서,
    상기 반도체 소자는,
    트렌치-소스-접촉 구조의 모든 측면부분 상에 바디 접촉부를 접촉하고, 반도체 기판을 접촉하는 기판에 상기 상부측 LDMOS 트랜지스터 게이트를 위한 게이트 차폐부를 전기적으로 쇼트하는 상기 트렌치-소스-접촉 구조를 더 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터.
  16. 제 12 항에 있어서,
    상기 반도체 다이는 제 1 반도체 다이이고,
    상기 반도체 소자 전압 컨버터는,
    상기 제 1 반도체 다이 상에 상기 출력 스테이지를 전기적으로 연결하는 전압 컨버터 컨트롤러 회로를 구비하고, 상기 제 1 반도체 다이와는 다른 제 2 반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터.
  17. 제 16 항에 있어서,
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이는 단일 반도체 소자 내에서 동시-패키징되는 것을 특징으로 하는 반도체 소자 전압 컨버터.
  18. 제 12 항에 있어서,
    상기 단일 도전성 구조는 제 1 단일 도전성 구조이고,
    상기 반도체 소자 전압 컨버터는,
    반도체 기판에 트렌치 내의 최소부분을 갖는 도전성 트렌치 접촉부;
    상기 LDMOS 소자의 적어도 하나의 도전성 게이트부; 및
    게이트 차례부가 오버라이된 구조 및 상기 LDMOS 소자의 적어도 하나의 도전성 게이트부 사이에 삽입된 상기 게이트 차폐부를 포함하고,
    상기 게이트 차폐부와 상기 도전성 트렌치 접촉부는 제 2 단일 도전성 구조인 것을 특징으로 하는 반도체 소자 전압 컨버터.
  19. 제 18 항에 있어서,
    상기 VDMOS 소자의 드레인에 전기적으로 연결된 도전성 드레인 상호연결부; 및
    상기 VDMOS 소자의 소스에 전기적으로 연결된 도전성 소스 상호연결부를 포함하고,
    상기 도전성 드레인 상호연결부 및 상기 도전성 소스 상호연결부는 제 3 단일 도전성 구조인 것을 특징으로 하는 반도체 소자 전압 컨버터.
  20. 제 19 항에 있어서,
    입력전압(VIN)에 전기적으로 연결되는 상기 도전성 드레인 상호연결부; 및
    그라운드에 전기적으로 연결되는 상기 도전성 소스 상호연결부를 더 포함하는 것을 특징으로 하는 반도체 소자 전압 컨버터.
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