KR20100072610A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 제 1 양자점, 제 1 양자점 상에 제 1 양자점과 전하를 서로 교환하는 전하 저장 게이트 및 상기 전하 저장 게이트 상에 제 1 양자점의 전위를 조절하기 위한 제 1 게이트 전극를 포함하는 단전자 상자 및 제 1 양자점 아래에 제 1 양자점에 용량적으로 결합되는 제 2 양자점, 제 2 양자점의 일측에 접촉하는 소오스, 일측에 대향하는 타측에 접촉하는 드레인 및 제 2 양자점 아래에 상기 제 2 양자점의 전위를 조절하는 제 2 게이트 전극을 포함하는 단전자 트랜지스터를 포함한다.
양자점, 게이트 전극, 전하량
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 광자 검출 장치 및 그 제조 방법에 관한 것이다.
본발명은 지식경제부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다.[과제관리번호:2008-F035-01, 과제명: 상용 양자암호통신시스템을 위한 요소 기술 개발]
광자 검출 장치는 의료분야, 반도체 및 물질의 분석 분야, 화학분석의 이미징 분야 및 양자키 분배(Quantum Key Distribution)와 암호 해독 등 많은 분야에서 사용될 수 있다. 반도체 광자 검출 장치로서 애벌랜치 포토다이오드(Avalanche Photodiode: APD) 및 광 증배관(Photon Multiplier Tube: PMT)이 사용될 수 있다. 애벌랜치 포토다이오드는 광자(photon)의 증폭을 이용한 검출기로서 그 감도가 우수하다. 그러나, 애벌랜치 포토다이오드는 상대적으로 큰 수십볼트의 고전압을 인가하여야 하고, 높은 반복동작(high repetition rate)에서 애벌랜치 포토다이오드의 오동작이 발생할 수 있다.
본 발명의 이루고자 하는 기술적 과제는 단광자를 검출하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치를 제공한다. 이 장치는 제 1 양자점, 상기 제 1 양자점 상에 상기 제 1 양자점과 전하를 서로 교환하는 전하 저장 게이트 및 상기 전하 저장 게이트 상에 상기 제 1 양자점의 전위를 조절하기 위한 제 1 게이트 전극를 포함하는 단전자 상자; 및 상기 제 1 양자점 아래에 상기 제 1 양자점에 용량적으로 결합되는 제 2 양자점, 상기 제 2 양자점의 일측에 접촉하는 소오스 및 상기 일측에 대향하는 타측에 접촉하는 드레인 및 상기 제 2 양자점 아래에 상기 제 2 양자점의 전위를 조절하는 제 2 게이트 전극을 포함하는 단전자 트랜지스터를 포함한다.
본 발명의 실시예에 따르면, 상기 제 1 양자점은 폴리 실리콘을 포함할 수 있다. 상기 제 2 양자점은 결정질 실리콘을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 양자점 또는 상기 전하 저장 게이트는 단광자를 입사받으며, 상기 단광자에 의한 상기 제 1 양자점의 전하량의 변화에 따른 상기 제 2 양자점의 전위의 변화를 통하여 단전자 트랜지스터의 전도도의 변화를 감지하여 상기 단광자를 검출할 수 있다.
본 발명의 실시예에 따르면, 상기 단전자 상자는 상기 전하 저장 게이트와 상기 제 1 양자점 사이의 터널 절연막을 더 포함할 수 있다. 상기 단전자 트랜지스터는 상기 소오스, 상기 제 2 양자점 및 상기 드레인과 상기 제 2 게이트 전극 사이의 게이트 절연막을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 양자점은 제 1 방향으로 제 1 폭과 상기 제 1 방향에 수직한 제 2 방향으로 제 2 폭을 가질 수 있다. 상기 제 2 양자점은 상기 제 1 폭 및 상기 제 2 폭과 동일한 폭을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 및 제 2 폭들 각각은 20 nm 이하일 수 있다. 상기 제 1 및 제 2 양자점들 각각은 20 nm 이하일 수 있다. 상기 터널 절연막은 상기 제 1 양자점 상에 4nm 미만의 두께를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 단전자 상자는 상기 제 1 게이트 전극과 상기 제 1 양자점 사이의 제 2 절연막을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 소오스/드레인은 실리 사이드를 포함할 수 있다. 상기 전하 저장 게이트는 실리 사이드를 포함할 수 있다. 상기 소오스/드레인과 상기 제 2 양자점 사이의 경계는 쇼트키 장벽으로 이루어질 수 있다.
본 발명의 실시예에 따르면, 이 장치는 상기 제 1 및 제 2 양자점들 사이에 개재되며, 상기 제 1 및 제 2 양자점들을 용량적으로 결합하는 제 1 절연막을 더 포함할 수 있다. 상기 제 1 절연막은 상기 제 1 양자점에 정렬되고, 상기 제 2 양자점은 상기 제 1 절연막 아래에 배치될 수 있다. 상기 제 1 절연막은 4nm 내지 10 nm의 두께를 가질 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치를 제공한다. 이 장치는 제 2 게이트 전극, 상기 제 2 게이트 전극 상의 제 2 양자점 및 상기 제 2 양자점의 양측에 접촉하는 소오스/드레인을 포함하는 단전자 트랜지스터로 이루어진 감지부; 상기 제 2 양자점 상의 제 1 양자점, 상기 제 1 양자점 상의 전하 저장 게이트, 상기 전하 저장 게이트 상의 제 1 게이트 전극을 포함하는 단전자 상자로 이루어진 수광부; 상기 제 1 및 제 2 양자점들 사이에 개재되며, 상기 제 1 및 제 2 양자점들을 용량적으로 결합하는 제 1 절연막; 및 광을 조사하는 광학 장치 및 상기 광의 파장보다 작은 구멍을 갖는 광 조절부를 포함하고, 상기 수광부에 인접하여 상기 수광부에 국소적으로 단광자를 입사하는 입사부를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 제 2 게이트 전극 상에 제 1 양자점을 형성하고; 상기 제 1 양자점 상에 전하 저장 게이트를 형성하고; 상기 제 2 게이트 전극과 상기 제 1 양자점 사이에 제 2 양자점을 형성하고; 그리고 상기 제 2 양자점의 양측에 접촉하는 소오스/드레인을 형성하는 것을 포함하되, 상기 전하 저장 게이트, 상기 제 2 양자점 및 상기 소오스/드레인을 동시에 형성할 수 있다.
본 발명의 실시예에 따르면, 상기 전하 저장 게이트, 상기 제 2 양자점 및 상기 소오스/드레인은 자기 정렬 실리 사이드 공정을 수행하여 형성될 수 있다. 상기 실리 사이드 공정에 의해, 상기 제 2 양자점과 상기 소오스/드레인 사이의 경계는 쇼트키 장벽으로 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 전하 저장 게이트, 상기 제 2 양자점 및 상기 소오스/드레인을 형성하는 것은: 제 2 게이트 전극막 상에 제 1 방향으로 제 1 폭을 가지며 상기 제 1 방향에 수직한 제 2 방향으로 연장되며 차례로 적층되는 예비 실리콘 패턴, 예비 제 1 양자점 및 예비 제 1 절연막을 형성하고; 상기 예비 실리콘 패턴 상에 상기 제 1 방향에 수직하는 제 2 방향으로 서로 대향하는 양측면 가지며 제 2 폭을 가지며 차례로 적층되는 제 1 절연막, 제 1 양자점, 제 1 터널 절연막 및 전하 저장 게이트 패턴을 형성하고; 상기 양측면 및 상기 양측면에 인접한 상기 예비 실리콘 패턴를 덮어, 상기 전하 저장 게이트 패턴 및 상기 예비 실리콘 패턴을 노출하는 측벽 절연막을 형성하고; 상기 노출된 전하 저장 게이트 패턴 및 예비 실리콘 패턴에 실리 사이드 공정을 수행하여, 전하 저장 게이트, 제 2 양자점 및 제 2 양자점의 양측에 접촉하는 소오스/드레인을 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 소오스/드레인은 상기 실리 사이드 공정에 의해 상기 측벽 절연막 아래의 예비 실리콘 패턴을 반응시켜 상기 측벽 절연막 아래까지 연장되어, 상기 제 2 양자점은 상기 제 1 절연막 아래에 형성될 수 있다.
본 발명의 실시예에 따르면, 단광자에 의해 유도된 매우 적은 단전하의 전하량을 감지할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
본 발명의 실시예에 따르면, 반도체 장치의 제조 및 집적 공정이 용이할 수 있다.
첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 막(또는 층) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 막(또는 층)이 다른 막(또는 층) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 보여주는 구성도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치(1000)는 수광부(100), 감지부(200) 및 입사부(300)를 포함할 수 있다.
입사부(300)는 광을 조사하는 광학 장치(310) 및 구멍(aperture, 322)를 포함하는 광조절부(320)를 포함할 수 있다. 구멍(322)은 광의 파장보다 작은 직경을 가질 수 있다. 광을 구멍(322)에 통과시켜 수광부(100)에 국소적으로 단광자를 입사할 수 있다. 입사부(300)는 수광부(100)에 인접하여 배열될 수 있다.
수광부(100)는 단전자 상자로 정의될 수 있으며 상부 게이트 전극(130), 전하 저장 게이트(120) 및 상부 양자점(110)을 포함할 수 있다. 상부 양자점(110) 또 는 전하 저장 게이트(120)는 단광자를 입사받을 수 있다.
감지부(200)는 단전자 트랜지스터로서 하부 양자점(210), 소오스/드레인(220, 230) 및 하부 게이트 전극(240)을 포함할 수 있다. 하부 양자점(210)은 상부 양자점(110)과 용량적으로 결합된다(capacitively coupled). 감지부(200)는 입사된 단광자에 의한 상부 양자점(110)의 전하량의 변화에 따라 하부 양자점(210)의 전위의 변화에 의해 감지부(200)인 단전자 트랜지스터의 전도도의 변화를 감지할 수 있다. 따라서, 감지부(200)는 입사된 단광자에 의한 상부 양자점(110)의 전하량의 변화를 감지할 수 있다. 감지부(200)는 쇼트키 단전자 트랜지스터(Schottky Single Electron Transistor)일 수 있다. 감지부(200)는 라디오 주파수-단전자 트랜지스터(Radio Frequency-Single Electron Transistor: RF-SET)를 사용하여 빠르게 단광자를 감지할 수 있다. 수광부(100)와 인접하여 감지부(200)인 단전자 트랜지스터 대신에 전계효과 트랜지스터(미도시)가 사용되는 경우, 수광부(100)의 상부 양자점(110)의 전하 분포는 전계효과 트랜지스터의 채널의 전도도에 영향줄 수 있다. 따라서, 감지부(200)는 전계효과 트랜지스터를 포함할 수 있다.
제 1 절연 패턴(400)이 상부 양자점(110)과 하부 양자점(210) 사이에 개재된다. 하부 양자점(210)은 제 1 절연 패턴(400)를 통하여 상부 양자점(110)과 용량적으로 결합될 수 있다.
도 2a는 본 발명의 실시예에 따른 반도체 장치의 수광부 및 감지부를 보여주는 단면도이다. 도 2b는 도 2a의 점선 I-I'을 따라 절단한 수광부 및 감지부를 보여주는 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 수광부(100), 감지부(200) 및 제 1 절연 패턴(400)는 일체(500)를 이룰 수 있다.
수광부(100)의 상부 양자점(110)은 하부 게이트 전극(240) 상에 배치될 수 있다. 상부 양자점(110)은 가령, 폴리 실리콘을 포함할 수 있다. 상부 양자점(110)의 두께(T3)는 가령, 20 nm 이하이다. 상부 양자점(110)은 제 1 방향(X)으로 제 1 폭(W1) 및 제 1 방향에 수직하는 제 2 방향(Y)으로 제 2 폭(W2)를 가질 수 있다. 제 1 폭(W1) 및 제 2 폭(W2) 각각은 20nm 이하이다. 하부 게이트 전극(240)은 하부 게이트 전극막(242) 및 게이트 전극 접촉층(244)을 포함할 수 있다. 게이트 전극 접촉층(244)은 하부 게이트 전극막(242)의 하면에 저항성 접촉을 위해 배치될 수 있다.
수광부(100)의 전하 저장 게이트(120)은 상부 양자점(110) 상에 배치된다. 전하 저장 게이트(120)는 제 2 방향(Y)으로 제 2 폭(W2)을 가질 수 있다. 전하 저장 게이트(120)는 가령, 실리 사이드를 포함할 수 있다. 터널 절연 패턴(140)이 전하 저장 게이트(120)와 상부 양자점(110)에 사이에 개재된다. 터널 절연 패턴(140)은 제 2 방향(Y)으로 제 2 폭(W2)을 가질 수 있다. 터널 절연 패턴(140)은 가령, 테오스(Tetra Ethyl Ortho Silicate: TEOS)막으로 구성될 수 있다. 터널 절연 패턴(140)은 가령, 상부 양자점(110) 상에 4nm 미만의 두께(T4)를 가질 수 있다. 전하 저장 게이트(120)는 상부 양자점(110)에 전하를 제공하거나 상부 양자점(110)으로부터 전하를 제공받는 소오스 또는 드레인의 역할을 한다.
수광부(100)의 상부 게이트 전극(130)은 전하 저장 게이트(120) 상에 배치될 수 있다. 상부 게이트 전극(130)은 가령, 전도성이 좋은 금속을 포함할 수 있다. 상부 게이트 전극(130)은 알루미늄(Al), 구리(Cu), 텅스텐(W) 또는 인듐 틴 옥사이드(indium tin oxide: ITO)를 포함할 수 있다. 제 2 절연 패턴(160)이 상부 게이트 전극(130)과 전하 저장 게이트(120) 사이에 개재된다. 측벽 절연막(150)이 전하 저장 게이트(120)의 양측면을 덮을 수 있다. 측벽 절연막(150) 및 제 2 절연 패턴(160)은 전하가 터널링하지 못하는 두께로 제공된다. 측벽 절연막(150) 및 제 2 절연 패턴(160) 각각은 가령, 테오스(TEOS)막을 포함할 수 있다. 상부 게이트 전극(130) 또는/및 전하 저장 게이트(120)에 의해, 상부 양자점(110)의 전위(potential)가 조절될 수 있다.
감지부(200)의 하부 양자점(210)은 하부 게이트 전극(240)과 상부 양자점(110) 사이에 개재될 수 있다. 하부 양자점(210)은 가령, 결정질 실리콘을 포함할 수 있다. 하부 양자점(210)의 두께(T1)는 20nm 이하이다. 하부 양자점(210)은 제 1 방향(X)으로 제 1 폭(W1) 및 제 1 방향에 수직하는 제 2 방향(Y)으로 제 2 폭(W2)를 가질 수 있다. 제 1 폭(W1) 및 제 2 폭(W2) 각각은 20nm 이하이다.
감지부(200)의 소오스(220)은 하부 양자점(210)의 일측에 접촉하고, 드레인(230)은 상기 일측(260)에 대향하는 타측에 접촉한다. 소오스/드레인(220, 230)은 가령, 실리 사이드를 포함할 수 있다. 하부 양자점(210)과 소오스/드레인(220, 230) 사이의 경계(260, 262)는 쇼트키 장벽을 이룰 수 있다. 쇼트키 장벽는 터널링 장벽으로 사용된다. 하부 게이트 절연막(250)이 하부 게이트 전극(240)과 하부 양자점(210)의 사이 및 하부 게이트 전극(240)과 소오스/드레인(220, 230)의 사이에 개재될 수 있다.
제 1 절연 패턴(400)은 가령, 열산화막일 수 있다. 제 1 절연 패턴(400)의 두께(T2)는 가령, 4 내지 10nm일 수 있다. 전하 저장 게이트(120), 터널 절연 패턴(140), 상부 양자점(110) 및 제 1 절연 패턴(400)은 제 2 방향(Y)으로 서로 대향하는 양측면(190, 192)을 포함할 수 있다. 측벽 절연막(150)은 상기 양측면(190, 192)을 덮을 수 있다. 측벽 절연막(150)은 하부 양자점(210)에 인접한 소오스/드레인(220, 230)의 일부를 덮을 수 있다.
본 발명의 실시예에 따르면, 상부 게이트 전극(130) 또는/및 전하 저장 게이트(120)의 전압들 각각이 조절될 수 있다. 상기 전압을 조절하여, 단광자가 상부 양자점(110) 또는 전하 저장 게이트(120)에 입사될 경우 포톤-어시스티드 터널링(photon-assisted tunneling)에 의한 단전자나 단정공이 상부 양자점(110)과 전하 저장 게이트(120) 사이에서 용이하게 터널링할 수 있다. 상기 터널링 시간은 상부 양자점(110)과 전하 저장 게이트(120) 사이의 터널 절연 패턴(140)에 의해 조절될 수 있다.
본 발명의 실시예에 따르면, 감지부(200)인 단전자 트랜지스터는 쿨롱-블록케이드(Coulomb-Blockade: CB) 상태이며 단광자의 입사에 따라 상부 양자점(110)의 전하량 변화로 인해 단전자 트랜지스터가 전도도가 큰 쿨롱 진동(coulomb oscillation)의 피크(peak) 상태에 있도록, 하부 게이트 전극(240) 및 소오스/드레인(220, 230)의 전압들 각각이 조절될 수 있다. 이에 따라, 감지부(200)는 우수한 감도를 유지할 수 있다. 즉, 전하의 터널링으로 인한 상부 양자점(110)의 전하량의 변화에 따라 하부 양자점(210)의 전위가 변화할 수 있다. 따라서, 단광자에 의해 유도된 매우 작은 단전하의 전하량을 감지할 수 있는 반도체 단광자 검출 장치(1000)를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 동작 원리에 대해서 설명한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 수광부의 전하 저장 게이트에 단광자를 입사할 때 전하 저장 게이트, 상부 양자점, 하부 양자점, 소오스/드레인 및 하부 게이트 절연막의 에너지 준위들의 변화를 나타내는 도면들이다.
도 3a를 참조하면, 단광자를 전하 저장 게이트(120)로 입사하기 전 전하 저장 게이트(120), 상부 양자점(110), 하부 양자점(210) 및 소오스/드레인(220, 230)의 에너지 준위들을 나타낼 수 있다.
소오스/드레인(220, 230)의 에너지 준위가 하부 양자점(210)의 에너지 준위 사이에 위치해 있으므로 단전자 트랜지스터의 전도도가 낮음을 알 수 있다.
도 3b를 참조하면, 단광자가 전하 저장 게이트(120)에 입사되어 발생한 단전자(e)가 전하 저장 게이트(120)에서 상부 양자점(110)으로 터널링한 경우의 전하 저장 게이트(120), 상부 양자점(110), 하부 양자점(210) 및 소오스/드레인(220, 230)의 에너지 준위들을 나타낼 수 있다.
상부 양자점(110)으로 터널링한 단전자(e)에 의해, 하부 양자점(210)의 전위가 높아져 소오스/드레인(220, 230)의 에너지 준위에 근접하여 단전자 트랜지스터의 전도도가 높아짐을 알 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 수광부의 상부 양자점에 단광자 를 입사할 때 전하 저장 게이트, 상부 양자점, 하부 양자점, 소오스/드레인 및 하부 게이트 절연막의 에너지 준위들의 변화를 나타내는 도면들이다.
도 4a를 참조하면, 상부 게이트 전극(130) 및 전하 저장 게이트(120)의 전압이 조절되어, 전하 저장 게이트(120)의 에너지 준위가 상부 양자점(110)에 비해 높은 상태이다. 단광자가 상부 양자점(110)으로 입사 전에 상부 양자점(110)에 전자(e)가 채워져 있는 상태이다.
소오스/드레인(220, 230)의 에너지 준위가 하부 양자점(210)의 에너지 준위 사이에 위치하므로 단전자 트랜지스터의 전도도가 낮음을 알 수 있다.
도 4b를 참조하면, 단광자가 상부 양자점(110)에 입사되어 상기 단광자의 에너지를 흡수한 단전자(e)가 상부 양자점(110)에서 전하 저장 게이트(120)로 터널링한 경우의 전하 저장 게이트(120), 상부 양자점(110), 하부 양자점(210) 및 소오스/드레인(220, 230)의 에너지 준위를 나타낼 수 있다.
전하 저장 게이트(120)로 터널링한 단전자(e)에 의해, 하부 양자점(210)의 전위가 낮아져 소오스/드레인(220, 230)의 에너지 준위에 근접하여 단전자 트랜지스터의 전도도가 높아짐을 알 수 있다.
도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및도 14a는 본 발명의 실시예에 따른 반도체 장치의 수광부 및 감지부의 제조 방법을 보여주는 단면도들이다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a의 점선 I-I'을 따라 절단한 단면도들이다.
도 5a 및 도 5b를 참조하면, 하부 게이트 전극막(242), 하부 게이트 전극막(242) 상의 하부 게이트 절연막(250) 및 하부 게이트 절연막(250) 상의 하부 실리콘막(212)을 형성한다.
예를 들면, 하부 게이트 전극막(242), 하부 게이트 절연막(250) 및 하부 실리콘막(212)을 포함하는 기판(245)을 준비할 수 있다. 기판(245)은 가령, 에스 오 아이(Silicon On Insulator: SOI) 기판일 수 있다. 하부 게이트 전극막(242)은 실리콘을 포함할 수 있다. 하부 게이트 절연막(250)은 실리콘 산화막을 포함할 수 있다. 하부 실리콘막(212)은 결정질 실리콘을 포함할 수 있다. 하부 실리콘막(212)은 양자점을 형성하기 위하여 가령, 20 nm이하의 두께(T1)로 형성될 수 있다.
하부 실리콘막(212) 상에 차례로 제 1 절연막(402) 및 상부 양자점막(112)을 형성한다. 제 1 절연막(402)은 가령, 열산화 공정을 수행하여 형성된 열산화막일 수 있다. 제 1 절연막(402)은 가령 4 내지 10 nm의 두께(T2)로 형성될 수 있다. 상부 양자점막(112)은 가령, 화학 기상 증착 공정을 수행하여 형성된 폴리 실리콘막일 수 있다. 상부 양자점막(112)은 양자점을 형성하기 위하여 가령, 20 nm 이하의 두께(T3)로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상부 양자점막(도 5a 및 도 5b의 112) 상에 제 1 마스크 패턴(미도시)을 형성한다. 제 1 마스크 패턴은 상부 양자점막(112) 상에 레지스트를 코팅한 후, 레지스트를 패터닝하여 형성될 수 있다.
제 1 마스크 패턴을 식각 마스크로 사용하여 상부 양자점막(112), 제 1 절연막(402) 및 하부 실리콘막(212)을 식각하여, 상부 양자점 패턴(114), 예비 제 1 절 연 패턴(404) 및 예비 하부 실리콘 패턴(214)을 형성한다. 상기 식각 공정은 가령, 이방성 건식 식각 공정일 수 있다.
상부 양자점 패턴(114), 예비 제 1 절연 패턴(404) 및 예비 하부 실리콘 패턴(214)은 하부 게이트 절연막(250) 상에 제 1 나노선 형상(Nano line shape, NA)를 가질 수 있다. 나노선 형상(NA)은 제 1 방향(X)으로 제 1 폭(W1)을 가지며, 제 1 방향(X)에 수직한 제 2 방향(Y)으로 연장될 수 있다. 제 1 폭(W1)은 20 nm 이하일 수 있다.
도 7a 및 도 7b를 참조하면, 하부 게이트 절연막(250) 상에 상기 나노선 형상(NA)를 덮는 터널 절연막(142)을 형성한다. 터널 절연막(142)은 가령, 테오스(Tetra Ethyl Ortho Silicate: TEOS)막으로 형성될 수 있다. 터널 절연막(142)은 상부 양자점 패턴(114) 상에 4nm 미만의 두께(T4)를 가질 수 있다.
예를 들면, 하부 게이트 절연막(250) 및 나노선 형상(NA)의 아웃 라인을 따라, 절연막을 10nm 이상의 두께로 형성한 후, 상기 절연막에 평탄화 공정을 수행하여 터널 절연막(142)을 형성할 수 있다. 평탄화 공정은 가령, 화학 기계적 연마(Chemical Mechanical Polishing: CMP)공정일 수 있다. 평탄화 공정으로, 터널 절연막(142)은 상부 양자점 패턴(114) 상에서 4nm 미만의 두께(T4)를 가질 수 있다. 상기 두께(T4)의 터널 절연막(142)은 전하의 터널링막으로 사용될 수 있다.
도 8a 및 도 8b를 참조하면, 터널 절연막(142) 상에 전하 저장 게이트막(122)을 형성한다. 전하 저장 게이트막(122)은 가령, 화학 기상 증착 공정을 수행하여 형성된 폴리 실리콘막일 수 있다. 전하 저장 게이트막(122)은 터널 절연 막(142)의 아웃 라인을 따라 균일한 두께로 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 전하 저장 게이트막(도 8a 및 도 8b의 122) 상에 제 2 마스크 패턴(미도시)을 형성한다. 제 2 마스크 패턴은 전하 저장 게이트막(122) 상에 레지스트를 코팅한 후, 레지스트를 패터닝하여 형성될 수 있다.
제 2 마스크 패턴을 식각 마스크로 사용하여, 하부 게이트 절연막(250) 상의 전하 저장 게이트막(122), 터널 절연막(142), 상부 양자점 패턴(114) 및 예비 제 1 절연 패턴(404)을 이방성 건식 식각하여, 전하 저장 게이트 패턴(124), 터널 절연 패턴(140), 상부 양자점(110) 및 제 1 절연 패턴(400)을 형성한다. 이방성 건식 식각은 식각 가스를 달리하며 수행될 수 있다.
전하 저장 게이트 패턴(124), 터널 절연 패턴(140), 상부 양자점(110) 및 제 1 절연 패턴(400)은 제 2 나노선 형상(NB)를 가질 수 있다. 제 2 나노선 형상(NB)은 제 2 방향(Y)으로 제 2 폭(W2)을 가지며 제 2 방향(Y)과 수직한 제 1 방향(X)으로 연장될 수 있다. 제 2 폭(W2)은 20 nm 이하이다. 제 2 나노선 형상(NB)은 제 2 방향(Y)으로 서로 대향하는 양측면(190, 192)을 포함할 수 있다. 본 발명에 따르면, 상부 양자점(110)은 제 1 폭(도 6a 및 도 6b의 W1) 및 제 2 폭(W2)을 가질 수 있다.
도 10a 및 도 10b를 참조하면, 제 2 나노선 형상(NB)의 양측면(190, 192) 및 상기 양측면에 인접한 예비 하부 실리콘 패턴(214)을 덮어, 저장 게이트 패턴(124)및 예비 하부 실리콘 패턴(214)을 노출하는 측벽 절연막(150)을 형성한다.
예를 들면, 제 2 나노선 형상(NB)를 덮는 절연막을 형성한 후, 상기 절연막 에 이방성 식각 공정을 수행하여 측벽 절연막(150)을 형성할 수 있다. 상기 절연막은 가령, 테오스(TEOS)막으로 형성될 수 있다. 상기 이방성 식각 공정은 예비 하부 실리콘 패턴(214) 및 전하 저장 게이트 패턴(124)의 상부면이 노출될 때까지 진행될 수 있다.
도 11a 및 도 11b를 참조하면, 측벽 절연막(150)에 의해 노출된 전하 저장 게이트 패턴(도 10a 및 도 10b의 124) 및 노출된 예비 하부 실리콘 패턴(214)에 자기 정렬 실리 사이드 공정을 수행하여, 전하 저장 게이트(120), 하부 양자점(210) 및 하부 양자점(210)의 양측에 접촉하는 소오스/드레인(220, 230)을 형성할 수 있다.
예를 들면, 상기 실리 사이드 공정은 하부 게이트 전극막(242) 상에 금속(미도시)을 증착한 후 상기 금속에 열 처리 공정을 수행하는 것을 포함한다. 상기 금속은 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb), 세륨(Ce), 코발트(Cobalt), 니켈(Nikel), 타이타늄(Titanium), 백금(Pt), 납(Pb), 이리듐(Ir) 및 이들의 조합 중 선택된 어느 하나를 포함할 수 있다. 상기 실리 사이드 공정에 의해 반응하지 않는 금속은 제거된다.
상기 실리 사이드 공정에 의해, 소오스(220) 및 드레인(230)은 측벽 절연막(150)의 아래의 예비 하부 실리콘 패턴(214)과 금속이 반응하여, 측벽 절연막(150) 아래까지 연장될 수 있다. 이에 따라, 하부 양자점(210)은 제 1 절연 패턴(400) 아래에 형성되며, 상부 양자점(110)의 제 2 폭(도 8b의 W2)과 동일/유사한 폭을 가질 수 있다. 하부 양자점(210)은 제 1 폭(도 5a의 W1) 및 두께(도 4a의 T1) 를 가진다.
게다가, 소오스/드레인(220, 230)은 하부 양자점(210)의 양측에 자연적으로 접촉하며, 하부 양자점(210)과 소오스/드레인(220, 230) 사이의 경계(260, 262)는 쇼트키 장벽을 이룰 수 있다. 쇼트키 장벽은 터널링 장벽(tunneling barrier)의 역할을 할 수 있다.
본 발명의 실시예에 따르면, 실리사이드 공정에 의해 전하 저장 게이트(120), 하부 양자점(210), 소오스/드레인(220, 230) 및 쇼트키 장벽을 동시에 형성할 수 있다. 따라서, 반도체 장치의 제조 및 집적 공정이 용이할 수 있다.
도 12a 및 도 12b를 참조하면, 하부 게이트 전극막(242) 상에 제 2 절연막(162)을 형성하여, 전하 저장 게이트(120) 및 소오스/드레인(220, 230)을 덮을 수 있다. 제 2 절연막(162)은 가령, 테오스(TEOS)막으로 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 전하 저장 게이트(120) 상에 제 2 절연막(162)을 노출하는 제 3 마스크 패턴(184)을 형성한다. 제 2 절연막(162)의 노출영역은 후속으로 형성될 상부 게이트 전극(130)이 형성될 영역일 수 있다. 제 3 마스크 패턴(184)은 전하 저장 게이트(120) 상에 레지스트를 코팅한 후, 레지스트를 패터닝하여 형성할 수 있다.
제 3 마스크 패턴(184)가 형성된 하부 게이트 전극막(242) 상에 금속(132)을 증착하여 노출된 제 2 절연막(162) 상에 상부 게이트 전극(130)을 형성한다. 상부 게이트 전극(134)은 가령, 알루미늄(Al), 구리(Cu), 텅스텐(W) 또는 인듐 틴 옥사이드(indium tin oxide: ITO)를 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 상부 게이트 전극(130)을 형성한 후, 제 3 마스크 패턴(도 13a 및 도 13b의 184)에 리프트 오프(lift-off) 공정을 수행하여, 제 3 마스크 패턴(184)과 함께 제 3 마스크 패턴(184) 상에 잔류하는 금속(132)을 제거할 수 있다.
상부 게이트 전극(130)의 하부의 제 2 절연막(도 13a 및 도 13b의 162)을 제거하여, 상부 게이트 전극(130)과 전하 저장 게이트(120) 사이에 제 2 절연 패턴(160)을 형성한다. 제 2 절연 패턴(160)은 상부 게이트 전극(130)에 비해 제 2 절연막(162)에 대해 식각 선택성을 갖는 식각 가스 또는 식각액을 사용하여 선택적으로 식각될 수 있다. 소오스/드레인(220, 230) 및 전하저장 게이트(120)은 제 2 절연 패턴(160)에 의해 노출될 수 있다.
하부 게이트 전극막(242)의 하면에 저항성 접촉을 위한 게이트 전극 접촉층(244)을 형성할 수 있다. 하부 게이트 전극(240)은 하부 게이트 전극막(242) 및 게이트 전극 접촉층(244)을 포함할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 보여주는 구성도이다.
도 2a는 본 발명의 실시예에 따른 반도체 장치의 수광부 및 감지부를 보여주는 단면도이다.
도 2b는 도 2a의 점선 I-I'을 따라 절단한 수광부 및 감지부를 보여주는 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 수광부의 전하 저장 게이트에 단광자를 입사할 때 전하 저장 게이트, 상부 양자점, 하부 양자점, 소오스/드레인 및 하부 게이트 절연막의 에너지 준위들의 변화를 나타내는 도면들이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 수광부의 상부 양자점 패턴에 단광자를 입사할 때 전하 저장 게이트, 상부 양자점, 하부 양자점, 소오스/드레인 및 하부 게이트 절연막의 에너지 준위들의 변화를 나타내는 도면들이다.
도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는 본 발명의 실시예에 따른 반도체 장치의 수광부 및 감지부의 제조 방법을 보여주는 단면도들이다.
도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b는 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a의 점선 I-I'을 따라 절단한 단면도들이다.
Claims (20)
- 제 1 양자점, 상기 제 1 양자점 상에 상기 제 1 양자점과 전하를 서로 교환하는 전하 저장 게이트 및 상기 전하 저장 게이트 상에 상기 제 1 양자점의 전위를 조절하기 위한 제 1 게이트 전극를 포함하는 단전자 상자; 및상기 제 1 양자점 아래에 상기 제 1 양자점에 용량적으로 결합되는 제 2 양자점, 상기 제 2 양자점의 일측에 접촉하는 소오스 및 상기 일측에 대향하는 타측에 접촉하는 드레인 및 상기 제 2 양자점 아래에 상기 제 2 양자점의 전위를 조절하는 제 2 게이트 전극을 포함하는 단전자 트랜지스터를 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 양자점은 폴리 실리콘을 포함하고, 상기 제 2 양자점은 결정질 실리콘을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 양자점 또는 상기 전하 저장 게이트는 단광자를 입사받으며, 상기 단광자에 의한 상기 제 1 양자점의 전하량의 변화에 따른 상기 제 2 양자점의 전위의 변화를 통하여 단전자 트랜지스터의 전도도의 변화를 감지하여 상기 단광자를 검출하는 반도체 장치.
- 제 1 항에 있어서,상기 단전자 상자는 상기 전하 저장 게이트와 상기 제 1 양자점 사이의 터널 절연막을 더 포함하고,상기 단전자 트랜지스터는 상기 소오스, 상기 제 2 양자점 및 상기 드레인과 상기 제 2 게이트 전극 사이의 게이트 절연막을 더 포함하는 반도체 장치.
- 제 4 항에 있어서,상기 제 1 양자점은 제 1 방향으로 제 1 폭과 상기 제 1 방향에 수직한 제 2 방향으로 제 2 폭을 가지는 반도체 장치.
- 제 5 항에 있어서,상기 제 2 양자점은 상기 제 1 폭 및 상기 제 2 폭과 동일한 폭을 갖는 반도체 장치.
- 제 6 항에 있어서,상기 제 1 및 제 2 폭들 각각은 20 nm 이하인 반도체 장치.
- 제 6 항에 있어서,상기 제 1 및 제 2 양자점들 각각은 20 nm 이하의 두께를 갖는 반도체 장치.
- 제 4 항에 있어서,상기 터널 절연막은 상기 제 1 양자점 상에 4nm 미만의 두께를 가지는 반도체 장치.
- 제 4 항에 있어서,상기 단전자 상자는 상기 제 1 게이트 전극과 상기 제 1 양자점 사이의 제 2 절연막을 더 포함하는 반도체 장치.
- 제 4 항에 있어서,상기 소오스/드레인은 실리 사이드를 포함하고, 상기 전하 저장 게이트는 실리 사이드를 포함하는 반도체 장치.
- 제 4 항에 있어서,상기 소오스/드레인과 상기 제 2 양자점 사이의 경계는 쇼트키 장벽으로 이루어진 반도체 장치.
- 제 4 항에 있어서,상기 제 1 및 제 2 양자점들 사이에 개재되며, 상기 제 1 및 제 2 양자점들을 용량적으로 결합하는 제 1 절연막을 더 포함하는 반도체 장치.
- 제 11 항에 있어서,상기 제 1 절연막은 상기 제 1 양자점에 정렬되고, 상기 제 2 양자점은 상기 제 1 절연막 아래에 배치되되,상기 제 1 절연막은 4nm 내지 10 nm의 두께를 가지는 반도체 장치.
- 제 2 게이트 전극, 상기 제 2 게이트 전극 상의 제 2 양자점 및 상기 제 2 양자점의 양측에 접촉하는 소오스/드레인을 포함하는 단전자 트랜지스터로 이루어진 감지부;상기 제 2 양자점 상의 제 1 양자점, 상기 제 1 양자점 상의 전하 저장 게이트, 상기 전하 저장 게이트 상의 제 1 게이트 전극을 포함하는 단전자 상자로 이루어진 수광부;상기 제 1 및 제 2 양자점들 사이에 개재되며, 상기 제 1 및 제 2 양자점들을 용량적으로 결합하는 제 1 절연막; 및광을 조사하는 광학 장치 및 상기 광의 파장보다 작은 구멍을 갖는 광 조절부를 포함하고, 상기 수광부에 인접하여 상기 수광부에 국소적으로 단광자를 입사하는 입사부를 포함하는 반도체 장치.
- 제 2 게이트 전극 상에 제 1 양자점을 형성하고;상기 제 1 양자점 상에 전하 저장 게이트를 형성하고;상기 제 2 게이트 전극과 상기 제 1 양자점 사이에 제 2 양자점을 형성하고; 그리고상기 제 2 양자점의 양측에 접촉하는 소오스/드레인을 형성하는 것을 포함하되,상기 전하 저장 게이트, 상기 제 2 양자점 및 상기 소오스/드레인을 동시에 형성하는 반도체 장치의 제조 방법.
- 제 16 항에 있어서,상기 전하 저장 게이트, 상기 제 2 양자점 및 상기 소오스/드레인은 자기 정렬 실리 사이드 공정을 수행하여 형성되는 반도체 장치의 제조 방법.
- 제 16 항에 있어서,상기 실리 사이드 공정에 의해, 상기 제 2 양자점과 상기 소오스/드레인 사이의 경계는 쇼트키 장벽으로 형성되는 반도체 장치의 제조 방법.
- 제 16 항에 있어서,상기 전하 저장 게이트, 상기 제 2 양자점 및 상기 소오스/드레인을 형성하는 것은:제 2 게이트 전극막 상에 제 1 방향으로 제 1 폭을 가지며 상기 제 1 방향에 수직한 제 2 방향으로 연장되며 차례로 적층되는 예비 실리콘 패턴, 예비 제 1 양자점 및 예비 제 1 절연막을 형성하고;상기 예비 실리콘 패턴 상에 상기 제 1 방향에 수직하는 제 2 방향으로 서로 대향하는 양측면 가지며 제 2 폭을 가지며 차례로 적층되는 제 1 절연막, 제 1 양자점, 제 1 터널 절연막 및 전하 저장 게이트 패턴을 형성하고;상기 양측면 및 상기 양측면에 인접한 상기 예비 실리콘 패턴를 덮어, 상기 전하 저장 게이트 패턴 및 상기 예비 실리콘 패턴을 노출하는 측벽 절연막을 형성하고;상기 노출된 전하 저장 게이트 패턴 및 예비 실리콘 패턴에 실리 사이드 공정을 수행하여, 전하 저장 게이트, 제 2 양자점 및 제 2 양자점의 양측에 접촉하는 소오스/드레인을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
- 제 19 항에 있어서,상기 소오스/드레인은 상기 실리 사이드 공정에 의해 상기 측벽 절연막 아래의 예비 실리콘 패턴을 반응시켜 상기 측벽 절연막 아래까지 연장되어, 상기 제 2 양자점은 상기 제 1 절연막 아래에 형성되는 반도체 장치의 제조 방법.
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