KR20100069669A - 펄스형 디스펜스에 의해 형성되는 전기적 인터커넥트 - Google Patents

펄스형 디스펜스에 의해 형성되는 전기적 인터커넥트 Download PDF

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테렌스 캐스키
로렌스 더글러스 앤드류스
사이먼 제이.에스. 머켈리아
스캇 먹그래스
제프리 에스. 릴
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버티칼 서킷, 인크.
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Abstract

전기적 상호연결을 위해 타겟에 인터커넥트 물질을 증착하기 위한 방법이 개시된다. 이 방법은 인터커넥트 물질을 펄스 분출 방식으로 분출하는 단계를 포함한다. 일실시예에서는 인터커넥트 물질의 비말이 발사체 방식으로 증착된다. 일실시예에서는 증착 펄스 이후, 그리고 툴로부터 비말 분리 이전에, 증착 툴의 움직임에 의해 비말이 성형된다.

Description

펄스형 디스펜스에 의해 형성되는 전기적 인터커넥트{ELECTRICAL INTERCONNECT FORMED BY PULSED DISPENSE}
본 발명은 집적 회로 칩의 전기적 상호연결에 관한 발명으로서, 특히, 한개 이상의 집적 회로 칩을 포함하는 어셈블리들의 상호연결에 관한 발명이다.
일부 다이들의 경우 다이 가장자리를 따라 다이 패드들이 구성되는데, 이러한 다이 패드들을 '주변 패드 다이'라고 부르기도 한다. 어떤 다이들의 경우에는 다이의 중심 근처에 한줄이나 두줄로 다이 패드들이 배열되며, 이러한 다이 패드들은 "중앙 패드 다이"라 불린다. 다이 가장자리들 중 한개 이상의 가장자리에서, 또는 그 근처에서 인터커넥트 패드들의 적절한 배열을 제공하기 위해 다이가 "리루트(reroute)될 수 있다.
다이는 인터커넥트들과, 각 다이 상의 선택된 대응 패드들과의 내구적인 접촉점을 형성함으로써 상호연결될 수 있다. 또는, 다이 패드들에 인터커넥트 단자들이 제공될 수 있고, 인터커넥트들과, 각각의 다이 상에 선택된 대응 인터커넥트 단자들과의 내구적인 접점을 형성함으로써 다이가 상호연결될 수 있다. 인터커넥트 단자는 가령, 탭 본드나 리본 본드일 수 있고, 패드로부터 다이 변부를 넘어 뻗어갈 수 있다(소위 "오프-다이" 단자라고 함). 또는, 인터커넥트 단자가 전도성 물질의 트레이스를 구성하고, 이 전도성 물질이 패드와 접촉하고 다이 에지까지 연결되며 또는 다이 에지 둘레로 다이 측벽에 연결된다.
스택 구조의 다이를 상호연결하거나, 기판이나 인쇄 회로 보드같은, 하부에 위치한 회로를 스택 구조의 다이와 상호연결하는 것은 수많은 문제점들을 내포하고 있다.
미국 특허 제 7,215,018 호 및 미국 특허 제 7,245,021 호에서는 스택의 측부에 전기전도성 폴리머나 에폭시, 필라멘트나 라인을 도포함으로써 적층 다이를 수직형태로 전기적 상호연결하는 방안을 제시하고 있다.
본 발명의 일 형태에 따르면, 본 발명은 스택 내 다이를 기판과 전기적으로 상호연결하기 위한 방법과, 이 방법에 의해 구성되는 어셈블리에 관한 발명이다. 본 발명에 따르면 전기적 인터커넥트 물질이 펄스 형태로 인-시츄(in-situ) 방식으로 증착된다. 즉, 물질이 한개의 펄스나 일련의 펄스들로 증착되어 전기적으로 연속적인 상호연결을 형성하게 되는 것이다.
본 발명의 일 형태에 따르면, 본 발명은 인터커넥트 물질의 펄스형 분출에 의해 인터커넥트 사이트들 간에 전기적 인터커넥트를 형성하는 방법을 개시한다. 상기 인터커넥트 물질은 한개 이상의 인터커넥트 사이트들과 전기적으로 접촉하게 된다. 인터커넥트 사이트는 다이 상의 사이트일 수도 있고, 리드프레임이나 패키지 기판 또는 인쇄 회로 보드같은 지지부 상의 사이트일 수도 있다.
일 실시예에 따르면, 본 발명은 다이 스택 내 수직으로 인접한 다이들 간에, 또는, 수평으로 인접한 다이나 다이 스택들 간에, 또는, 다이나 다이 스택과 지지부(가령, 기판, 리드프레임, 인쇄 회로 보드, 등등) 간에, 전기적 상호연결을 형성하는 방법에 관한 것으로서, 제 1 타겟에 인터커넥트 물질의 제 1 비말(droplet: 액체 방울을 의미함)을 증착하는 단계와, 제 2 타겟에 인터커넥트 물질의 제 2 비말을 증착하는 단계와, 제 1 비말과 제 2 비말을 접촉시켜서 제 1 타겟 및 제 2 타겟 간에 전기적 연속성을 제공하는 단계를 포함한다. 일 실시예에서는 제 2 비말이 증착되면서 바로 제 1 비말과 접촉한다. 일 실시예에서는 제 2 비말이 비말 증착 이후 제 1 비말과 접촉하게 된다. 일 실시예에서는 차후 처리 과정을 통해 제 2 비말이 제 1 비말과 접촉한다. 일 실시예에서는 제 1 타겟과 제 2 타겟 중 하나가 다이 상의 전기적 특징부(가령, 인터커넥트 단자 또는 인터커넥트 패드)를 포함한다. 일 실시예에서는 각각의 타겟이 다이 상의 전기적 특징부(가령, 인터커넥트 단자나 인터커넥트 패드)를 포함한다.
일 실시예에서는 제 1 타겟이 하부 회로(가령, 기판 또는 인쇄 회로, 등등) 상의 본드 패드같은 전기적 특징부들을 포함하며, 일 실시예에서는 제 1 타겟이 다이 상의 전기적 특징부(가령, 인터커넥트 단자 또는 인터커넥트 패드)와, 하부 회로 상의 본드 패드같은 전기적 특징부를 모두 포함한다. 일 실시예에서는 제 1 타겟과 제 2 타겟 중 하나가 앞서 증착된 비말을 포함한다. 일 실시예에서는 제 1 타겟이 전이 표면을 포함하며, 다이 스택으로의 차후 전이를 위한 지정 패턴으로 전도성 물질이 상기 전이 표면에 증착된다.
인터커넥트 물질은 경화가능한 물질일 수 있으며, 재료 및 기술에 따라, 인터커넥트 물질이 경화되지 않은 상태로 또는 부분 경화 상태로 증착될 수 있으며, 이 물질은 분출 이후 중간 단계에서 부분적으로 또는 추가적으로 경화될 수도 있고, 분출 완료후 완전히 경화될 수도 있다. 인터커넥트 물질이 경화가능한 물질일 경우, 이 물질이 증착될 때, 또는, 부분적으로 경화될 때, 또는 완전히 경화되었을 때 전기전도성을 띌 수 있다. 적절한 인터커넥트 물질로는 전기 전도성 폴리머가 있다. 적절한 전기 전도성 폴리머로는 입자 형태의 전도성 물질로 충진된 폴리머가 있고, 가령, 금속 충진 폴리머로서, 금속 충진 에폭시, 금속 충진 열경화성 폴리머, 금속 충진 열가소성 폴리머, 또는 전기 전도성 잉크 등등이 있다. 전도성 입자들은 그 크기 및 형태의 범위가 넓다. 가령, 나노입자일 수도 있고, 이보다 더 큰 입자일 수도 있다. 일 실시예에서는 전도성 물질이 부분 경화성 폴리머일 수 있고, 부분 경화는 프로세스의 초기쪽에 가까운 단계에서 수행될 수 있고, 최종 경화 또는 사후 경화는 최종 쪽에 가까운 단계에서 수행되어, 인터커넥션의 견고성을 상승시키게 된다. 일 실시예에서는 인터커넥트 물질이 신뢰도높은 전기적 상호연결을 제공할 뿐만 아니라 기계적 강도 역시 제공한다.
본 발명의 일 형태에 따르면, 본 발명은 제 1 다이에 제 2 다이를 전기적으로 상호연결하기 위한 방법에 관한 발명으로서, 다이 변 위치 또는 그 근처에 인터커넥트 사이트들을 구성한 제 1 다이 및 제 2 다이를 제공하는 단계와, 연결될 사이트들이 정렬되도록 다이들을 서로에 대해 위치설정하는 단계와, 드롭와이즈(dropwise: 방울 단위로 액체를 떨어뜨리는 방식) 방식으로 인터커넥트 물질을 분출하는 단계(즉, 인터커넥트 물질의 한개 이상의 비말을 펄스형으로 분출)를 포함하며, 이때, 인터커넥트 물질이 대응하는 사이트들 간에 전기적 연속성을 제공하게 된다. 일실시예에서는 제 1 다이 및 제 2 다이 위에 한개 이상의 추가적인 다이들이 장착되며, 펄스형 증착에 의해 상호연결되어 전기적으로 상호연결된 스택 다이 어셈블리를 형성하게 된다. 이 어셈블리는 요망하는 갯수의 다이들을 가지게 될 것이다. 일 실시예에서는 두개 이상의 다이를 가진, 이와 같이 상호연결된 스택 다이 어셈블리가 지지부(가령, 기판, 리드프레임, 또는 인쇄 회로 보드)에 장착되고, 지지부의 회로에 전기적으로 연결된다.
일 실시예에서는 스택 면들이 평면 형태이고 다이 전면부에 대해 수직이도록 다이 변들이 서로의 위에 놓여 다이 적층이 이루어진다. 일 실시예에서는 스택 내 일련의 다이들이 오프셋되어, 인터커넥트 사이트들에 인접한 다이 변들에 계단형 구조가 나타난다. 일 실시예에서는 스택 내 다이들이 오프셋되어 스택 내 다이들이 계단형 구조를 나타낸다.
일 실시예에서는 스택 내 차례로 상호연결된 다이들이 스페이서에 의해 분리된다. 일 실시예에서는 스페이서가 유전 필름(가령, 다이 부착 필름)이다. 스택 내 다이가 계단형 구조를 가지는 실시예의 경우, 스택 내 홀수 갯수의 다이가 차례로 상호연결된 다이들을 구성하고, 이들은 짝수 갯수의 다이들에 의해 분리된다. 마찬가지로, 스택 내 짝수개의 다이들이 차례로 연결된 다이들을 구성할 경우 이 다이들은 홀수개의 다이들에 의해 분리된다.
발명의 일 형태에 따르면, 본 발명은 기판에 다이를 전기적으로 상호연결하기 위한 방법에 관한 발명으로서, 기판의 다이 장착면에 본드 패드들을 구성한 기판을 제공하는 단계와, 다이 변 위치에 인터커넥트 사이트들을 구성한 다이를 제공하는 단계와, 다이 상의 인터커넥트 사이트들이 기판 위 대응하는 본드 패드들과 정렬되도록 기판에 대해 다이를 위치설정하는 단계와, 인터커넥트 물질을 드롭와이즈 방식으로 분출하는(즉, 인터커넥트 물질의 한개 이상의 비말을 펄스 방식으로 분출하는) 단계를 포함하며, 결과적으로 인터커넥트 물질이 대응하는 사이트들과 본드 패드들 간에 전기적 연속성을 제공하게 된다. 일 실시예에서는 한개 이상의 추가적 다이들이 제 1 다이 위에 장착되어 드롭와이즈 증착에 의해 상호연결되어, 기판에 전기적으로 연결되는, 전기적으로 상호연결된 스택을 형성하게 된다.
일 실시예에서는 펄스 분출 이후 물질의 비말이 허용되어, 툴이 이동하기 전에 툴 팁으로부터 분리되게 된다. 다양한 인터커넥트 물질들이 경화되지 않은 상태에서(또는 부분 경화 상태에서) 다양한 유동적 성질을 가지며, 이 유동적 성질(가령, 점성, 또는 요변성, 등등)을 이용하여 제어가능한 형태를 가진 비말을 제공할 수 있다. 예를 들어, 경화되지 않은 상태에서 높은 점성과 요변율을 가지는 전도성 폴리머는 펄스 디스펜스 직후 증착 툴 이동에 의해 증착 중에 성형될 수 있고, 이에 따라 선택된 방향으로 물질의 "테일(tail)"을 만들어낼 수 있어서, 선택된 형태의 인터커넥트를 형성할 수 있다. 따라서, 일 실시예에서는 펄스 디스펜스 이후, 툴 팁으로부터 비말을 분리시키기 전에 선택된 방향으로 디스펜스 툴이 이동한다. 결과적으로 인터커넥트는 인터커넥트 사이트들과만 접촉하며, 일 실시예에서는 인터커넥트가 호 형태를 취할 수 있다.
일 실시예에서는 각각의 비말이 발사체 방식으로 타겟에 분출된다. 즉, 툴의 팁으로부터 비말이 방출되는 시간에 타겟으로부터 소정 거리에 팁의 구멍이 위치하도록 디스펜스 툴이 배치된다. 발사체형 디스펜스 방식에서, 디스펜스 툴 팁은 비말 증착 중 타겟에 가깝게 유지될 필요가 없으며, 따라서, 더욱 복잡한 형태를 가진 인터커넥트들의 형성 중 조심스럽게 제어/조작될 필요가 없다.
일 실시예에서는 주변 다이 패드들이 다이 상의 인터커넥트 사이트들을 구성하며, 일 실시예에서는 인터커넥트 단자들이 주변 다이 패드에 부착되고 인터커넥트 단자들이 인터커넥트 사이트들을 구성한다. 일 실시예에서는 다이 상의 인터커넥트 사이트들이 오프-다이 인터커넥트 단자들을 포함한다. 일 실시예에서는 다이 상의 인터커넥트 사이트들이 전기 전도성 물질의 증착물을 포함한다(가령, 전기 전도성 폴리머가 그 예에 해당한다). 일 실시예에서는 다이 상의 인터커넥트 사이트들이 주변 다이 패드에 연결된 전기 전도성 트레이스들을 포함하며, 이 트레이스들은 다이 변 위치로 또는 그 근처로 뻗어가며, 또는, 다이 변 둘레로 다이 측벽까지 뻗어간다.
발명의 일 형태에 따르면, 본 발명은 기판에 증착되는 다이, 또는 다이에 증착되는 또하나의 다이를 포함하는 다이 어셈블리에 관한 발명으로서, 이때 기판은 본드 패드들을 가지며, 다이는 인터커넥트 사이트들을 가진다. 이때 대응하는 인터커넥트 사이트들이 펄스 디스펜스에 의해 상호연결된다.
다이의 전기적 연결을 위한 전기 전도성 물질의 펄스형 디스펜스는 연속적 디스펜스에 비해 저렴한 비용으로 좀더 신속하게 수행될 수 있다.
본 발명에 따른 어셈블리들은 컴퓨터, 통신 장비, 소비자용 및 산업용 전자 기기에 사용될 수 있다.
도 1은 4-다이 스택 어셈블리의 개략적 사시도.
도 2는 도 1의 4-다이 스택을 기판 위에 배열한 구성의 개략적 사시도.
도 3은 도 2의 기판의 전기적 상호연결을 위해 배치된 4-다이 스택의 부분 단면도.
도 4A-4E는 일 실시예에 따라 기판 위 4-다이 스택의 전기적 상호연결을 위한 도트 디스펜스 프로세스의 단계들을 제시하는, 도 3에 대한 개략적 부분 단면도.
도 4F는 도 4A-4E에 대한 개략적 부분 단면도.
도 5A, 5B는 도트 디스펜스 툴의 팁을 나타내는 부분 단면도.
도 6A와 6B는 일실시예에 따른 대안의 도트 디스펜스 툴 팁 구조의 부분 단면도.
도 7은 일 실시예에 따라 전기적 상호연결을 구성하는 데 유용한 장치의 개략도.
도 8A는 발사체 도트 디스펜스에 적합한 제트 디스펜스 툴 팁을 나타내는 부분 단면도.
도 8B와 8C는 도 3에서와 같은 부분 단면도로서, 발사체 도트 디스펜스 프로세스의 단계들에 대한 개략도.
도 9A와 9B는 기판 위 오프셋 8-다이 스택의 전기적 상호연결을 위한 발사체 도트 디스펜스 프로세스의 단계들을 나타내는 부분 단면도.
도 10은 일 실시예에 따른 전기적 상호연결을 위해, 기판 어레이에 장착되는 다이 어레이를 나타내는 평면도.
도 11A, 11B는 일 실시예에 따라 전기적으로 상호연결되는 세개의 다이로 구성된 스택을 나타내는 부분 단면도.
도 12, 13A, 13B는 일 실시예에 따라 분출되는 비말에 대한 증착 프로파일의 도면.
도 1은 네개의 반도체 다이(12, 14, 16, 18)를 포함하는 스택(10)의 사시도이고, 도 2는 전기적 상호연결을 위해 기판(20) 위에 다이 스택이 장착된 모습을 도시하고 있다. 각각의 다이는 장방형(가령, 정사각형 형태)의 전면부와 후면부, 그리고 네개의 측벽들을 포함한다. 전면부의 다이 표면에 다이 회로가 배치되기 때문에 전면부를 다이의 액티브 사이드라고 부른다. 도 1 및 도 2의 도면에서, 다이의 액티브 사이드는 시선으로부터 먼쪽에 기판(20)을 향해 위치하여, 다이(12)의 후면부(120)만이 보이고 있다. 도 1과 도 2에서는 다이(12)의 츱벽(122, 126), 다이(14)의 측벽(142, 146), 다이(16)의 측벽(162, 166), 다이(18)의 측벽(182, 186)이 눈에 보인다. 각 다이의 전면 변은 전면부와 측벽에 의해, 후면 변은 후면부와 측벽에 의해 구획된다. 가령, 후면 변(125, 123)들은 다이(12)의 후면부 상의 측벽(126, 122)에 인접하게 위치하고, 전면 변(127, 121)은 다이(12)의 전면부의 측벽(126, 122)에 인접하게 위치한다. 다이(12)의 후면부(즉, 액티브 사이드)의 변(127) 위치나 그 근처의 패드들을 상호연결하기 위해 인터커넥트 단자(가령, 129)들이 본딩되고, 다이(14)의 후면부(즉, 액티브 사이드)의 변 위치나 그 근처의 패드들을 상호연결하기 위해 인터커넥트 단자(가령, 149)들이 본딩되고, 다이(16)의 후면부(즉, 액티브 사이드)의 변 위치나 그 근처의 패드들을 상호연결하기 위해 인터커넥트 단자(가령, 169)들이 본딩되고, 다이(18)의 후면부(즉, 액티브 사이드)의 변 위치나 그 근처의 패드들을 상호연결하기 위해 인터커넥트 단자(가령, 1829)들이 본딩된다. 인터커넥트 단자들은 도면에서 도시되는 실시예에서 다이 변 너머로 외향으로 돌출하며, 따라서, "오프-다이" 인터커넥트 단자라고 불린다.
도 2에서, 기판(20)의 다이 부착부(224)에는 본드 패드(228)들이 배치된다. 복수의 기판(20)들이 한 줄로 또는 여러 줄로 제공될 수 있고, 이는 도면에서 점선 X로 표시되고 있다. 이 프로세스의 소정 단계에서 기판들이 소잉(sawing)이나 펀칭(punching)에 의해 분리된다. 각각의 기판에는 변부들이 구성되고, 도 2에는 변부(226, 222)만이 눈에 보인다. 기판의 가장자리들이 기판 변부에 인접하게 위치한다. 가령, 기판(20)의 다이 접합부(224) 상의 변부(226, 222)에 인접하게 가장자리(227, 221)가 위치하고, 기판(20)의 맞은편의 변부(226, 222)에 인접하게 가장자리(225, 223)들이 배치된다.
도 2에 일례로서 제시된 실시예에서, 본드 패드(228)들이 가장자리(227)에 평행하게 한 줄로 배열되고, 도면에서 보이지 않는 다른 패드들 역시 맞은편 가장자리에 평행하게 한줄로 배열된다. 본드 패드들의 위치는 다이가(또는 다이 스택이) 기판에 장착될 때다이 상의 인터커넥트 단자들의 위치에 대응한다.
특정 다이 상의 패드들의 배열에 따라, 그외 다른 배열의 본드 패드들이 고려될 수 있다. 일 실시예에서는 다이 상의 인터커넥트 패드들이 한개의 다이 가장자리를 따라 배열될 수도 있고, 세개나 네개의 가장자리를 따라 배열될 수도 있다. 이러한 실시예에서 기판 위의 본드 패드들 역시 이에 따라 마찬가지로 배열된다. 기판 위의 본드 패드들이 다이 풋프린트의 한개 이상의 경계를 따라 두 줄 이상의 패드로 배열될 수 있고, 본드 패드가 인터디지털화될 수 있다. 일 실시예에서는 주어진 다이 상의 패드들 중 일부가 스택 내 다른 다이에 연결되지 못할 수 있다. 가령, 주어진 다이 상의 "칩 실렉트" 또는 "칩 이네이블" 패드들이 하부 회로(가령, 기판)에 연결되지만 다른 다이에는 연결되지 않을 수 있다. 이러한 실시예에서, 이러한 패드들로부터의 단자들은 다이의 변을 따라 두번째 줄의 본드 패드들에 연결될 수 있다.
도 3에서는 네개의 다이(12, 14, 16, 18)를 가진 스택(10)이 기판(20)에 장착된 모습이 도시되고 있다. 본 예에서, 각 다이(가령, 다이(12))는 전기 절연 등각 코팅(34)으로 덮히며, 이 코팅(34)은 다이의 후면부(120), 측벽, 그리고 전면부를 덮는다. 이때, 다이 패드(가령, 패드936)) 상의 코팅 내의 구멍(가령, 구멍(35))들은 인터커넥트 단자(가령, 오프-다이 단자(129))의 연결을 위해 패드의 영역을 노출시킨다.
일실시예에서는 전기 절연 등각 코팅이 스택 형성 이전에 각 다이 상에서 도포되는 대신에 다이의 전체 스택에 도포될 수 있다. 코팅 형성 이후 인터커넥트 형성 이전에 구멍이 만들어질 수 있다. 일 실시예에서는 오프-다이 단자가 생략될 수 있다(가령, 도 11B, 13A, 13B의 구성 참조).
접착제를 이용하여 다이 위에 또다른 다이를 형성하는 방식으로 스택이 이루어질 수 있다. "인접"하다는 표현은 스택 내 다이를 언급할 때는 수직으로 인접한 것을 의미하고, 웨이퍼나 다이 어레이의 경우에는 다이가 수평으로 인접할 수도 있을 것이다. 본 예에서, 필름 접합 수단(가령, 다이 접합 필름)이 (가령, 다이(14)와 다이(16) 사이의 (36) 위치에) 사용되고, 본 예에서는 오프-다이 단자를 수용하기 위해 다이 사이에 접합 및 공간을 다이 접합 필름이 제공하게 된다.
일 실시예에서는 다이 접합 필름이 생략될 수 있고, 간격은 다른 수단에 의해 제공될 수 있다. 예를 들어, 아래쪽 다이 위에 유전 물질 스페이서가 배열될 수 있고 이 스페이서 위에 위쪽 다이가 설정될 수 있다. 스택 형성에 이후 등각 유전 코팅이 구성되어 파릴렌같은 폴리머의 응축에 의해 형성될 경우, 코팅 물질은 다이 간 스페이서에 의해 제공되는 공간의 다이 표면들 상과 같은 모든 가용 공간들 상에서 응축된다. 이는 미국특허출원 제 60/971,203 호에 개시된 사항으로서 본 발명에서 위 미국특허출원의 기재내용이 참고로 인용된다. 스페이서들은 통상적으로 동일한 높이를 가져서, 가령, 약 1um 내지 5um에 달하는 범위로 위에 놓인 인접 컴포넌트들 간에 스탠드오프(standoffs)를 제공하게 된다. 스페이서들은 아래쪽 다이의 표면에 위치한 입자일 수 있다. 가령, 글래스나 유기 폴리머같은 유전 물질의 작은 스피어(small sphere)일 수 있다. 스페이서들은 아래쪽 다이 표면 상의 유기 폴리머같은 유전 물질의 조각들을 프린팅하거나 증착시킴으로써 인 시츄(in situ) 방식으로 형성될 수 있다. 스페이서들이 접착제로 형성되어, 공정 중 다이를 제자리에 홀딩하기에 충분할만큼 스택 내에 다이를 고착시킬 수 있다.
본드 패드(228)들은 기판(20)의 다이 장착면(224)에 배열된다. 도시되는 예에서, 다이들은 수직으로 정렬된 인터커넥트 단자(129, 149, 169, 189)들과 함께 서로를 위아래로 하여 배열된다. 도시되는 예에서, 다이 스택(10)은 본드 패드(228) 위쪽으로 정렬된 인터커넥트 단자들과 함께 기판 위에 장착된다.
다이 스택이 접착제를 이용하여 기판에 장착될 수도 있다. 본 예에서, 기판(20)에 인접한 다이(18)는 필름 접착제(37)를 이용하여 기판(20)의 다이 장착부(224)에 고정된다. 도 3의 구성은 다이 스택(10)을 형성한 후 기판(20) 위에 다이 스택을 장착함으로써 구현될 수 있다. 또는, 기판에 차례로 다이를 적층함으로써 구현될 수도 있다. 즉, 기판(20) 위에 다이(18)를 장착하고, 다이(18) 위에 다이(16)를 장착하고(접착제(37) 이용 가능), 그후, 다이(16) 위에 다이(14)를 장착함(접착제(33) 이용가능)으로써, 등등하여, 구현될 수도 있다.
상술한 바와 같이, 도 3은 기판 위에 다이 스택의 부분 단면도로서, 많은 수의 이러한 기판들이 한 줄로 또는 여러 줄(어레이라고 함)로 처리될 수 있다. 도 10은 상호연결을 위해 다이 스택(1004, 1004',...)을 장착한 이러한 기판(1002, 1002',..)들의 어레이를 도시하고 있다. 점선(1006, 1008,...)들은 상호연결 이후 개별 어셈블리들을 분리시키기 위해 기판 어레이가 분리되는 라인을 표시한다.
도 4A는 본 발명의 일 실시예에 다른 상호연결 프로세스에서 인터커넥트 물질의 제 1 비말(first droplet)('비말'이란 액체의 1회 분출 분량을 의미함)을 분출하도록 배치되고 준비된 디스펜스 툴(30)과, 도 3을 참고하여 설명한 기판(20) 위에 장착된 다이 스택(10)을 도시한다. 디스펜스 툴(30)은 관강(304)을 구획하는 벽체(302)를 가진 속이 빈 팁을 포함한다. 7을 참고하여 아래에 설명되는 바와 같이, 저장소로부터 경화되지 않은 상태로 도 4A에 도시되는 관강(303) 내로 인터커넥트 물질이 제공되어, 디스펜서의 팁으로부터 화살표 방향으로 기판과 다이 스택을 향해 배출된다. 이는 도 4B-4E를 참고하여 아래에서 추가적으로 설명된다.
이 도면들에 도시된 다이 어셈블리들은 오프-다이 인터커넥트를 가지고 있다. 즉, 탭 본드나 리본 본드 인터커넥트 단자를 가지고 있다. 인터커넥트 물질을 비말 방식의 증착으로 상호연결하는 것은, 일 실시예에서 다이 패드 상에 직접 구현될 수 있다. 가령, 인터커넥트 단자없이 주변 다이 패드를 가진 다이 상에 직접 구현될 수도 있고, 또는, 주변 패드들 상에 형성되어 패드들로부터 상향으로 뻗어가는 (다이 변을 향해 뻗어가거나 뻗어가지 않을 수도 있음) 전기 전도 물질의 범프나 글롭(glob: '액체 덩어리'를 의미함) 또는 노브(knob: '손잡이같은 덩어리'를 의미함)로 형성된 인터커넥트 단자 상에서 직접 구현될 수도 있다. 마지막의 사례는 도 11B를 참고하여 아래에서 추가적으로 설명된다. 인터커넥트 물질을 비말방식의 증착으로 상호연결하는 것은, 일 실시예에서 다이 변을 넘도록 돌출하지 않는 전기 전도성 트레이스를 구성하는 인터커넥트 단자들에 대해 구현될 수도 있다. 다이 패드들에 연결된 트레이스로서, 다이 변까지 뻗어가거나 다이 변 둘레로 다이 측벽까지 뻗어가는 트레이스들이 위의 전기 전도성 트레이스의 사례에 포함된다.
인터커넥트 물질은 증착에 적합한 물리적 특성(요변성, 유동적 특성, 점성, 등등)을 가지도록 선택된다. 특히, 인터커넥트 물질은 적절한 크기의 비말로 툴 팁으로부터 방출될만큼 충분한 유동성을 가져야 할 것이다. 증착되는 물질이 경화되지 않은 상태(또는 부분 경화 상태)에서 충분히 변형가능하여, 증착될 타겟의 형태에 어느 정도까지 순응하도록 할 수 있어야하고 필요하다면 우수한 전기 접촉성을 제공할 수 있어야 한다. 이러한 전기 접촉성은, 인터커넥트의 일부분을 형성하는 앞서 증착된 비말들과의 접촉을 포함함은 물론이다.
인터커넥트 물질의 비말들이 도면에서 구형이거나 마름모꼴의 형태를 가지는 것으로 도시되고 있다. 그러나, 실제로는 툴로부터 방출되거나(도 8B, 8C 참조) 증착된 것처럼 이와 같은 형태를 가지지 않을 수 있다. 도 12, 13A, 13B를 참고하여 아래에 설명되는 것처럼, 경화되지 않은 상태에서 인터커넥트 물질의 유동적 특성을 이용하여 다양한 요망 형태의 증착물들을 제공할 수 있다.
인터커넥트 물질은 전기전도성 필러(filler)를 함유한 매트릭스를 포함할 수 있고, 이 매트릭스는 경화가능한 물질이거나 세팅가능한 물질이며, 전기전도성 필러는 매트릭스가 세팅되거나 경화될 때 물질 자체가 전기 전도성이 되도록 미립자 형태일 수 있다. 일 실시예에서는 인터커넥트 물질이 실버 충진 에폭시같은 전도성 에폭시이며, 가령, 60-90%의 실버 함량을 가진 충진 에폭시가 적합하다(80-85% 함량이 더욱 일반적이다). 에폭시는 분출 이후 경화되어, 일련의 도트들을 연속적인 인터커넥트 스트랜드로 변화시킨다.
유사한 물리적 성질(유동성, 요변성, 점도, 등)을 가진 전기 절연성 물질을 증착하기 위해 펄스형 분출이 대안으로, 또는 추가적으로 이용될 수 있다. 예를 들어, 전도성 트레이스 위에 전기 절연 라인이 형성되어, 가령, 위에 놓인 전도성 트레이스의 차후 증착을 위한 전기 절연을 제공할 수 있다.
도 4B는 인터커넥트 프로세스의 한 단계로서, 인터커넥트 물질의 제 1 비말이 증착된 후 디스펜스 툴(30)이 상향으로 화살표(307) 방향에 따라 다음 비말 증착 위치로 이동하였다. 이 단계에서 인터커넥트 물질의 제 1 비말(403)이 본드 패드(228) 및 제 1 인터커넥트 단자(189)와 접촉한다. 이 비말은 다이 표면과 다이 변들을 덮는 전기 절연 등각 코팅에 의해 다이(18)(및 그외 다른 스택 다이)의 반도체 물질로부터 절연된다.
도 4C는 인터커넥트 프로세스의 그 다음 단계로서, 인터커넥트 물질의 제 2 비말이 증착된 후 디스펜스 툴(30)이 화살표(307)로 표시되는 위쪽을 향해 다음 비말의 증착 위치로 다시 이동하였다. 이 단계에서 인터커넥트 물질의 제 2 비말(405)이 제 1 비말(403)과 제 2 인터커넥트 단자(169)와 접촉한다. 이 비말은 다이 표면 및 변들을 덮는 전기 절연 등각 코팅에 의해 다이(16)(및 그외 다른 스택 다이)의 반도체 물질로부터 절연된다.
도 4D는 인터커넥트 프로세스의 그 다음 단계로서, 인터커넥트 물질의 제 3 비말(407)이 증착된 후 디스펜스 툴(30)이 화살표(303)로 표시되는 위쪽을 향해 다음 비말의 증착 위치로 다시 이동하였다. 이 단계에서 인터커넥트 물질의 제 3 비말(407)이 제 2 비말(405)과 제 3 인터커넥트 단자(149)와 접촉한다. 이 비말은 다이 표면 및 변들을 덮는 전기 절연 등각 코팅에 의해 다이(14)(및 그외 다른 스택 다이)의 반도체 물질로부터 절연된다.
도 4E는 인터커넥트 프로세스의 그 다음 단계로서, 인터커넥트 물질의 제 4 비말(409)이 증착된 후 디스펜스 툴(30)이 제거되었다. 디스펜스 툴 제거는 이 인터커넥트에 대한 인터커넥트 물질의 증착이 완료되었기 때문이다. 이 단계에서 인터커넥트 물질의 제 4 비말(409)이 제 3 비말(407)과 제 4 인터커넥트 단자(129)와 접촉한다. 이 비말은 다이 표면 및 변들을 덮는 전기 절연 등각 코팅에 의해 다이(12)(및 그외 다른 스택 다이)의 반도체 물질로부터 절연된다. 인터커넥트는 부분적으로 또는 완전히 경화되어 인터커넥션을 완성시킨다.
도 4F는 인터커넥트의 경화 이후 적층된 다이 어셈블리(40)를 도시한다. 본 예의 어셈블리에서는 기판 위에 네개의 다이를 장착한 스택이 구성된다(도 4A 참조). 이때, 다이들은 서로 전기적으로 상호연결되며 수직 인터커넥트(410)에 의해 기판 회로에 연결된다(z-인터커넥트). 즉, 인터커넥트(410)이 기판(20) 상의 본드 패드(228)와 인터커넥트 단자(129, 149, 169, 189)들 사이에 전기 회로를 제공한다.
인터커넥트들은 다양한 형태로 형성될 수 있으며, 요망하는 전기적 연속성이 각 인터커넥트에 의해 구축되는 한 어떤 특정 형태가 요구되는 것은 아니다.
도면에 도시되는 실시예들에서, 증착되는 비말들은 아래의 회로나, 앞선 비말, 그리고, 인터커넥트 단자들과 접촉을 이룰만큼 충분히 크다. 이에 대한 대안으로서, 비말들이 앞서의 경우보다 더 적을 수 있다. 이 경우에는 스택의 인접 특징부들 간에 전기적 연속성 확립을 위해 비말들이 두개 이상 요구된다. 또는, 비밀들이 커서, 인터커넥션의 크기(가령, 높이)에 따라, 단일 비말로 충분할 수도 있고, 완성 인터커넥트를 위해 두개 이상의 비말들이 요구될 경우, 스택 내 인접 다이의 특징부들을 연결하기 위해 주어진 한개의 비말이 이용될 수 있다. 한개의 비말은 가령, 4mg 내지 12mg 범위의 질량을 가질 수 있고, 그 직경은 적을 경우 20-30um, 통상적으로 75um, 클 경우 600 um에 달한다. 큰 비말들이 분출될 경우, 특정 인터커넥트를 완성시키는 데 더 적은 비말들이 필요할 것이다. 폭좁은 인터커넥트 형성을 위해서는 더 작은 비말들이 요구될 수 있다.
비말의 크기는 각 펄스에서 분출되는 물질의 질량에 의해 결정된다. 즉, 툴이 각 펄스에서 타겟을 향해 요망 질량의 물질을 분출하며, 툴의 분출 펄스는 다음 타겟을 향해 툴을 이동시키기 전에 실질적으로 또는 완전히 제거된다. 크기나 형태에 관계없이, 개별적으로 비말들이 증착되고 여러개의 비말들이 특정 인터커넥트 형성을 위해 증착될 수 있는 실시예에서, 각 비말의 증착이 실질적으로 완료되고, 비말 덩어리는 동일한 또는 서로 다른 인터커넥트 상의 다음 비말의 증착을 위해 툴이 이동하기 전에 툴 팁으로부터 분리된다. 일 실시예에서는 비말 덩어리의 일부분이 펄스 완료 이후 소정 시간동안 툴과 접촉 상태를 유지하며, 툴은 분리 완료 이전에 이동할 수 있다. 이러한 실시예에서, 증착되는 물질의 형태는 툴의 이동 방향, 이동 속도, 그리고 물질의 요변성에 의해 어느 정도 결정될 수 있다. 도 12, 13A, 13B를 참고하여 아래에서 한 예가 제시된다.
도 5A와 5B는 수직으로(도 5A), 또는, 수직 방향에 대해 각도 θ의 방향으로(도 5B) 뻗어가는 관강 축으로 배향된 직선 구조의 디스펜스 툴 팁을 도시하고 있다. 툴 팁의 배향을 위해, 다이들은 툴 아래 수평면에 평행하게 놓이는 것으로 가정한다. 각도 θ는 거의 수직으로부터 거의 수평까지의 범위를 가질 수 있다. 실용적인 사항으로서, 다이가 수직으로 정렬될 때(가령, 도 3, 8B, 11A, 11B에 도시된 예의 경우), 각도 θ가 180도보다 약간 작은 것이 바람직하다. 이 경우에 툴 팁은 타겟화된 다이의 측벽을 볼 수 있게 된다. 또한 각도 θ가 90도보다 약간 큰 것이 바람직하다. 이 경우 툴 팁은 인터커넥트 사이트들을 지닌 다이의 전면부를 보게될 것이다. 이는 증착되는 인터커넥트 물질로 표면을 충분히 적시는 결과를 보장한다. 각도 θ는 일 실시예에서 135도다. 수평으로부터 45도에 해당하며, 다이 후면부 또는 기판 면으로부터 45도에 해당한다. 도 6A와 6B는 구부러진 형태의 디스펜스 툴 팁을 도시하고 있으며, 이 경우에 팁 바디의 축이 수직으로 배향되어 있고, 툴은 구부러지거나 휘어져서 팁의 출구의 관강 축이 소정 각도(가령, 도 6A의 경우 θA, 도 6B의 경우 θB)로 배향되게 된다. 도면에 제시된 바와 같이, 휘어진 툴 팁 구조는 팁 구멍 근처에서 툴이 점유하는 공간을 감소시킨다. 즉, 처리되고 있는 다이 스택의 면에 인접한 툴 점유 공간을 감소시킨다. θ가 클수록 폭좁은 풋프린트를 제공할 수 있고, 이는 도 10에 도시되는 바와 같이, 어레이 형태로 다이 스택들 상에 인터커넥트들을 형성함에 있어 특히 바람직하다.
인터커넥션 형성 장치가 적어도 부분적으로 자동화되는 것이 바람직하다. 도 7과 관련하여, 인터커넥션 형성 장치는 디스펜스 툴 팁(70)에 추가하여, 인터커넥트 물질의 저장소(72)(소스라고도 함)와, 툴 팁(70)을 통해 인터커넥트 물질을 밀어내기 위한 펌프(74)를 포함할 수 있다. 펌프는 가령, 피스톤-및-실린더 장치를 포함할 수 있고, 이 경우 실린더는 인터커넥트 물질을 함유한다. 구동기가 실린더의 피스톤을 이동시켜서 튜브(73)를 이용하여 인터커넥트 물질을 툴 팁(70)의 관강에게로 밀어낼 수 있다. 실린더가 그 자체로 저장소를 구성할 수도 있고, 저장소(또는 소스)가 튜브(71)를 이용하여 펌프에 연결되어, 펌프(가령, 실린더)에 물질이 공급되게 할 수도 있다. 구동기는 계단식으로 또는 펄스 방식으로 피스톤을 움직이도록 동작하며, 이때 각각의 스텝이나 펄스는 툴팁에서 지정 양의 물질을 제공하도록 계량화된다. 추가적인 자동화를 위해, 툴 팁에 제어형 기계식 매니퓰레이터가 연결되어, 다이 스택 면 상의 타겟에 대해 툴 팁을 이동시키고 위치배정할 수 있다. 제어형 기계식 매니퓰레이터가 툴팁에 펌프를 연결하는 튜빙에 연결될 수도 있고, 펌프 자체에 연결될 수도 있으며, 펌프 및 저장소에 연결될 수도 있다. 제어형 매니퓰레이터는 X-Y 평면에서(다이 후면부의 평면에 평행함) 그리고 Z 방향(다이 후면부에 수직이고, 일반적으로 다이 스택면에 평행함)으로 툴 팁을 이동시키고 배치할 수 있는 것이 바람직하다. 이 장치는 뷰어(viewer) 또는 위치 센서(78)를 추가로 포함할 수 있고, 이는 가령, 시야 라인을 가진 광학 장치를 포함할 수 있다. 이 시야 라인을 따라 툴 팁(70)의 이미지와 그 주변의 이미지를 관찰할 수 있게 된다(80 참조). 장치 조작자는 뷰어/센서를 이용하여 각 인터커넥션에 대해 툴 팁을 배치할 수 있다. 또는, 툴 팁의 이동 및 배치가 완전히 자동화될 수도 있다. 장치 조작자는 뷰어를 이용하여 진행상황을 모니터링하거나 초기 설정을 할 수 있다.
도 8A, 8B, 8C를 참고하여 앞서 설명한 실린더-및-피스톤이나 실린더-및-플런저 방식 대신에, 잉크젯이나 버블젯 프린터에 사용되는 메커니즘과 유사한 메커니즘에 의해 펄스들이 제공될 수 있다. 예를 들어, 툴의 물질 양이 압전 장치의 동작에 의한 설정양만큼 변위될 수 있다. 또는 버블의 일시적 형성에 의해, 가령, 열적 분출에 의해 변위될 수 있다. 이러한 메커니즘은 점도가 낮고 요변성 역시 낮은 물질에 대해 좀더 적절하게 이용될 수 있다. 이러한 물질의 예로는 전기 전도성 잉크가 있다.
도 4A-4E에 제시된 예에서, 툴 팁 구멍은 타겟에 근접하게 위치하여, 각각의 비말이 팁으로부터 분출될 때 타겟과 접촉하게 된다. 이러한 방식에서, 각각의 비말은 툴 팁의 물질 덩어리로부터 분리되는데, 이러한 분리는 비말 분출 이후, 팁의 관강으로 물질 덩어리를 빼가는 움직임에 의해, 또는, 팁 관강의 물질 덩어리와, 툴 팁으로부터 멀어지도록 비말을 끌어당기는 타겟에서의 표면 장력에 의해, 또는, 비말로부터 멀어지도록 또는 상향으로 툴 팁을 이동시키는 움직임에 의해 구현된다.
또다른 방식에서는 툴 팁 구멍이 타겟으로부터 소정 거리에 위치하고, 팁으로부터 비말이 분출되어 툴 팁의 물질 덩어리로부터 비말을 분리시키게 되며, 비말은 타겟에 발사체(projectile) 형태로 전달된다. 적절한 제트 디스펜스 툴 팁이 도 8A에 일례로서 제시되어 있다. 본 예의 툴은 챔버(83)를 둘러싸는 측벽(82)들을 가진 배럴(barrel)을 포함하며, 상기 챔버(83)는 증착될 인터커넥트 물질을 함유한다. 이 배얼은 시트(seat)(84)에 밀폐 방식으로 결합되며, 폭좁은 출구(85)를 가진 노즐(86)이 시트(84)에 밀폐 방식으로 결합된다. 챔버(83)에 피스톤(88) 이 축방향으로 배열되고, 이 피스톤(88)이 액츄에이터에 연결되며, 이 액츄에이터는 시트와 접촉하도록 출구를 향해 축방향으로 피스톤을 밀어내도록 구성된다. 이러한 방식의 피스톤 운동은 챔버로부터 출구를 통해 일정 양의 인터커넥트 물질을 분출하게 만든다.
발사체를 드롭와이즈(dropwise: 한방울씩 떨어뜨려 반응을 살펴보는 방식) 방식으로 분출하는 예가 도 8B와 8C에 제시되고 있다(발사체 드롭와이즈 디스펜스 방식). 도 8B는 타겟으로부터 소정 거리에 구멍이 놓이도록 배치되는 툴 팁(80)을 도시하고 있다. 이 장치는 화살표(85) 방향으로 출구를 향해 피스톤을 강제로 이동시키도록 설정되어, 팁으로부터 급속도로 일정 양의 물질을 분출하게 한다. 그래서, 도 8C에 도시되는 바와 같이 팁 구멍으로부터 비말이 분출되게 된다. 발사체 비말(804)의 형태로 라인(803)을 따라 이 거리를 가로질러 타겟에 도달하게 된다. 도 4A-4E를 참고하여 설명한 접촉식 비말 디스펜스에서처럼, 분출된 비말의 크기(질량이나 부피)는 피스톤의 각각의 진행에 의해 변위되는 볼륨에 의해 결정되며, 이 비말의 발사체 경로는 변위의 힘(속도)에 따라 더 직접적일 수도 있고 덜 직접적일 수도 있다(직선에 가깝거나 가깝지 않을 수 있다). 비말의 형태는 구형인 것으로 도시되고 있으나, 실제로는 눈물 모양일 수도 있고, 아예 불규칙한 형태일 수도 있다. 이는 물질의 유동적 성질(가령, 점도, 요변성, 등)에 따라 좌우될 수 있다. 비말(804) 분출 이후, 툴 팁은 다음 드롭의 발사체 증착을 위한 배치를 위해 이동한다.
상술한 도면들에서, 다이에는 오프-다이 인터커넥트 단자들이 제공되며, 위에 놓인 각각의 다이 내 다이 패드들에 인접하게 위치하는 다이 변이 아래에 놓인 다이의 변과 직접 정렬되도록 다이가 적층된다. 이러한 실시예에서, 스택의 다이 측벽들은 동평면 방식으로 배향되며, 스택은 일반적으로 평탄한 스택 면을 가진다. 이는 다이 전면부에 수직인 방향을 의미한다. 일 실시예에서는 스택의 일련의 다이들이 도 9A 및 9B에 도시된 것처럼 오프셋(offset)될 수 있다. 다이들이 오프셋되는 경우, 다이들이 절연 폴리머(가령, 파릴렌)의 등각 코팅같은 전기 절연 코팅으로 덮힐 수 있고, 서로의 바로 위에 적층되며, 다이 패드들에 인접한 변을 따라 오프셋되어, 인터커넥션을 위해 각 하부 다이 상의 다이 패드들의 영역 일부분을 노출시킨다. 인터커넥트 물질의 펄스형 디스펜스, 특히, 발사체형 드롭와이즈 디스펜스는 이러한 다이 스택 구조의 상호연결에 특히 적합하다. 도 9A와 관련하여, 일련의 다이(901, 902, 903, 904, 905, 906, 907, 908)들의 스택이 지지부(920) 상에 장착된다. 지지부는 본드 패드(913)들을 포함하며, 본드 패드(913)들은 다이 패드(911)같은 주변 다이 패드들과의 정렬에 적합한 배열로 지지부의 회로에 연결되고, 지지부의 스택 장착부에 배치된다. 도 9A와 9B는 인터커넥트 물질의 발사체 드롭와이즈 디스펜스를 위한 프로세스의 단계들을 제시한다. 툴(80)이 도 9A와 9B에 각각 도시되어 있고, 이때, 발사체 비말(806)이 스택 어셈블리 상의 타겟을 향해 궤적(807)을 따라 분출되었다. 이 도면들에 도시된 단계들 사이에서, 툴은 수평으로 계단형으로 진행하며, 그 이후 각각의 비말이 화살표(96) 방향으로 분출되어 인터커넥션 물질(93, 94)의 트랙을 형성하게 된다. 이러한 방식에서 툴은 여기서 도시된 수평 방향과는 다른 방향으로 진행될 수 있다. 접촉형 펄스 디스펜스를 이용하여 오프셋 다이 스택 상에서 인터커넥션을 형성하는 경우, 타겟과 인접한 위치 관계 유지를 위해, 툴 팁의 제어형 기동성을 매우 크게 요할 수 있다.
도 11A에 제시된 바와 같이, 스택의 다이(1112, 1114, 1116)들은 기판으로부터 반대편에 위치한 다이의 액티브 사이드로 배향될 수 있다. 이때 기판은 스택 아래 위치하며 도면에 도시되지 않았다. 이 방향에서, 인터커넥트 단자들은 각 다이 위에 배치되고, 인터커넥트 트레이스(1110)에 의한 상호연결을 위해 측방으로 액세스가능하다. 본 예에서 다이들은 등각 유전 코팅(1134)로 각각 덮히며, 이러한 유전 코팅(1134)의 구멍을 통해 인터커넥트 패드들을 노출시키게 된다. 다이는 스페이서(1133)에 의해 이격된다. 인터커넥션(1110)은 도 4B-4F와 관련하여 설명된 바에 따라 형성된다.
도 11B는 어떤 오프-다이 인터커넥트들도 다이에 구성되지 않은 인터커넥트 다이 스택의 한가지 예를 제시하고 있다. 본 예에서 각각의 다이 패드네는 범프 또는 노브 또는 글롭(1122, 1124, 1126)이 제공되며, 이러한 전기 전도성 물질은 패드 위에서 뻗어간다. 수직으로 인접한 다이들은 스페이서(1133)에 의해 이격되어, 글롭(1122)의 높이를 수용하게 된다. 글롭이 본 실시예에서 다이 변을 향해 뻗어가지는 않지만 오프-다이 단자를 구성하지 않는다. 그럼에도 불구하고, 글롭은 다이들 간 인터커넥트 덩어리로부터 물질을 유입시킴으로써 인터커넥션을 위해 측방으로 액세스가능하다. 인터커넥트 상의 글롭이나 노브가 임의의 전도성 물질로 적절할 수 있다. 노브는 와이어 본딩 툴을 이용하여 금으로 된 스터드 범프같은 금속 범프일 수 있다. 또는 노브가 납땜 페이스트의 증착물로 형성될 수도 있고 이는 가령, 인쇄나 디스펜싱에 의해 형성될 수 있다. 또는 노브가 도금 프로세스에서 형성된 금속일 수 있다. 또는 노브가 전기전도성 폴리머의 증착일 수 있다. 노브가 전기전도성 폴리머의 글롭인 경우, 물질은 인터커넥트 트레이스 물질 그 자체에 적합한 임의의 다양한 물질을 포함할 수 있고, 가령, 이러한 물질이 상술한 인터커넥션 트레이스 형성을 위해 설명한 기술들에 의해 형성될 수 있다. 글롭이나 노브는 25~50 um의 범위(즉, 키)를 가질 수 있고, 특정 인터커넥트 물질의 유동적 속성이 주어졌을 때, 다이와 노브나 글롭의 높이 간 간격은 충분히 커서, 인터커넥트 물질이 다이들 간 간격으로 분비될 수 있고, 글롭이나 노브와 우수한 접촉을 제공한다.
일 실시예에서는 인터커넥트 단자들이 스택 면에서 직접 액세스가능하도록 구성될 수 있다. 이와 같은 구성은 가령, 미국특허출원 대리인 파일 번호 1041-2호에 개시되어 있는 내용으로서, 위 미국특허출원의 내용은 본원에서 참고로 인용된다.
상술한 바와 같이, 특정 물질의 점성, 요변성같은 유동적 성질들을 이용하여 제어가능한 형태를 가진 비말을 제공할 수 있다. 특히, 일부 물질의 경우, 비말 덩어리의 일부분이 펄스 완료 이후 소정 시간동안 툴과 접촉 상태를 유지할 수 있고, 이 툴은 분리가 완료되기 전에 이동할 수 있다. 경화되지 않은 상태에서 높은 점도와 요변성을 가진 전도성 폴리머 물질은 펄스 디스펜스 직후 증착 툴을 이동시킴으로써 증착 중에 성형될 수 있고, 이에 따라 선택된 방향으로 물질의 "테일"(tail: 즉, 꼬리 모양 형태)을 갖추어, 선택된 형태를 가진 인터커넥트를 형성할 수 있다. 그 결과, 증착된 물질의 형태는 툴의 이동 방향 및 이동 속도와, 물질의 유동적 성질에 의해 어느 정도까지 결정될 수 있다.
도 12와 관련하여, 지지부(1220) 상의 전기적 접촉부(1228)(가령, 다이 상의 패드나 기판 상의 본드 패드, 등)에 비말(1204)이 부착되는 것으로 도시되고 있다. 도시되는 예에서, 툴 팁은 타겟 접촉부(1228)를 향해 이동하였고 툴의 물질에 대해 펄스 디스펜스가 이루어져서, 타겟에 한 덩어리의 물질이 도포되었다. 그후, 이 물질이 툴 팁과 여전히 접촉 상태일 때 툴이 타겟으로부터 수직으로 멀리 이동하여(도면에서 상향을 가리키는 화살표 방향), 물질의 "테일"을 상향으로 그려냈다. 결국 비말이 툴 팁으로부터 분리되었고, 결과적인 비말(1204)은 원추형 모양을 가지고 있다. 성형 비말 형성에 적합한 물질은 경화되지 않은 상태에서 30,000 cps 이상의 점도와 6.5 이상의 요변률을 가진 전기 전도성 에폭시를 포함한다. 점도 및 요변성이 너무 높아서는 안되며, 너무 높을 경우 이 물질로 작업이 불가능하고 인터커넥트 단자와의 우수한 접촉을 이룰 수 없다.
이러한 원추형의 직립형 비말들이 다이 스택 면에 인접한 위치에서 서로의 위에 형성될 수 있고, 이에 따라, 인터커넥트 단자들과 접촉하는 수직 방향 한 줄의 물질을 제공할 수 있다. 이러한 수직 방향 구성은 수직으로 인접한 다이들 간에 상당한 간격이 있을 때 특히 유용하다. 그래서, 인터커넥트 트레이스가 측방 지지부없이 이 공간을 수직 방향으로 가로질러야 한다. 이는 다이의 계단형 배열을 가진 다이 스택에서 제시될 수 있다(즉, 연결된 다이들 간의 간격이 이 사이에 개입된 오프셋 다이의 두께에 근사하는 경우). 또는 아래의 다이에 대해 90도 방향으로 배향된 길고 가느다란 스택 다이를 가진 다이 스택에서 제시될 수 있다. 이러한 배열은 미국특허 출원 제 12/124,077 호(2008년 5월 20일 출원)에 기재되어 있으며, 그 기재 내용은 본 발명에서 참고로 인용된다.
툴이 타겟으로부터 멀리 수직방향으로 이동하는 대신에 이와는 다른 방향으로 이동할 수 있다. 도 13A, 13B의 예를 참조하면, 오프셋 다이(1312, 1314, 1315, 1316)의 스택이 기판(132) 위에 장착되며, 기판(1320)의 스택 장착부 측에는 전기 연결 사이트(가령, 본드 패드(1328)가 구성되어 있다. 본 예의 모든 다이들에는 주변 패드(1309, 1319)가 다이의 변을 따라 인터커넥트 가장자리로 배열되어 있다. 스택 내 각각의 다이는 다이 하부에 대해 변위되어, 패드 영역 일부분을 노출시킨다(도시되는 예에서는 패드의 전부가 노출되어 있다). 제 1 인터커넥트 비말(1303)이 제 1 다이(1318) 상의 다이 패드(1309)를 기판(1320) 위의 본드 패드(1328)에 연결시킨다. 비말 형성을 위해, 툴이 제 1 타겟 본드 패드(1328)를 향하였으며, 툴의 물질에 대해 펄스 디스펜스가 이루어져서, 제 1 타겟에 물질 덩어리가 제공되었다. 그후, 이 물질 덩어리가 툴 팁과 여전히 접촉하고 있을 때 툴이 이동한다. 툴은 제 1 타겟으로부터 측방으로 멀리 그리고 상향으로 이동하였고, 그후, 제 2 타겟 다이 패드(1309)를 향해 측방으로 그리고 하향으로 이동하였다(도 13A의 화살표 방향 참조). 그래서 제 2 패드를 향해 호 모양으로 물질의 "테일"을 만들어냈다. 그후 제 2 비말 및 그 이후의 비말들이 마찬가지로 형성되었다. 제 2 비말용 제 1 타겟은 제 1 다이(1318) 상의 다이 패드(1309)이고, 제 2 비말에 대한 제 2 타겟은 스택 내 다음 다이(1316)의 다이 패드다. 모든 다이가 상호연결될 때까지 이 과정이 반복되고, 도 13B에 그 결과가 제시되었다. 각각의 비말이 인터커넥트 사이트들과만 접촉하며 다이 변이나 다이 측벽과는 접촉하지 않기 때문에, (도면에 도시되지 않았으나 스택 내 수직 인접 다이들 간의 계면들이 절연을 필요로하지만) 다이 변이나 측벽 표면을 전기적으로 절연할 필요가 없다.

Claims (47)

  1. 전기적 인터커넥트 형성 방법에 있어서, 상기 방법은,
    제 1 타겟에 인터커넥트 물질의 제 1 비말(droplet)을 증착하는 단계와,
    제 2 타겟에 인터커넥트 물질의 제 2 비말을 증착하는 단계
    를 포함하며, 제 1 비말과 제 2 비말은 서로 접촉하여 제 1 타겟과 제 2 타겟 간에 전기적 연속성을 제공하게 되는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  2. 제 1 항에 있어서, 증착되는 제 2 비말이 제 1 비말과 바로 접촉하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  3. 제 1 항에 있어서, 제 1 비말과 제 2 비말 증착 이후 제 2 비말이 제 1 비말과 접촉하도록 허용되는 것을 특징으로 하는 특징으로 하는 전기적 인터커넥트 형성 방법.
  4. 제 1 항에 있어서, 차후 처리과정을 통해 제 2 비말이 제 1 비말과 접촉하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  5. 제 1 항에 있어서, 제 1 타겟과 제 2 타겟 중 한개의 타겟이 다이 상에 전기적 특징부를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  6. 제 5 항에 있어서, 제 1 타겟과 제 2 타겟 각각이 다이 상에 전기적 특징부를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  7. 제 5 항에 있어서, 상기 전기적 특징부가 인터커넥트 단자를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  8. 제 5 항에 있어서, 상기 전기적 특징부가 인터커넥트 패드를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  9. 제 1 항에 있어서, 제 1 타겟이 하부 회로 상의 전기적 특징부를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  10. 제 9 항에 있어서, 제 1 타겟이 본드 패드를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  11. 제 9 항에 있어서, 제 1 타겟이 기판 상의 전기적 특징부를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  12. 제 9 항에 있어서, 제 1 타겟이 인쇄 회로 보드 상의 전기적 특징부를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  13. 제 1 항에 있어서, 제 1 타겟이 다이 상의 전기적 특징부와, 하부 회로 상의 전기적 특징부를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  14. 제 1 항에 있어서, 인터커넥트 물질이 경화가능한 물질을 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  15. 제 1 항에 있어서, 인터커넥트 물질의 증착은 경화가능한 인터커넥트 물질을 경화되지 않은 상태 또는 부분 경화 상태에서 증착하는 단계를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  16. 제 15 항에 있어서, 인터커넥트 물질을 부분적으로 또는 추가적으로 경화하는 단계를 추가로 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  17. 제 15 항에 있어서, 인터커넥트 물질을 완전히 경화시키는 단계를 추가로 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  18. 제 1 항에 있어서, 인터커넥트 물질이 전기 전도성 폴리머를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  19. 제 18 항에 있어서, 전기 전도성 폴리머는 입자 형태의 전도성 물질로 충진된 폴리머를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  20. 제 19 항에 있어서, 전기 전도성 폴리머는 금속으로 충진된 폴리머를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  21. 제 1 항에 있어서, 인터커넥트 물질은 부부-경화가능 폴리머를 포함하고, 상기 방법은 폴리머를 경화하는 단계를 추가로 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  22. 제 1 항에 있어서, 인터커넥트 물질이 금속 충진 에폭시를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  23. 제 1 항에 있어서, 인터커넥트 물질이 금속 충진 열경화성 폴리머를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  24. 제 1 항에 있어서, 인터커넥트 물질이 금속 충진 열가소성 폴리머를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  25. 제 1 항에 있어서, 인터커넥트 물질이 전기 전도성 잉크를 포함하는 것을 특징으로 하는 전기적 인터커넥트 형성 방법.
  26. 제 1 다이와 제 2 다이를 포함하는 두개 이상의 다이를 전기적으로 상호연결시키는 방법에 있어서, 제 1 다이와 제 2 다이 각각은 다이 변 위치나 그 근처에 인터커넥트 사이트들을 가지며, 상기 방법은,
    연결될 사이트들이 정렬되도록 다이들을 서로에 대해 배치하는 단계와,
    인터커넥트 물질을 드롭와이즈(dropwise) 방식으로 분출하는 단계
    를 포함하며, 인터커넥트 물질이 대응하는 사이트들 간에 전기적 연속성을 제공하게 되는 것을 특징으로 하는 다이의 상호연결 방법.
  27. 제 26 항에 있어서,
    제 1 다이와 제 2 다이 위에 한개 이상의 추가적 다이들을 장착하는 단계와,
    드롭와이즈 방식 증착으로 상기 추가적 다이들을 상호연결시켜서 전기적으로 상호연결된 스택 다이 어셈블리를 형성하는 단계
    를 추가로 포함하는 것을 특징으로 하는 다이의 상호연결 방법.
  28. 제 26 항에 있어서,
    상호연결된 스택 다이 어셈블리를 지지부에 장착하는 단계와,
    지지부의 회로에 스택 다이 어셈블리를 전기적으로 연결시키는 단계
    를 추가로 포함하는 것을 특징으로 하는 다이의 상호연결 방법.
  29. 제 28 항에 있어서, 상기 지지부가 기판을 포함하는 것을 특징으로 하는 다이의 상호연결 방법.
  30. 제 28 항에 있어서, 상기 지지부가 기판을 포함하는 것을 특징으로 하는 다이의 상호연결 방법.
  31. 제 28 항에 있어서, 상기 지지부가 인쇄 회로 보드를 포함하는 것을 특징으로 하는 다이의 상호연결 방법.
  32. 제 26 항에 있어서, 스택 면이 평면형이고 스택 면이 다이 전면부에 대해 수직으로 형성되도록 다이 변들이 서로의 위에 놓여 다이들이 적층되는 것을 특징으로 하는 다이의 상호연결 방법.
  33. 제 26 항에 있어서, 인터커넥트 사이트들에 인접하게 위치한 다이 변들이 계단 형 구조를 제시하도록 스택 내 일련의 다이들이 오프셋되어 다이가 적층되는 것을 특징으로 하는 다이의 상호연결 방법.
  34. 기판에 다이를 전기적으로 상호연결시키는 방법에 있어서, 상기 방법은,
    다이 장착면에 본드 패드들이 구성된 기판을 제공하는 단계와,
    인터커넥트 사이트들을 변을 따라 배치한 제 1 다이를 제공하는 단계와,
    제 1 다이 상의 인터커넥트 사이트들이 기판의 본드 패드들과 정렬되도록 기판에 대해 제 1 다이를 위치설정하는 단계와,
    인터커넥트 물질이 인터커넥트 사이트들과 본드 패드들 간에 전기적 연속성을 제공하도록 인터커넥트 물질을 드롭와이즈 방식으로 분출하는 단계
    를 포함하는 것을 특징으로 하는 기판에 다이를 전기적으로 상호연결하는 방법.
  35. 제 34 항에 있어서,
    제 1 다이 위에 한개 이상의 추가적 다이를 장착하는 단계와,
    드롭와이즈 방식으로 인터커넥트 물질을 분출함으로써 상기 추가적인 다이를 상호연결시켜서 전기적으로 상호연결된 다이 스택을 형성하는 단계
    를 추가로 포함하는 것을 특징으로 하는 기판에 다이를 전기적으로 상호연결하는 방법.
  36. 제 34 항에 있어서, 주변 다이 패드들이 다이 상에 인터커넥트 사이트들을 구성하는 것을 특징으로 하는 기판에 다이를 전기적으로 상호연결하는 방법.
  37. 제 34 항에 있어서, 주변 다이 패드에 인터커넥트 단자들이 부착되고, 인터커넥트 단자들이 인터커넥트 사이트들을 구성하는 것을 특징으로 하는 기판에 다이를 전기적으로 상호연결하는 방법.
  38. 제 34 항에 있어서, 다이 상의 인터커넥트 사이트들이 오프-다이 인터커넥트 단자들을 포함하는 것을 특징으로 하는 기판에 다이를 전기적으로 상호연결하는 방법.
  39. 제 34 항에 있어서, 다이 상의 인터커넥트 사이트들이 전기 전도성 물질의 증착물들을 포함하는 것을 특징으로 하는 기판에 다이를 전기적으로 상호연결하는 방법.
  40. 제 34 항에 있어서, 다이 상의 인터커넥트 사이트들이 주변 다이 패드에 연결되는 전기 전도성 트레이스들을 포함하고, 상기 전기 전도성 트레이스들은 다이 변 위치로 또는 그 근처로 뻗어가거나 또는 다이 변 둘레로 다이 측벽까지 뻗어가는 것을 특징으로 하는 기판에 다이를 전기적으로 상호연결하는 방법.
  41. 제 1 항에 있어서, 각각의 비말이 타겟에 발사체(projectile) 방식으로 분출되는 것을 특징으로 하는 기판에 다이를 전기적으로 상호연결하는 방법.
  42. 전기적 인터커넥트 사이트들 간에 전기적 인터커넥트를 형성하는 방법에 있어서, 상기 방법은
    인터커넥트 물질을 펄스 방식으로 분출하는 단계와,
    인터커넥트 물질이 인터커넥트 사이트들 전기적 접촉을 형성하는 단계
    를 포함하는 것을 특징으로 하는 인터커넥트 형성 방법.
  43. 제 42 항에 있어서, 인터커넥트 사이트가 다이 상의 인터커넥트 사이트를 포함하는 것을 특징으로 하는 인터커넥트 형성 방법.
  44. 제 43 항에 있어서, 인터커넥트 사이트가 지지부 상의 인터커넥트 사이트를 포함하는 것을 특징으로 하는 인터커넥트 형성 방법.
  45. 제 44 항에 있어서, 인터커넥트 사이트가 리드프레임 상의 인터커넥트 사이트를 포함하는 것을 특징으로 하는 인터커넥트 형성 방법.
  46. 제 44 항에 있어서, 인터커넥트 사이트가 패키지 기판 상의 인터커넥트 사이트를 포함하는 것을 특징으로 하는 인터커넥트 형성 방법.
  47. 제 44 항에 있어서, 인터커넥트 사이트가 인쇄 회로 보드 상의 인터커넥트 사이트를 포함하는 것을 특징으로 하는 인터커넥트 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159705B2 (en) 2013-07-11 2015-10-13 Samsung Electronics Co., Ltd. Semiconductor chip connecting semiconductor package
KR20180125877A (ko) * 2017-05-16 2018-11-26 샌디스크 세미컨덕터 (상하이) 컴퍼니, 리미티드 도전 범프 상호 연결을 포함하는 반도체 장치

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7999383B2 (en) 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
WO2009114670A2 (en) * 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
TWI570879B (zh) * 2009-06-26 2017-02-11 英維瑟斯公司 半導體總成及晶粒堆疊總成
KR101054492B1 (ko) 2009-08-06 2011-09-02 한국기계연구원 적층용 단위 칩의 제조방법과, 단위 칩을 이용한 3차원 적층 칩 및 그 제조방법
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
TWI473243B (zh) * 2010-09-13 2015-02-11 矽品精密工業股份有限公司 多晶片堆疊封裝結構及其製程
CN102468278B (zh) * 2010-11-15 2014-02-12 矽品精密工业股份有限公司 多芯片堆栈封装结构
TWI426593B (zh) * 2010-11-18 2014-02-11 矽品精密工業股份有限公司 用於多晶片堆疊封裝之晶片及其堆疊封裝結構
US8587088B2 (en) 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
US8863388B2 (en) * 2011-03-21 2014-10-21 Hewlett-Packard Development Company, L.P. Stacked adhesive lines
US9196588B2 (en) * 2011-11-04 2015-11-24 Invensas Corporation EMI shield
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US20150034996A1 (en) * 2013-08-01 2015-02-05 Epistar Corporation Light-emitting device
US9583426B2 (en) 2014-11-05 2017-02-28 Invensas Corporation Multi-layer substrates suitable for interconnection between circuit modules
US10283492B2 (en) 2015-06-23 2019-05-07 Invensas Corporation Laminated interposers and packages with embedded trace interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9852994B2 (en) 2015-12-14 2017-12-26 Invensas Corporation Embedded vialess bridges
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
CN107993997B (zh) * 2016-10-26 2020-06-16 晟碟信息科技(上海)有限公司 半导体器件
TW201901887A (zh) * 2017-05-24 2019-01-01 以色列商奧寶科技股份有限公司 於未事先圖樣化基板上電器互連電路元件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891761A (en) * 1994-06-23 1999-04-06 Cubic Memory, Inc. Method for forming vertical interconnect process for silicon segments with thermally conductive epoxy preform
DE10004941A1 (de) * 2000-02-06 2001-08-09 Reimer Offen Temperierter Probennehmer für Flüssigkeiten
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
JP2003142518A (ja) 2001-11-02 2003-05-16 Nec Electronics Corp 半導体製造装置、半導体製造方法、半導体装置及び電子装置
KR101186919B1 (ko) * 2003-02-06 2012-10-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 제조 방법
US7245021B2 (en) * 2004-04-13 2007-07-17 Vertical Circuits, Inc. Micropede stacked die component assembly
US7215018B2 (en) * 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US20050251031A1 (en) * 2004-05-06 2005-11-10 Scimed Life Systems, Inc. Apparatus and construction for intravascular device
US20060267173A1 (en) 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
JP2006351793A (ja) * 2005-06-15 2006-12-28 Fujitsu Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159705B2 (en) 2013-07-11 2015-10-13 Samsung Electronics Co., Ltd. Semiconductor chip connecting semiconductor package
KR20180125877A (ko) * 2017-05-16 2018-11-26 샌디스크 세미컨덕터 (상하이) 컴퍼니, 리미티드 도전 범프 상호 연결을 포함하는 반도체 장치

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Publication number Publication date
US20090068790A1 (en) 2009-03-12
TW200921887A (en) 2009-05-16
WO2009032371A1 (en) 2009-03-12
KR101504381B1 (ko) 2015-03-19
TWI491007B (zh) 2015-07-01

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