KR20100066937A - 반도체 패키지 제조 방법 - Google Patents

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Abstract

반도체 패키지의 제조 방법은 기판, 상기 기판의 상면 상에 인접하게 형성된 칩 실장 영역들에 각각 배치된 회로 패턴들, 상기 각 칩 실장 영역에 배치되며 상기 각 회로 패턴과 접속된 반도체 칩들 및 상기 각 반도체 칩들의 측면과 상기 반도체 칩들 사이에 노출된 기판을 덮는 절연 부재를 갖는 예비 반도체 패키지를 제조하는 단계, 상기 반도체 칩들 사이에 대응하는 상기 절연 부재 및 상기 기판을 관통하는 슬릿 형상의 관통홀을 형성하여 상기 각 회로 패턴들의 단부를 노출하는 단계, 상기 관통홀에 의하여 형성된 상기 절연 부재 및 상기 기판의 내측면에 금속층을 형성하여 상기 회로 패턴들 및 상기 금속층을 전기적으로 연결하는 단계, 상기 금속층 상에 각 회로 패턴들과 대응하는 마스크 부재를 배치하는 단계, 상기 마스크 부재를 이용하여 상기 금속층을 패터닝하여 상기 내측면 상에 상기 회로 패턴과 전기적으로 연결된 측면 회로 패턴을 형성하는 단계 및 상기 마스크 부재를 상기 측면 회로 패턴으로부터 제거하는 단계를 포함한다.

Description

반도체 패키지 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 제조 방법에 관한 것이다.
최근 들어 방대한 데이터를 저장 및 방대한 데이터를 처리하기에 적합한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발된 바 있다.
종래 반도체 패키지는 입출력 단자 역할을 하는 리드 프레임에 반도체 칩의 본딩 패드를 전기적으로 연결하는 방법이 널리 사용되었지만, 최근에는 반도체 칩을 인쇄회로기판에 실장하는 방식이 널리 사용되고 있다.
또한, 최근에는 적어도 2 개의 반도체 패키지를 적층하여 반도체 패키지의 데이터 저장 용량 및 데이터 처리 속도를 향상시키는 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지는 하부 반도체 패키지 및 상부 반도체 패키지를 전기적으로 연결하기 위하여 하부 반도체 패키지의 인쇄회로기판 및 상부 반도체 패키지의 인쇄회로기판을 전기적으로 연결하는 도전핀(conductive pin)이 사용되고 있다.
그러나, 최근 들어, 적층 반도체 패키지의 입/출력 단자수가 증가되면서 적층 반도체 패키지의 도전핀의 개수 또한 입/출력 단자수에 비례하여 증가되고 있 다. 일반적으로 도전핀들 사이의 피치(pitch)는 약 300㎛이고, 도전핀들의 개수가 증가됨에 따라 적층 반도체 패키지의 평면적이 급격히 증가되는 문제점을 갖는다.
본 발명은 상하 반도체 패키지들을 전기적으로 연결하기에 적합한 미세 피치를 갖는 측면 회로 패턴을 갖는 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지의 제조 방법은 기판, 상기 기판의 상면 상에 인접하게 형성된 칩 실장 영역들에 각각 배치된 회로 패턴들, 상기 각 칩 실장 영역에 배치되며 상기 각 회로 패턴과 접속된 반도체 칩들 및 상기 각 반도체 칩들의 측면과 상기 반도체 칩들 사이에 노출된 기판을 덮는 절연 부재를 갖는 예비 반도체 패키지를 제조하는 단계, 상기 반도체 칩들 사이에 대응하는 상기 절연 부재 및 상기 기판을 관통하는 슬릿 형상의 관통홀을 형성하여 상기 각 회로 패턴들의 단부를 노출하는 단계, 상기 관통홀에 의하여 형성된 상기 절연 부재 및 상기 기판의 내측면에 금속층을 형성하여 상기 회로 패턴들 및 상기 금속층을 전기적으로 연결하는 단계, 상기 금속층 상에 각 회로 패턴들과 대응하는 마스크 부재를 배치하는 단계, 상기 마스크 부재를 이용하여 상기 금속층을 패터닝하여 상기 내측면 상에 상기 회로 패턴과 전기적으로 연결된 측면 회로 패턴을 형성하는 단계 및 상기 마스크 부재를 상기 측면 회로 패턴으로부터 제거하는 단계를 포함한다.
상기 금속층을 형성하는 단계에서, 상기 금속층은 상기 내측면으로부터 상기 기판의 상기 상면과 대향하는 하면으로 연장된다.
상기 마스크 부재를 배치하는 단계에서 상기 마스크 부재는 상기 내측면으로 부터 상기 하면으로 연장되고, 상기 금속층을 패터닝하는 단계에서 상기 하면상에는 하면 회로 패턴이 형성된다.
상기 마스크 부재는 상기 회로 패턴과 대응하는 상기 금속층 상에 배치된 마스킹 테이프이다.
상기 마스크 부재는 상기 회로 패턴과 대응하는 상기 금속층과 접촉된 마스크 플레이트들 및 상기 마스크 플레이트들을 각각 연결하는 연결 부재를 포함한다.
상기 마스크 부재는 상기 금속층과의 접촉 특성을 향상시키기 위해 포토레지스트 물질이 코팅된다.
상기 마스크 부재로부터 노출된 상기 금속층은 에천트에 의하여 식각된다.
상기 마스크 부재로부터 노출된 상기 금속층은 레이저 빔에 의하여 제거된다.
본 발명에 따른 반도체 패키지의 제조 방법은 기판, 상기 기판의 상면 상에 형성된 칩 실장 영역들에 각각 배치되며 상기 기판의 에지에 단부가 배치된 회로 패턴들 및 상기 각 칩 실장 영역에 배치되며 상기 각 회로 패턴과 접속된 반도체 칩들 및 상기 각 반도체 칩들의 측면과 상기 반도체 칩들 사이에 노출된 기판을 덮으며 상기 회로 패턴들의 단부를 노출하는 절연 부재를 갖는 예비 반도체 패키지를 제조하는 단계, 상기 예비 반도체 패키지의 측면에 상기 회로 패턴들과 전기적으로 연결된 금속층을 형성하는 단계 및 상기 금속층을 패터닝하여 상기 측면상에 상기 회로 패턴들과 전기적으로 연결된 측면 회로 패턴을 형성하는 단계를 포함한다.
상기 금속층을 패터닝하는 단계는 상기 회로 패턴들과 대응하는 상기 금속층 상에는 마스킹 테이프를 부착하는 단계 및 상기 마스킹 테이프를 식각 마스크로서 이용하여 상기 금속층을 패터닝하는 단계를 포함한다.
상기 금속층을 패터닝하는 단계에서 상기 회로 패턴들과 대응하는 부분을 제외한 나머지 금속층은 회전하는 블레이드에 의하여 제거된다.
상기 예비 반도체 패키지는 적어도 2 개 이상이 적층되며 적층된 예비 반도체 패키지들의 상기 금속층은 동일면에 배치된다.
본 발명에 따르면, 반도체 패키지의 측면에 미세한 사이즈 및 미세 피치를 갖는 회로 패턴을 형성하여 반도체 패키지의 사이즈를 보다 감소시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1 내지 도 10들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.
도 1은 반도체 패키지를 제조하기 위한 예비 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2들을 참조하면, 예비 반도체 패키지(100)를 제조하기 위해서 적어도 2개가 인접하게 형성된 칩 실장 영역(chip mounting region;CR)들 및 칩 실장 영역(CR)들 사이에 개재된 주변 영역(PR)을 갖는 기판(10)이 마련된다. 기판(10)은 상면(1) 및 상면(1)과 대향하는 하면(2)을 갖는다.
각 칩 실장 영역(CR)에는 회로 패턴(20)이 형성되며, 회로 패턴(20)의 일부는 주변 영역(PR)으로 연장된다.
각 칩 실장 영역(CR)에 형성된 각 회로 패턴(20)에는 반도체 칩(30)이 전기적으로 연결된다. 반도체 칩(30)은 각 회로 패턴(20)과 마주하는 본딩 패드(35)들을 포함하고, 각 본딩 패드(35)에는 범프(38)들이 배치된다. 범프(38)들은 각 회로 패턴(20)과 전기적으로 접속된다.
본 실시예에서는 비록 플립 칩 방식으로 반도체 칩(30)이 회로 패턴(20)에 전기적으로 연결된 것이 도시 및 설명되고 있지만 이와 다르게 반도체 칩(30)의 본딩 패드(35) 및 회로 패턴(20)은 도전성 와이어에 의하여 와이어 본딩될 수 있다.
반도체 칩(30)이 회로 패턴(20)에 전기적으로 연결된 후, 반도체 칩(30)들의 사이에 대응하는 기판(10) 및 기판(10)과 반도체 칩(30) 사이에는 절연 부재(40)가 배치된다.
절연 부재(40)는 유동성 절연 물질을 반도체 칩(30)들의 사이에 대응하는 기판(10) 및 기판(10)과 반도체 칩(30) 사이에 배치한 후 경화시켜 형성된다.
이어서, 반도체 칩(30)의 후면 및 절연 부재(40)를 연마하여 두께가 감소된 반도체 칩(30)을 갖는 예비 반도체 패키지(100)가 제조된다.
도 3은 도 1에 도시된 주변 영역을 관통하는 관통홀을 도시한 평면도이다. 도 4는 도 3의 II-II' 선을 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 예비 반도체 패키지(100)가 제조된 후, 주변 영역(PR)을 관통하는 관통홀(200)이 형성된다. 관통홀(200)은 주변 영역(PR)에 대응하는 절연 부재(40) 및 기판(10)을 관통한다. 관통홀(200)은, 평면상에서 보았을 때, 슬릿 형상을 갖는다.
본 실시예에서, 관통홀(200)은, 예를 들어, 드릴을 이용한 드릴링 공정 또는 펀치를 이용한 펀칭 공정 또는 식각 공정에 의하여 형성될 수 있다.
주변 영역(PR)에 형성된 관통홀(200)에 의하여 기판(10)에 형성된 회로 패턴(20)의 단부는 관통홀(200)에 의하여 외부로 노출된다.
도 5는 도 3에 도시된 관통홀에 의하여 형성된 내측면 상에 형성된 금속층을 도시한 평면도이다. 도 6은 도 5의 III-III' 선을 따라 절단한 단면도이다.
도 5 및 도 6을 참조하면, 관통홀(200)에 의하여 회로 패턴(20)의 단부가 노출된 후, 관통홀(200)에 의하여 형성된 절연 부재(40) 및 기판(10)의 내측면 상에는 금속층(310)이 형성된다. 이에 더하여 금속층(310)은 기판(10)의 하면(2)으로 연장될 수 있다.
본 실시예에서, 금속층(310)은 구리를 포함할 수 있고, 금속층(310)은 도금 공정에 의하여 형성될 수 있다. 본 실시예에서, 금속층(310)은 관통홀(200)에 의하여 노출된 회로 패턴(20)과 전기적으로 연결된다.
도 7은 본 발명의 일실시예에 따른 마스크 부재를 도시한 평면도이다.
도 7을 참조하면, 금속층(310)이 형성된 후, 금속층(310) 상에는 마스크 부재(410)가 배치된다. 본 실시예에서, 마스크 부재(410)는 좁은 폭을 갖는 마스크 테이프일 수 있다. 마스크 테이프는 회로 패턴(20)의 단부와 대응하는 위치에 배치된다. 이에 더하여, 마스크 부재(410)는 기판(10)의 후면(2)으로 연장된 금속층(310)의 일부에 배치된다.
도 8은 본 발명의 다른 실시예에 따라 금속층에 배치된 마스크 부재를 도시한 평면도이다. 도 9는 마스크 부재만을 도시한 평면도이다.
도 8 및 도 9를 참조하면, 마스크 부재(420)는 관통홀(200)에 의하여 형성된 내측면 상에 배치된 금속층(310) 상에 배치된다. 본 실시예에서, 마스크 부재(420)는 마스크 플레이트(422)들 및 연결 부재(424)로 형성된다.
마스크 플레이트(422)들은, 예를 들어, 플레이트 형상을 갖고, 마스크 플레이트(422)들은 각 회로 패턴(20)과 대응하는 금속층(310) 상에 배치되고, 연결 부재(424)는 각 마스크 플레이트(422)와 연결되어 마스크 플레이트(422)들을 지정된 위치에 고정하는 역할을 한다.
마스크 플레이트(422)의 단부는 금속층(310)과 밀착된다. 본 실시예에서, 마스크 플레이트(422) 및 금속층(310)의 접촉 특성을 향상시키기 위해서 마스크 플레이트(422)를 포함하는 마스크 부재(420)는 포토레지스트 물질에 의하여 코팅될 수 있다.
도 10은 도 7 및 도 8에 도시된 마스크 부재를 이용하여 형성된 측면 회로 패턴을 도시한 평면도이다.
도 10을 참조하면, 도 7 및 도 8에 도시된 바와 같이 금속층(310) 상에 마스크 부재(410,420)가 형성된 후, 금속층(310)은 마스크 부재(410,420)를 이용하여 패터닝되어 상기 내측면 상에는 각 회로 패턴(20)들과 전기적으로 연결된 측면 회로 패턴(400)이 형성된다.
금속층(310)은 마스크 부재(410)를 식각 마스크로 이용하여 금속층(310)을 식각하는 에천트에 의하여 식각되어 측면 회로 패턴(400)이 형성될 수 있다. 한편, 측면 회로 패턴(400)을 형성하는 도중 기판(10)의 하면(2)에 형성된 금속층(310)을 덮는 마스크 부재에 의하여 기판(10)의 하면(2)에는 하부 회로 패턴(미도시)이 형성될 수 있다. 하부 회로 패턴에는 외부 회로 기판 등과 전기적으로 접속되는 도전볼이 부착될 수 있다.
이와 다르게, 마스크 부재(420)에 의하여 보호받지 못하고 노출된 금속층(310)은 레이저 빔에 의하여 내측면으로부터 제거하여 측면 회로 패턴(400)을 형성할 수 있다.
마스크 부재(420)를 이용하여 측면 회로 패턴(400) 및 하부 회로 패턴이 형성된 후 마스크 부재(410,420)들은 기판(10)으로부터 제거된다.
본 실시예에 따르면, 포토리소그라피 공정에 의하여 미세한 사이즈 및 미세 피치를 갖는 측면 회로 패턴(400)을 반도체 패키지에 형성하여 반도체 패키지 또는 적어도 2 개의 반도체 패키지로 이루어진 적층 반도체 패키지의 평면 사이즈를 크게 감소시킬 수 있는 효과를 갖는다.
도 11 내지 도 15들은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 11은 반도체 패키지를 제조하기 위한 예비 반도체 패키지를 도시한 단면도이다.
도 11을 참조하면, 예비 반도체 패키지(500)를 제조하기 위해서 하나의 칩 실장 영역(chip mounting region;CR) 및 칩 실장 영역(CR)의 주변에 배치된 주변 영역(PR)들을 갖는 기판(510)이 마련된다. 기판(510)은 상면(501) 및 상면(501)과 대향하는 하면(502)을 갖는다.
칩 실장 영역(CR)에는 회로 패턴(520)이 형성되며, 회로 패턴(520)의 일부는 각 주변 영역(PR)들로 연장된다. 회로 패턴(520)의 단부는 기판(510)의 측면과 동일한 위치에 배치된다.
칩 실장 영역(CR)에 형성된 회로 패턴(520)에는 반도체 칩(530)이 전기적으로 연결된다. 반도체 칩(530)은 회로 패턴(520)과 마주하는 본딩 패드(535)들을 포함하고, 각 본딩 패드(535)에는 범프(538)들이 배치된다. 범프(538)들은 회로 패턴(520)과 전기적으로 접속된다.
본 실시예에서는 비록 플립 칩 방식으로 반도체 칩(530)이 회로 패턴(520)에 전기적으로 연결된 것이 도시 및 설명되고 있지만 이와 다르게 반도체 칩(530)의 본딩 패드(535) 및 회로 패턴(520)은 도전성 와이어에 의하여 와이어 본딩될 수 있다.
반도체 칩(530)이 회로 패턴(520)에 전기적으로 연결된 후, 반도체 칩(530)들의 사이에 대응하는 기판(510) 및 기판(510)과 반도체 칩(530) 사이에는 절연 부 재(540)가 배치된다. 본 실시예에서, 절연 부재(540)는 회로 패턴(520)을 모두 덮는다.
절연 부재(540)는 유동성 절연 물질을 반도체 칩(530)들의 사이에 대응하는 기판(510) 및 기판(510)과 반도체 칩(530) 사이에 배치한 후 경화시켜 형성된다.
이어서, 반도체 칩(530)의 후면 및 절연 부재(540)를 연마하여 두께가 감소된 반도체 칩(530)을 갖는 예비 반도체 패키지(500)가 제조된다.
도 12는 도 11에 도시된 기판 및 절연 부재의 측면들을 덮는 금속층을 도시한 단면도이다.
도 12를 참조하면, 기판(510)의 측면 및 절연 부재(540)의 측면에는 금속층(550)이 형성된다. 본 실시예에서, 금속층(550)은, 예를 들어, 도금 공정에 의하여 형성되며, 금속층(550)은, 예를 들어, 구리를 포함할 수 있다. 금속층(550)은 회로 패턴(520)의 단부와 전기적으로 연결된다.
도 13은 도 12에 도시된 예비 반도체 패키지(500)를 적어도 2 개 이상 적층한 것을 도시한 사시도이다.
도 13을 참조하면, 적어도 2 개, 예를 들어, 5 개의 예비 반도체 패키지(500)들은 적층된다. 본 실시예에서, 예비 반도체 패키지(500)들의 각 금속층(550)은 상호 동일한 위치에 배치된다.
도 14는 도 13에 도시된 금속층 상에 배치된 마스크 부재를 도시한 단면도이다.
도 14를 참조하면, 금속층(550) 상에는 마스크 부재(560)가 배치될 수 있다. 마스크 부재(560)는 스트라이프 형상을 갖고, 마스크 부재(560)는 각 회로 패턴(520)과 대응하는 위치에 배치된다. 본 실시예에서, 마스크 부재(560)는 마스크 테이프 또는 포토레지스트 패턴일 수 있다.
마스크 부재(560)가 금속층(550) 상에 형성된 후, 금속층(550)은 마스크 부재(560)를 식각 마스크로 이용하여 패터닝되어 기판(510)의 측면 및 절연 부재(540)의 측면에는 회로 패턴(520)과 전기적으로 접속된 측면 회로 패턴이 형성된다.
도 15는 도 13에 도시된 금속층을 블레이드를 이용하여 패터닝하는 것을 도시한 단면도이다.
도 15를 참조하면, 금속층(550)들은 블레이드(50)에 의하여 스트라이프 형상으로 연마되고, 이로 인해 기판(510)의 측면 및 절연 부재(540)의 측면에는 회로 패턴(520)과 전기적으로 접속된 측면 회로 패턴(555)이 형성되어 반도체 패키지가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 반도체 패키지의 측면에 미세한 사이즈 및 미세 피치를 갖는 회로 패턴을 형성하여 반도체 패키지의 사이즈를 보다 감소시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 반도체 패키지를 제조하기 위한 예비 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 도 1에 도시된 주변 영역을 관통하는 관통홀을 도시한 평면도이다.
도 4는 도 3의 II-II' 선을 따라 절단한 단면도이다.
도 5는 도 3에 도시된 관통홀에 의하여 형성된 내측면 상에 형성된 금속층을 도시한 평면도이다.
도 6은 도 5의 III-III' 선을 따라 절단한 단면도이다.
도 7은 본 발명의 일실시예에 따른 마스크 부재를 도시한 평면도이다.
도 8은 본 발명의 다른 실시예에 따라 금속층에 배치된 마스크 부재를 도시한 평면도이다.
도 9는 마스크 부재만을 도시한 평면도이다.
도 10은 도 7 및 도 8에 도시된 마스크 부재를 이용하여 형성된 측면 회로 패턴을 도시한 평면도이다.
도 11은 반도체 패키지를 제조하기 위한 예비 반도체 패키지를 도시한 단면도이다.
도 12는 도 11에 도시된 기판 및 절연 부재의 측면들을 덮는 금속층을 도시한 단면도이다.
도 13은 도 12에 도시된 예비 반도체 패키지(500)를 적어도 2 개 이상 적층 한 것을 도시한 사시도이다.
도 14는 도 13에 도시된 금속층 상에 배치된 마스크 부재를 도시한 단면도이다.
도 15는 도 13에 도시된 금속층을 블레이드를 이용하여 패터닝하는 것을 도시한 단면도이다.

Claims (12)

  1. 기판, 상기 기판의 상면 상에 인접하게 형성된 칩 실장 영역들에 각각 배치된 회로 패턴들, 상기 각 칩 실장 영역에 배치되며 상기 각 회로 패턴과 접속된 반도체 칩들 및 상기 각 반도체 칩들의 측면과 상기 반도체 칩들 사이에 노출된 기판을 덮는 절연 부재를 갖는 예비 반도체 패키지를 제조하는 단계;
    상기 반도체 칩들 사이에 대응하는 상기 절연 부재 및 상기 기판을 관통하는 슬릿 형상의 관통홀을 형성하여 상기 각 회로 패턴들의 단부를 노출하는 단계;
    상기 관통홀에 의하여 형성된 상기 절연 부재 및 상기 기판의 내측면에 금속층을 형성하여 상기 회로 패턴들 및 상기 금속층을 전기적으로 연결하는 단계;
    상기 금속층 상에 각 회로 패턴들과 대응하는 마스크 부재를 배치하는 단계;
    상기 마스크 부재를 이용하여 상기 금속층을 패터닝하여 상기 내측면 상에 상기 회로 패턴과 전기적으로 연결된 측면 회로 패턴을 형성하는 단계; 및
    상기 마스크 부재를 상기 측면 회로 패턴으로부터 제거하는 단계를 포함하는 반도체 패키지의 제조 방법.
  2. 제1항에 있어서,
    상기 금속층을 형성하는 단계에서, 상기 금속층은 상기 내측면으로부터 상기 기판의 상기 상면과 대향하는 하면으로 연장된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제2항에 있어서,
    상기 마스크 부재를 배치하는 단계에서 상기 마스크 부재는 상기 내측면으로부터 상기 하면으로 연장되고, 상기 금속층을 패터닝하는 단계에서 상기 하면상에는 하면 회로 패턴이 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제1항에 있어서,
    상기 마스크 부재는 상기 회로 패턴과 대응하는 상기 금속층 상에 배치된 마스킹 테이프인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제1항에 있어서,
    상기 마스크 부재는 상기 회로 패턴과 대응하는 상기 금속층과 접촉된 마스크 플레이트들 및 상기 마스크 플레이트들을 각각 연결하는 연결 부재를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제5항에 있어서,
    상기 마스크 부재는 상기 금속층과의 접촉 특성을 향상시키기 위해 포토레지스트 물질이 코팅된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제5항에 있어서,
    상기 마스크 부재로부터 노출된 상기 금속층은 에천트에 의하여 식각되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제5항에 있어서,
    상기 마스크 부재로부터 노출된 상기 금속층은 레이저 빔에 의하여 제거되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 기판, 상기 기판의 상면 상에 형성된 칩 실장 영역들에 각각 배치되며 상기 기판의 에지에 단부가 배치된 회로 패턴들 및 상기 각 칩 실장 영역에 배치되며 상기 각 회로 패턴과 접속된 반도체 칩들 및 상기 각 반도체 칩들의 측면과 상기 반도체 칩들 사이에 노출된 기판을 덮으며 상기 회로 패턴들의 단부를 노출하는 절연 부재를 갖는 예비 반도체 패키지를 제조하는 단계;
    상기 예비 반도체 패키지의 측면에 상기 회로 패턴들과 전기적으로 연결된 금속층을 형성하는 단계; 및
    상기 금속층을 패터닝하여 상기 측면상에 상기 회로 패턴들과 전기적으로 연결된 측면 회로 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제9항에 있어서,
    상기 금속층을 패터닝하는 단계는 상기 회로 패턴들과 대응하는 상기 금속층 상에는 마스킹 테이프를 부착하는 단계; 및
    상기 마스킹 테이프를 식각 마스크로서 이용하여 상기 금속층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제9항에 있어서,
    상기 금속층을 패터닝하는 단계에서 상기 회로 패턴들과 대응하는 부분을 제외한 나머지 금속층은 회전하는 블레이드에 의하여 제거되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제11항에 있어서,
    상기 예비 반도체 패키지는 적어도 2 개 이상이 적층되며 적층된 예비 반도체 패키지들의 상기 금속층은 동일면에 배치된 것을 특징으로 하는 반도체 패키지의 제조 방법.
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