KR20100054259A - 반도체 메모리 장치 - Google Patents

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KR20100054259A
KR20100054259A KR1020080113099A KR20080113099A KR20100054259A KR 20100054259 A KR20100054259 A KR 20100054259A KR 1020080113099 A KR1020080113099 A KR 1020080113099A KR 20080113099 A KR20080113099 A KR 20080113099A KR 20100054259 A KR20100054259 A KR 20100054259A
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Abstract

본 발명의 반도체 메모리 장치는 서브 워드라인, 서브 워드라인의 일측에 접속되는 서브 워드라인 드라이버, 복수의 워드라인 선택신호를 입력받아 풀다운 신호를 출력하는 풀다운 신호 생성부 및 서브 워드라인의 타측에 형성되어 서브 워드라인의 전위를 제어하는 서브 워드라인 제어부를 포함한다.
Figure P1020080113099
서브 워드라인, 프리차지

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 워드라인을 안정적으로 구동할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치의 특정 메모리 셀을 액세스하고자 하는 경우, 먼저 로우 명령어인 액티브 명령이 인가되어 워드라인을 활성화시킨다. 그리고 칼럼 명령어인 리드(read)/라이트(write) 명령이 인가되어 특정 비트라인에 대한 감지 증폭 및 재저장 과정을 수행한다.
이와 같이, 반도체 메모리 장치는 액티브 명령에 의해 워드라인을 구동하여 리드 및 라이트 동작을 수행하고, 프리차지(Precharge, PCG) 명령에 의해 워드라인을 오프시킨다.
도 1은 일반적인 반도체 메모리 장치의 구성을 나타낸 블록도이다.
메인 워드라인 드라이버(10)는 승압된 전원전압(VPP), 디코더(미도시)로부터 출력되는 어드레스 신호 및 접지전원(VSS)을 인가받아 메인 워드라인 구동신호(MWLb)를 출력한다. 하나의 메인 워드라인 드라이버(10)는 예를 들어 4개의 서브 워드라인 드라이버(30)과 접속되고, 각 서브 워드라인 드라이버(30)는 메인 워 드라인 구동신호(MWLb)에 의해 구동된다.
워드라인 선택신호 생성부(20)는 승압된 전원전압(VPP), 디코더(미도시)로부터 출력되는 어드레스 신호 및 접지전원(VSS)을 인가받아 워드라인 선택신호(FX) 및 그 반전 신호(FXb)를 출력한다. 아울러, 워드라인 선택신호 생성부(20)는 서브 워드라인 드라이버(30)와 일대일 접속되며, 각 워드라인 선택신호(FX0, FX1, FX2, FX3)는 각각의 서브 워드라인 드라이버(30)로 입력된다.
한편, 서브 워드라인 드라이버(30)는 메인 워드라인 구동신호(MWLb)에 응답하여, 서브 워드라인 구동신호(SWL)를 출력하는 인버터(P11, N11) 및 워드라인 선택신호의 반전신호(FXb)에 응답하여 서브 워드라인 선택신호(SWL) 출력 노드를 풀다운 구동하는 제 3 트랜지스터(N12)를 포함한다.
보다 구체적으로, 인버터는 게이트 단자에 메인 워드라인 구동신호(MWLb)가 인가되며, 소스 단자에 워드라인 선택신호(FX)가 인가되는 제 1 트랜지스터(P11) 및 게이트 단자에 메인 워드라인 구동신호(MWLb)가 인가되며, 드레인 단자가 제 1 트랜지스터(P11)의 드레인 단자에 접속되고 소스 단자가 접지단자(VSS)에 접속되는 제 2 트랜지스터(N11)를 포함한다.
셀 어레이(40)는 서브 워드라인과 비트라인 간에 접속되는 복수의 메모리 셀(MC)을 포함하여 서브 워드라인 구동신호(SWL)를 인가받는다. 아울러, 서브 워드라인 드라이버(30)와 셀 어레이(40) 간에는 저항(WLR) 및 기생 캐패시터(WLC)가 존재한다.
이러한 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 2는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
명령어(CMD)로서 액티브 명령(ACT)이 입력됨에 따라, 메인 워드라인 구동신호(MWLb)가 로우 레벨이 되며, 워드라인 선택신호(FX)는 하이 레벨이 된다.
따라서, 서브 워드라인 드라이버(30)의 인버터가 구동되고, 서브 워드라인 구동신호(SWL)는 하이 레벨로 출력된다. 한편, 워드라인 선택신호의 반전신호(FXb)에 의해 구동되는 제 3 트랜지스터(N12)는 턴오프되어, 서브 워드라인 구동신호(SWL)의 출력노드에 워드라인 선택신호(FX)에 의한 전위가 인가될 수 있도록 한다.
이후, 프리차지 명령(PCG)이 입력되면, 메인 워드라인 구동신호(MWLb)는 하이 레벨이 되는 한편, 워드라인 선택신호(FX)는 로우 레벨로 천이한다. 이에 따라, 서브 워드라인 선택신호(SWL)가 로우 레벨이 되어 셀 어레이(40)에 포함된 메모리 셀(MC)이 더 이상 구동되지 않도록 한다.
한편, 워드라인 선택신호의 반전신호(FXb)에 의해 구동되는 제 3 트랜지스터(N12)가 턴온되어 서브워드라인에 인가된 전위를 접지단자 레벨로 풀다운 시킨다.
그런데, 하나의 서브 워드라인에는 복수의 메모리 셀이 접속되어 있으며, 서브 워드라인의 종단(F)은 플로팅되어 있다. 아울러, 반도체 메모리 장치가 고집적화될수록, 서브 워드라인당 접속되는 메모리 셀의 개수는 점점 증가하게 되고, 그만큼 서브 워드라인의 길이 또한 증가하게 된다.
따라서, 프리차지 명령(PCG) 인가시 서브 워드라인 드라이버(30)가 접속된 측의 메모리 셀의 게이트 전압은 비교적 고속으로 프리차지되나, 서브 워드라인의 종단에 가까울수록 프리차지 속도가 지연된다. 그리고, 이러한 문제는 서브 워드라인에 접속된 메모리 셀의 개수 및 서브 워드라인의 길이가 증가할수록 더욱 심화된다.
뿐만 아니라, 서브 워드라인의 축소율이 100nm 이하로 발전함에 따라, 저항(WLR)은 점점 더 커지고, 기생 캐패시터(WLC)에 의한 신호 지연은 더욱 증가한다.
이러한 신호 지연에 의해 반도체 메모리 장치의 전체적인 동작 속도가 저하되는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 서브 워드라인의 프리차지 속도를 개선할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 메모리 장치는 서브 워드라인; 상기 서브 워드라인의 일측에 접속되는 서브 워드라인 드라이버; 복수의 워드라인 선택신호를 입력받아 풀다운 신호를 출력하는 풀다운 신호 생성부; 및 상기 서브 워드라인의 타측에 형성되어 상기 서브 워드라인의 전위를 제어하는 서브 워드라인 제어부;를 포함한다.
또한, 본 발명의 다른 실시예에 의한 반도체 메모리 장치는 서브 워드라인과 비트라인 간에 접속되는 복수의 메모리 셀; 상기 서브 워드라인의 일측에 접속되며, 메인 워드라인 구동신호와 워드라인 선택신호에 응답하여 서브 워드라인 구동신호를 출력하는 서브 워드라인 드라이버; 상기 워드라인 선택신호를 입력받아 풀다운 신호를 출력하는 풀다운 신호 생성부; 및 상기 서브 워드라인의 타측에 형성되어, 프리차지 모드시 상기 서브 워드라인의 전위를 풀다운시키는 서브 워드라인 제어부;를 포함한다.
본 발명에 의하면 프리차지 동작시 서브 워드라인의 양측을 동시에 구동하여 프리차지 동작 속도를 개선할 수 있다. 이에 따라, 반도체 메모리 장치의 전체적 인 동작 속도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 구성을 나타낸 블록도이다.
도시한 것과 같이, 본 발명에 의한 반도체 메모리 장치는 워드라인의 소정 위치에 접속되어 풀다운 신호(FXs)에 응답하여 서브 워드라인의 전위를 제어하는 서브 워드라인 제어부(600)를 포함한다.
본 발명의 바람직한 실시예에서, 서브 워드라인 제어부(600)는 서브 워드라인의 전위를 풀다운시킨다.
여기에서, 풀다운 신호(FXs)는 복수의 워드라인 선택신호 생성부(200)로부터 각각 출력되는 워드라인 선택신호의 반전신호(FXb<0:3>)를 입력받는 풀다운 신호 생성부(500)로부터 출력된다.
아울러, 본 발명에 의한 반도체 메모리 장치는 승압 전원전압(VPP), 디코딩된 어드레스 신호 및 접지전위(VSS)를 입력받아 메인 워드라인 구동신호(MWLb)를 출력하는 메인 워드라인 드라이버(100), 승압 전원전압(VPP), 디코딩된 어드레스 신호 및 접지전위(VSS)를 입력받아 워드라인 선택신호(FX) 및 그 반전신호(FXb)를 출력하는 복수의 워드라인 선택신호 생성부(200), 워드라인 선택신호 생성부(200)에 일대일 접속되어, 메인 워드라인 구동신호(MWLb)와 워드라인 선택신호(FX, FXb) 에 응답하여 서브 워드라인 구동신호(SWL)를 출력하는 복수의 서브 워드라인 드라이버(300) 및 서브 워드라인 드라이버(300)로 출력되는 서브 워드라인 구동신호(SWL)에 의해 워드라인이 구동되는 복수의 메모리 셀을 구비하는 복수의 셀 어레이(400)를 포함한다.
도 4는 도 3에 도시한 서브워드라인 드라이버, 셀 어레이 및 서브 워드라인 제어부의 상세 회로도이다.
먼저, 서브 워드라인 드라이버(300)는 메인 워드라인 구동신호(MWLb)에 응답하여, 서브 워드라인 구동신호(SWL)를 출력하는 제 1 및 제 2 트랜지스터(P300, N310)로 이루어지는 인버터 및 워드라인 선택신호의 반전신호(FXb)에 응답하여 서브 워드라인 선택신호(SWL)의 출력 노드를 풀다운 구동하는 제 3 트랜지스터(N320)를 포함한다.
보다 구체적으로, 제 1 트랜지스터(P300)의 게이트 단자로는 메인 워드라인 구동신호(MWLb)가 인가되며, 소스 단자에는 워드라인 선택신호(FX)가 인가된다. 또한, 제 2 트랜지스터(N310)의 게이트 단자로는 메인 워드라인 구동신호(MWLb)가 인가되며, 드레인 단자는 제 1 트랜지스터(P300)의 드레인 단자에 접속되고 소스 단자는 접지단자(VSS)에 접속된다.
셀 어레이(400)는 서브 워드라인과 비트라인(BL0~BLn) 간에 접속되는 복수의 메모리 셀(MC)을 포함하여 서브 워드라인 구동신호(SWL)를 인가받는다. 서브 워드라인 드라이버(300)와 셀 어레이(400) 간에는 워드라인 저항(WLR) 및 기생 캐패시터인 워드라인 캐패시터(WRC)가 존재할 수 있다.
한편, 서브 워드라인 제어부(600)는 일측에 서브 워드라인 드라이버(300)가 구비된 서브 워드라인의 소정 위치와 접지단자(VSS) 간에 접속되어, 풀다운 신호(FXs)에 의해 구동되는 제 4 트랜지스터(N600)를 포함한다.
본 발명의 바람직한 실시예에서, 서브 워드라인 제어부(600)는 서브 워드라인의 타측에 구비될 수 있다.
도 5는 도 3에 도시한 풀다운 신호 생성부의 상세 회로도이다.
풀다운 신호 생성부(500)는 복수의 워드라인 선택신호 생성부(200)로부터 각각 출력되는 워드라인 선택신호의 반전 신호(FXb0, FXb1, FXb2, FXb3)를 입력받아 풀다운 신호(FXs)를 출력하는 낸드(NAND) 게이트(ND)를 포함한다.
풀다운 신호(FXs)는 프리차지 명령이 인가된 후 어느 하나의 워드라인에 대한 프리차지 동작이 이루어질 때 인에이블된다. 액티브 명령에 의해 서브 워드라인이 선택되어져 메모리 셀에 대한 리드 또는 라이트 동작이 완료된 후, 서브 워드라인은 자동으로 프리차지되고, 다음 명령이 들어올 때까지 프리차지 상태를 유지한다. 리드 또는 라이트 명령은 액티브된 뱅크에 대하여 수행되며, 따라서, 하나의 메인 워드라인 드라이버에 접속되는 모든 워드라인 드라이버는 메인 워드라인 구동신호가 디스에이블된 후 결국 접지전위로 프리차지된다.
즉, 프리차지 동작시 모든 서브 워드라인이 선택되는 상황, 즉 서브 워드라인 선택신호의 반전신호(FXb0, FXb1, FXb2, FXb3)가 동시에 로우 레벨이 되는 경우와 어떠한 서브 워드라인도 선택되지 않는 상황 즉, 서브 원드라인 선택신호의 반전신호(FXb0, FXb1, FXb2, FXb3)가 동시에 하이 레벨이 되는 경우는 고려하지 않아 도 무방하다.
따라서, 하나의 메인 워드라인 드라이버에 접속된 모든 서브 워드라인에 각각 인가되는 서브 워드라인 선택신호의 반전신호(FXb0, FXb1, FXb2, FXb3)에 대한 낸드 연산을 수행하는 것이 가능하다.
도 3 내지 도 5에 도시한 반도체 메모리 장치의 프리차지 동작을 설명하면 다음과 같다.
프리차지 명령(PCG)이 인가됨에 따라, 메인 워드라인 구동신호(MWLb)는 하이 레벨이 되고, 워드라인 선택신호(FX)는 로우 레벨이 된다. 따라서, 서브 워드라인 드라이버(300)에 구비된 인버터의 출력 신호인 서브 워드라인 구동신호(SWL)는 로우 레벨이 된다.
한편, 워드라인 선택신호의 반전신호(FXb)는 하이 레벨이 되므로, 서브 워드라인 드라이버(300)의 제 3 트랜지스터(N320)가 턴온된다. 이에 따라, 서브 워드라인에 인가된 전압은 접지전원(VSS) 레벨로 강하하기 시작한다.
아울러, 도 5에 도시한 풀다운 신호 생성부(500)는 워드라인 선택신호의 반전신호(FXb<0:3>)를 입력받아 하이 레벨의 풀다운 신호(FXs)를 출력한다. 따라서, 서브 워드라인 제어부(600)의 제 4 트랜지스터(N600)가 턴온되어 서브 워드라인에 인가된 전압이 접지전원(VSS)으로 강하하게 된다.
이와 같이, 서브 워드라인 드라이버(300)가 구비된 측의 서브 워드라인의 전압을 제 3 트랜지스터(N320)에 의해 강하시킴과 동시에, 서브 워드라인 드라이버(300)로부터 지정된 거리 이격되어 서브 워드라인에 접속된 서브 워드라인 제어 부(600)에 의해 서브 워드라인의 전압을 동시에 강하시킨다.
따라서, 프리차지 동작시 서브 워드라인의 전압 강하 속도를 개선할 수 있다.
도 6은 도 3에 도시한 메인 워드라인 드라이버의 상세 회로도이다.
본 발명에 적용되는 메인 워드라인 드라이버(100)는 도 6에 도시한 것과 같이, 인버터 형태로 구성할 수 있다.
즉, 메인 워드라인 드라이버(100)는 승압 전원전압 공급 단자(VPP)와 접지단자(VSS)간에 직렬 접속되어, 디코딩된 어드레스 신호에 의해 구동되는 제 5 트랜지스터(P100) 및 제 6 트랜지스터(N100)를 포함한다.
디코딩된 어드레스 신호가 하이 레벨로 인가됨에 따라 메인 워드라인 구동신호(MWLb)는 로우 레벨로 출력되어 서브 워드라인 드라이버(300)를 구동하여, 예를 들어 액티브 동작이 수행되게 된다.
한편, 디코딩된 어드레스 신호가 로우 레벨로 인가되는 경우 메인 워드라인 구동신호(MWLb)는 하이 레벨이 되어 서브 워드라인을 오프시키며, 예를 들어 프리차지 동작이 수행되도록 한다.
도 7은 도 3에 도시한 워드라인 선택신호 생성부의 상세 구성도이다.
본 발명에 적용되는 워드라인 선택신호 생성부(200)는 도 7에 도시한 것과 같이, 직렬 접속되는 두 개의 인버터로서 구성할 수 있다.
보다 구체적으로, 워드라인 선택신호 생성부(200)는 승압 전원전압 공급 단자(VPP)와 접지단자(VSS)간에 직렬 접속되며, 디코딩된 어드레스 신호에 의해 구동 되어 워드라인 선택신호의 반전신호(FXb)를 출력하는 제 7 및 제 8 트랜지스터(P201, N201)을 포함하는 제 1 인버터와, 승압 전원전압 공급 단자(VPP)와 접지단자(VSS)간에 직렬 접속되며, 디코딩된 어드레스 신호에 의해 구동되어 워드라인 선택신호(FX)를 출력하는 제 9 및 제 10 트랜지스터(P203, N203)을 포함하는 제 2 인버터로 구성된다.
디코딩된 어드레스 신호가 하이 레벨로 인가됨에 따라 워드라인 선택신호(FX)는 하이 레벨로 출력되어 서브 워드라인 드라이버(300)에 인가되고, 이에 따라 서브 워드라인이 구동되게 된다.
한편, 디코딩된 어드레스 신호가 로우 레벨로 인가되는 경우 메인 워드라인 선택신호(FXb)는 로우 레벨이 되어 서브 워드라인을 오프시킨다.
도 8은 서브워드라인의 전위 변화를 설명하기 위한 그래프이다.
도 8은 프리차지 동작시 도 1에 도시한 서브 워드라인의 종단 노드(K1)에서의 전위 변화 및 도 4에 도시한 서브 워드라인의 종단 노드(K2)에서의 전위 변화를 나타낸다. 특히, 도 8은 서브 워드라인 제어부(600)가 서브 워드라인의 종단 즉, 기존에 플로팅되어 있던 서브 워드라인의 종단에 구비된 경우 프리차지 동작시의 전위 변화를 나타낸다.
제 1 시점(T1)에서 액티브 명령이 인가되어 서브 워드라인의 전압이 점차 상승한다. 이후, 액티브 동작이 완료된 후의 제 2 시점(T2)에 프리차지 명령이 인가된다.
서브 워드라인의 종단이 플로팅되어 있는 기존의 반도체 메모리 장치는, 제 2 시점(T2)에 프리차지 명령이 인가된 후 플로팅되어 있는 측의 노드(K1)에서 전압 강하가 매우 느리게 일어나는 것을 알 수 있다.
반면, 본 발명에 의한 반도체 메모리 장치는 제 2 시점(T2)에서 프리차지 동작이 개시된 후, 서브 워드라인 제어부(600)를 구동하여 서브 워드라인의 종단에서 전압 강하가 일어나게 하므로, 프리차지 속도가 개선된 것을 알 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
반도체 메모리 장치는 계속해서 고집적화되고 있다. 본 발명에서는 서브 워드라인의 양측에 대하여 풀다운을 유도하기 때문에 프리차지 동작 속도를 개선할 수 있으며, 서브 워드라인에 접속된 메모리 셀의 개수 및 서브 워드라인의 길이가 증가하여도 프리차지 속도를 일정 레벨 이상으로 유지할 수 있다.
따라서, 고집적 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 1은 일반적인 반도체 메모리 장치의 구성을 나타낸 블록도,
도 2는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도,
도 3은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 구성을 나타낸 블록도,
도 4는 도 3에 도시한 서브워드라인 드라이버, 셀 어레이 및 서브 워드라인 제어부의 상세 회로도,
도 5는 도 3에 도시한 풀다운 신호 생성부의 상세 회로도,
도 6은 도 3에 도시한 메인 워드라인 드라이버의 상세 회로도,
도 7은 도 3에 도시한 워드라인 선택신호 생성부의 상세 구성도,
도 8은 서브워드라인의 전위 변화를 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 메인 워드라인 드라이버 200 : 워드라인 선택신호 생성부
300 : 서브 워드라인 드라이버 400 : 셀 어레이
500 : 풀다운 신호 생성부 600 : 서브 워드라인 제어부

Claims (8)

  1. 서브 워드라인;
    상기 서브 워드라인의 일측에 접속되는 서브 워드라인 드라이버;
    복수의 워드라인 선택신호를 입력받아 풀다운 신호를 출력하는 풀다운 신호 생성부; 및
    상기 서브 워드라인의 타측에 형성되어 상기 서브 워드라인의 전위를 제어하는 서브 워드라인 제어부;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 서브 워드라인 제어부는, 상기 서브 워드라인과 접지단자 간에 접속되어, 상기 풀다운 신호에 의해 구동되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 풀다운 신호 생성부는, 상기 복수의 워드라인 선택신호 중 어느 하나가 인에이블되면 상기 풀다운 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 서브 워드라인 제어부는, 상기 풀다운 신호에 응답하여 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 서브 워드라인과 비트라인 간에 접속되는 복수의 메모리 셀;
    상기 서브 워드라인의 일측에 접속되며, 메인 워드라인 구동신호와 워드라인 선택신호에 응답하여 서브 워드라인 구동신호를 출력하는 서브 워드라인 드라이버;
    상기 워드라인 선택신호를 입력받아 풀다운 신호를 출력하는 풀다운 신호 생성부; 및
    상기 서브 워드라인의 타측에 형성되어, 프리차지 모드시 상기 서브 워드라인의 전위를 풀다운시키는 서브 워드라인 제어부;
    를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 서브 워드라인 제어부는, 상기 서브 워드라인과 접지단자 간에 접속되어, 상기 풀다운 신호에 의해 구동되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 풀다운 신호 생성부는, 복수의 워드라인 선택신호를 입력받아, 상기 복 수의 워드라인 선택신호 중 어느 하나가 인에이블된 경우 상기 풀다운 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 서브 워드라인 제어부는, 상기 풀다운 신호에 응답하여 구동되는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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