KR20100048622A - 범핑 하지 금속이 없는 금속 범프 구조 및 그 제조방법 - Google Patents

범핑 하지 금속이 없는 금속 범프 구조 및 그 제조방법 Download PDF

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Abstract

금속 범프는 UBM 없이 반도체 웨이퍼의 I/O 패드 상에 직접 형성된다. 먼저, 아연층이 I/O 패드 상에 형성되며 I/O 패드의 산화방지층이 선택적으로 에칭된다. 이후 격리층 및 구리 호일이 I/O 패드 상부에 이 순서로 연속하여 배치된다. 격리층은 원래 액체 상태 또는 일시적 고체 상태이며 이후 영구적으로 응고된다. 이후 I/O 패드 상부의 비아가 격리층 및 구리 호일의 일부를 제거함으로써 형성된다. 이어서, 구리 호일 및 I/O 패드를 결합시키는 얇은 금속층이 비아 내에 형성되며 구리 호일 상에 도금 레지스트가 형성된다. 이후 금속 범프가 비아로부터 형성되며, 비아의 높이는 도금 레지스트에 의하여 조절된다. 마지막으로 도금 레지스트 및 구리 호일이 제거된다.

Description

범핑 하지 금속이 없는 금속 범프 구조 및 그 제조방법{A metallic bump structure without under bump metallurgy and a manufacturing method thereof}
본 발명은 일반적으로 플립칩 패키징에 관련되며, 더욱 상세하게는 범핑 하지 금속(under bump metallurgy)이 없이 반도체 디바이스의 I/O 패드들 상에 금속 범프들(metallic bumps)을 형성하는 방법 및 이렇게 형성된 금속 범프 구조에 관련된다.
플립칩 패키징은 반도체 다이(예를 들어, 칩) 의 I/O 패드들 및 기판 또는 패키지의 리드 프레임 사이의 전기 접점을 형성하기 위해 범프들을 이용한다. 종래에는 범프와 반도체 다이의 I/O 패드 사이에 위치한 이른바 UBM(under bump metallurgy)이 있다.
UBM은 일반적으로 I/O 패드의 상부 상에 순서적으로 배열된 접착층, 배리어 층 및 습식층(wetting layer)을 포함한다. 범프들 자체는 사용된 재료를 기초로 솔더 범프들, 골드 범프들, 구리 필라 범프들 및 혼합 금속들을 가진 범프들로 분류될 수 있다.
UBM들 상에 범프들을 형성하기 위하여 통상적으로 전기도금, 프린팅 또는 스 터드 본딩(stud bonding)과 같은 기술이 이용된다. 전기도금에 대하여는 패터닝된(patterned) 도금 레지스트들이 먼저 UBM들 상에 형성되고 이후 금속들이 도금된다. 프린팅에 대하여는 솔더들이 먼저 UBM들 상에 프린트되고 솔더들이 범프들로 열 경화된다. 스터드 본딩에 대하여는 한정된 골드 범핑만을 위하여 이용된다. 범프들을 가진 반도체 다이는 이후 반도체 웨이퍼로부터 개별분리되고(singulated) 기판 또는 리드 프레임 상에 솔더링된다.
UBM은 반도체 다이 상의 구리 트레이스가 솔더로 용해되는 것을 방지할 뿐만 아니라 전기도금이 금속 범프를 형성하는 수단이라면 전도성 플레이트(conducting plate)로서 기능한다. 게다가 알루미늄이 I/O패드 내에 사용된다면 UBM의 습식층은 솔더 범프를 형성하기 위한 신뢰성 있는 용접성(solderability)을 제공한다.
따라서 본 발명의 주요 목적은 값비싼 UBM 공정 없이 반도체 웨이퍼의 I/O 패드들 상에 직접 금속 범프들을 형성하는 방법을 제공한다. I/O 패드들은 구리 또는 알루미늄으로 이루어질 수 있으며, I/O 패드들이 구리로 이루어진다면, 알루미늄 또는 다른 산화방지 물질로 이루어진 산화방지층을 가질 수 있다.
본 발명의 일 실시예에 따르면, 본 방법은 다음의 주요 단계들을 포함한다. 먼저, 아연층이 알루미늄 I/O 패드의 상부 표면 상에 형성되거나 또는 I/O 패드의 산화방지층이 선택적으로 에칭된다. 이후 격리층 및 구리 호일이 I/O 패드 상부에 이 순서로 연속하여 배열된다. 격리층은 원래 액체 상태 또는 일시적으로 경화된 상태에 있으며, 이후 반도체 다이에 견고히 부착하기 위하여 영구적으로 경화된다. 이후 I/O, 패드 상부의 비아(via)가 격리층 및 구리 호일의 일부를 제거함으로써 형성된다. 이어서, 구리 호일과 I/O 패드들 결합하는 얇은 금속층이 비아에 증착되며 구리 호일 상의 도금 레지스트가 라미네이트된다. 이후 구리 호일 및 얇은 금속층을 이용함으로써 전류를 전도하기 위하여 금속 범프가 비아로부터 도금되며 그 높이는 도금 레지스트에 의하여 조절된다. 마지막으로 도금 레지스트 및 구리 호일이 제거된다.
본 발명에 따르면 범핑 하지 금속(under bump metallurgy)이 없이 반도체 디바이스의 I/O 패드들 상에 금속 범프들(metallic bumps)을 형성하는 방법 및 이렇게 형성된 금속 범프 구조가 제공된다.
본 발명의 상기한 목적들, 특성들, 측면들 및 이점들은 첨부한 도면을 적절히 참조하여 아래 제공된 상세한 설명을 숙독함으로써 더 잘 이해될 것이다.
다음의 설명들은 단지 예시적인 실시예들이며 어떤 식으로도 본 발명의 범위, 적용가능성 또는 구성을 제한하려고 의도되지 않는다. 오히려 다음의 설명은 본 발명의 예시적인 실시예들을 구현하기 위한 편리한 예를 제공한다. 설명된 실시예들에 많은 수정들이 첨부된 청구항들에 기재된 본 발명의 범위를 벗어나지 않고 기재된 요소들의 기능 및 배치에 이루어질 수 있다.
도 1a 내지 1h는 본 발명의 일 실시예에 따른 반도체 웨이퍼의 I/O 패드 상에 금속 범프를 형성하는 단계들의 결과를 도시한다. 도 1a에 도시된 바와 같이, I/O 패드(12)는 집적 회로(IC), 트랜지스터, 다이오드 또는 사이리스터 등일 수 있는 반도체 다이의 일면 상에 위치된다. 용이한 참조를 위하여 이 면은 반도체 다이(10)의 활성면으로 언급된다. 반도체 다이(10)는 실제로 반도체 웨이퍼(미도시)의 일부이며 아직 개별분리되지 않았음을 주지하라. 반도체 웨이퍼는 많은 다이들(dice; 10)을 가질 수 있으며, 각 반도체 다이(10)는 많은 I/O 패드들(12)을 가질 수 있다. 용이한 이해를 위하여, 오직 하나의 반도체 다이(10)와 하나의 I/O 패드만이 첨부된 도면들에 도시된다. 반도체 다이(10)의 활성면 상에는 I/O 패드(12)의 상부 표면 일부를 노출시키는 패시베이션층(passivation layer)(14)이 있다. 또한 본 명세서에서 사용된 용어 "반도체 디바이스"는 도시된 반도체 다이 또는 많은 반도체 다이들을 포함하는 반도체 웨이퍼를 의미할 수 있다.
I/O 패드(12)는 알루미늄 또는 구리로 만들어질 수 있다. I/O 패드(12)가 구리로 이루어진다면, I/O 패드(12)는 통상적으로 I/O 패드(12)의 노출된 상부 표면을 전부 덮기 위해 알루미늄 또는 다른 산화방지 물질로 이루어진 산화방지층(16)을 갖는다. I/O 패드(12)가 알루미늄으로 이루어진다면, 통상적으로 산화방지층은 없다. I/O 패드(12)가 알루미늄으로 이루어지거나 또는 I/O 패드(12)가 알루미늄 산화방지층(16)을 갖는 구리로 이루어진다면, 아연층은 아연화(zincation)로 통상적으로 알려진 아연욕(immersion zinc) 공정에 의해 I/O 패드(12)의 알루미늄 표면 상에 먼저 코팅된다. 아연층을 코팅하는 것 대신에 I/O 패드(12)가 알루미늄 또는 다른 산화방지 물질로 이루어진 산화방지층(16)을 갖는 구리로 이루어지는 택일적인 실시예에 있어서, 산화방지층(16)은 이후의 단계들을 수행하기 전에 구리 I/O 패드(12)를 노광시키기 위하여 선택적인 에칭에 의해 먼저 제거된다. 결과는 산화방지층(16)이 없는 도 1a의 도면과 유사할 것이다.
간단히 요약하면, 3가지 가능한 조합이 있다: (1) 알루미늄 I/O 패드(12) 상에 코팅된 아연층; (2) 구리 I/O 패드(12)의 알루미늄 산화방지층(16) 상에 코팅된 아연층; 또는 (3) 구리 I/O 패드(12)가 알루미늄 또는 다른 산화방지 물질로 이루어진 산화방지층(16)을 선택적으로 에칭함으로써 노광된다. 아연층은 통상적으로 매우 얇다. 그러므로, 단순화를 위하여 다음의 조합에서 (2)(즉, 산화방지층(16)이 있으며 아연층이 산화방지층(16) 상에 코팅된다)가 예시로서 주로 사용되며 아연층은 도시하기에 너무나 얇다. 조합들 (1) 및 (3)에 대하여 다음의 설명은 첨부된 도면들에 산화 방지층(16)이 존재하지 않음을 표현함으로써 쉽게 확장될 수 있다.
이후 격리층(isolative layer)(18) 및 구리 호일(20)이 도 1b에 도시된 것처럼 제공된다. 격리층(18) 및 구리 호일(20)은 도 1a 구조의 상부 표면 상에 이 순서로 연속하여 배열되며 그 결과는 도 1c에 도시된다. 격리층(18)의 재료는 격리층(18)이 액체 상태(A 단계) 또는 일시적 경화 상태(B 단계)에 있는 것이어서 격리층(18)이 도 1a의 구조에 견고히 부착할 수 있다. 에폭시 수지와 같은 다양한 형태의 중합체들이 격리층(18)을 위해 이상적인 재료들이다. 이후 액체 상태 또는 일시적 경화 상태의 격리층(18)에 적절한 열 및 압력을 가함으로써 격리층(18)은 영구적으로 응고되며(C 단계) 그럼으로써 도 1a의 구조에 단단히 부착된다. 일시적 경 화 상태의 격리 물질이 선택된다면, 격리 물질은 경화 중 특정 온도 범위 내에서 다시 액체 상태로 돌아갈 수 있어야 한다. 하나의 실시예에 있어서, 구리 호일(20)은 먼저 격리층(18)으로 코팅되며, 그 조합이 이후 도 1a 구조의 상부 표면에 적층된다. 이어서 격리층(18)에 적절한 열 및 압력을 가함으로써 영구적으로 응고되고 그럼으로써 도 1a의 구조에 단단히 부착한다. 하나의 택일적인 실시예에 있어서, 격리층(18)은 일시적 경화 상태 또는 액체 상태에 있으며 먼저 도 1a 구조의 상부 표면 상에 적층된다. 이어서 구리 호일(20)이 격리층(18)의 상부 표면 상에 적층된다. 이후 적절한 열 및 압력을 가함으로써 격리층(18)은 영구적으로 응고되며, 그럼으로써 도 1a의 구조에 단단히 부착한다. 선택적으로, 격리층(18)은 유리 섬유로 보강될 수 있다. 또한 구리 호일(20)은 미세 피치의 범프(fine pitch bump) 또는 작은 범프(tiny bump)가 형성되어야 한다면 선택적으로 더 얇아질 수 있다.
이후 I/O 패드(12) 상부의 구리 호일(20)의 일부는 먼저 레이저 어블레이션(laser ablation) 또는 화학적 에칭에 의하여 제거되며 이후 I/O 패드(12) 상부의 격리층(18)의 일부가 레이저 어블레이션 또는 리소그래픽 수단에 의하여 제거된다. 그럼으로써 I/O 패드(12)의 아연층(또는 산화방지층(16)이 선택적인 에칭에 의하여 먼저 에칭되면 구리 I/O 패드(12))의 상부 표면을 노광하는 비아(22)가 도 1d에 도시된 바와 같이 형성된다. 반도체 디바이스 상의 구리 호일(20) 및 격리층(18)의 적층 중 반도체 디바이스는 분리가 없는 전체 반도체 웨이퍼 또는 절단 및 분리 이후의 반도체 웨이퍼의 일부가 될 수 있다.
먼저 언급한 바와 같이, I/O 패드(12)가 알루미늄으로 이루어지거나 또는 I/O 패드(12)가 알루미늄으로 이루어진 산화방지층(16)을 갖는다면, 아연층은 격리층(18) 및 구리 호일(20)의 적층 이전의 아연욕 공정에 의하여 I/O 패드(12) 또는 I/O 패드(12)의 알루미늄 산화방지층(16) 상에 코팅된다. 택일적인 실시예에 있어서, 아연층은 도 1d의 비아(22)가 상기 언급된 동일한 방법으로 형성된 이후 아연욕 공정에 의하여 I/O 패드(12) 또는 I/O 패드(12)의 알루미늄 산화방지층(16) 상에 코팅될 수 있다. I/O 패드(12)가 알루미늄 또는 다른 산화방지 물질로 이루어진 산화 방지층을 갖는 구리로 이루어진다면, 구리 I/O 패드(12)를 노광시키기 위하여 산화방지층을 선택적으로 에칭하는 것은 또한 도 1d의 비아(22)가 형성된 이후 수행될 수 있다.
이어서 얇은 금속층(24)이 구리 또는 니켈의 무전해 전착(electroless deposition)을 이용하여 적어도 비아(22) 내에 형성되어 얇은 금속층(24)이 도 1e에 도시된 바와 같이 아연층(또는 산화방지층(16)이 선택적으로 에칭된다면 구리 I/O 패드(2))의 상부 표면에 구리 호일(20)을 결합시킨다. 신뢰성을 증대하기 위하여 선택적으로 부가적인 금속층이 얇은 금속층(24)의 외부 표면 상에 전기도금(또는 무전해 전착)에 의하여 더 형성될 수 있다. 단순화를 위하여 도금된 금속층은 도시되지 않는다. 이후 도금 레지스트(26)가 포토 이미저블 필름(photo imageable film) 적층을 이용하여 코팅되며, 도 1a에 도시된 바와 같이 얇은 금속층(24)으로 코팅된 비아(22)를 노광하기 위하여 도금 오프닝(넘버링되지 않음)을 가진 구리 호일(20)의 상부 표면 상에 선택적으로 광 노출(light exposure)을 적용함으로써 패터닝된다. 따라서 구리 호일(20) 및 얇은 금속층(24)은 함께 도 1g에 도시된 바와 같이 I/O 패드(12) 상부의 비아(22) 내의 금속 범프(28)를 도금하도록 전류를 공동으로 전도할 수 있다. 금속 범프(28)의 재료는 금, 구리, 주석, 니켈, 솔더 및 그 조합으로 이루어지는 그룹으로부터 선택될 수 있으며 이는 얇은 금속층(24)에 양호한 부착 가능성을 가지며 조립시 양호한 용접성을 갖는다.
마지막으로 도 1h에 도시된 바와 같이 도금 레지스트(26)가 벗겨지며 레이저 또는 화학적 에칭을 이용하여 도금 레지스트(26) 아래의 구리 호일(20)의 일부가 또한 제거된다. 이후 금속 범프(28)는 조립 전에 금속 범프(28)가 산화되는 것을 방지하기 위하여 적어도 금속 범프(28)의 상부 표면(도면에서 금속 범프(28)는 전부 덮인다) 상에 코팅층(30)으로 더 선택적으로 덮일 수 있다. 금속 범프(28)의 재료에 따라 다양한 재료들이 코팅층(30)으로 이용될 수 있다. 예를 들어, 니켈 범프(28)인 경우 금으로 된 코팅층(30)이 이용될 수 있으며, 구리 범프(28)의 경우 코팅층(30)은 몇가지를 들자면 OSP(Organic Solerability Preservative), 무전해 니켈/금 도금(electroless nickel immersion gold), 침지 은(immersion silver) 또는 침지 주석(immersion tin)으로 이루어질 수 있다. 택일적인 실시예에 있어서, 코팅층(30)은 도금 레지스트(26)가 벗겨지기 전에 전기도금에 의하여 도 1g의 구조의 상부 표면 상에 형성된다.
이후 도금 레지스트(26) 및 도금 레지스트(26) 아래의 구리 호일(20)의 일부가 제거된다. 생성된 결과는 금속 범프(28)의 측면들에 코팅층(30)이 없다는 것을 제외하고 도 1h의 결과와 유사할 것이다. 그러므로 금속 범프(28)의 형성이 완료된다. 금속 범프(28)의 높이는 도금 레지스트(26)가 적절한 높이가 되도록 함으로써 조절될 수 있으며, 금속 범프(28)의 폭은 도금 레지스트(26) 상의 도금 오프닝의 구멍을 조절함으로써 결정된다.
택일적인 실시예에 있어서, 액체 상태의 격리층(18)이 구리 호일(20) 없이 홀로 도 1a의 구조에 도포된다. 이후 격리층(18)은 먼저 일시적 경화 상태로 응고되고 I/O 패드(12)의 아연층(또는 산화방지층(16)이 선택적으로 에칭된다면 구리 I/O 패드(12))을 노출시키는 비아(22)가 형성된다. 이후 구리 호일(20)은 일시적으로 경화된 격리층(18) 상에 적층된다. 이후 격리층(18)은 구리 호일(20)과 함께 영구적으로 응고된다. 이후 비아(22) 상부의 구리 호일(20)의 일부가 화학적 에칭 또는 레이저 어블레이션에 의하여 제거된 후 결과는 도 1d에 도시된 것과 동일하다. 상기한 것과 동일한 후속 단계들이 금속 범프(28)를 형성하기 위해 수행될 수 있다. 반도체 디바이스 상에 격리층(18)을 코팅하는 동안, 반도체 디바이스는 분리없는 전체 반도체 웨이퍼 또는 절단 및 분리 이후의 반도체 웨이퍼의 일부일 수 있다.
구리 호일(20)이 전혀 사용되지 않는 또 다른 택일적인 실시예에 있어서, 액체 상태 또는 일시적 경화 상태의 격리층(18)이 도 1a의 구조 상에 적층되고 영구적으로 홀로 응고된다. 이후 I/O 패드(12)의 아연층(또는 산화방지층(16)이 선택적으로 에칭된다면 구리 I/O 패드(12))을 노출시키는 비아(22)가 형성된다. 얇은 금속층(24)이 격리층(18)의 상부 표면 상에 및 스퍼터링 또는 무전해 전착에 의하여 비아(22) 내에 후속하여 형성된다. 얇은 금속층(24)은 이후 전기도금(또는 무전해 전착)에 의하여 더 양호한 전도성을 달성하도록 선택적으로 두꺼워지며 그 결과는 도 1e에 도시된 것과 유사할 것이다. 격리층(18) 상부의 두꺼워진 금속층(24)은 이전 실시예들에서 구리 호일(20)의 기능을 수행할 것이다. 상기한 것과 동일한 후속 단계들이 금속 범프(28)를 형성하기 위하여 수행될 수 있다. 이러한 실시예에 있어서, 무전해 전착에 대한 양호한 접착력을 갖는 ABF(Ajinomoto Build-ip Film)와 같은 격리층은 특히 리루팅(rerouting)이 범핑 공정에 요구되는 동안 더 양호한 신뢰성을 위해 바람직하다. 반도체 디바이스 상에서의 격리층(18)의 코팅 중 반도체 디바이스는 분리없는 전체 반도체 웨이퍼 또는 절단 및 분리 이후의 반도체 웨이퍼의 일부가 될 수 있다.
격리층(18)이 또한 구리 호일(20)이 없는 도 1a의 구조 상에 적층되고 홀로 영구히 응고되는 또 다른 택일적인 실시예에 있어서, 얇은 금속층(24)은 스퍼터링 또는 무전해 전착에 의하여 격리층(18)의 상부 표면 상에 형성된다. I/O 패드(12)의 아연층(또는 산화방지층(16)이 선택적으로 에칭된다면 구리 I/O 패드(12))을 노출시키는 비아(22)가 형성된다. 이어서 얇은 금속층(24)은 무전해 전착 또는 스퍼터링에 의하여 적어도 비아(22)를 덮도록 다시 형성된다. 얇은 금속층(24)은 전기도금(또는 무전해 전착)에 의하여 더 나은 전도성을 달성하도록 선택적으로 두꺼워지며 그 결과는 도 1e에 도시된 것과 유사할 것이다. 격리층(18) 상부의 두꺼워진 금속층(24)은 이전 실시예들에서의 구리 호일(20)의 기능을 수행할 것이다. 상기한 것과 동일한 후속 단계들이 금속 범프(28)를 형성하기 위해 수행될 수 있다. 반도체 디바이스 상에 격리층(18)을 코팅하는 동안 반도체 디바이스는 분리없는 전체 반도체 웨이퍼 또는 절단 및 분리 이후의 반도체 웨이퍼의 일부가 될 수 있다.
I/O 패드(12)의 아연층(또는 산화방지층(16)이 선택적으로 에칭된다면 구리 I/O 패드(12))을 정확히 노출시키도록 비아(22)를 형성하기 위하여 I/O 패드(12)의 위치 좌표들은 먼저 결정되어야 한다. 이를 달성하기 위하여 기준 마크들(fiducial marks)이 미리 반도체 디바이스의 저면 상에 준비될 수 있다. 이후 기준 마크들의 좌표들 및 I/O 패드(12)에 대한 그 위치적 관계를 검사함으로써 I/O 패드(12)의 정확한 위치 좌표들이 결정될 수 있다. 택일적인 접근은 I/O 패드(12)의 정확한 위치 좌표들을 직접 결정하기 위하여 도 1c의 구리 호일(20)을 관통하는 X 레이 장치를 이용하는 것이다. 또 다른 택일적인 접근은 구리 호일(20)의 일부를 제거한 이후 반도체 디바이스 상의 기준 마크들을 검출하기 위해 카메라를 이용하는 것이며 이후 I/O 패드(12)의 위치 좌표들을 계산하는 것이다.
범프 리루팅은 때로 I/O 패드들의 원래 위치들 상의 금속 범프들이 다음의 조립 공정에서 솔더링을 위해 적합하지 않으며 종래의 UBM 공정은 범프들을 이후의 솔더링을 위해 적절한 위치로 재배열할 수 있기 때문에 요청된다. 본 발명은 도 2에 도시된 범프 리루팅을 달성하기 위하여 값비싼 UBM 공정을 생략하기 때문에 리루팅된 범프들(28A) 및 비아들(22) 측면의 루팅(routing) 트레이스들(42)은 적절한 위치들에 형성되어야 한다. 도 3a 내지 3d는 범프 리루팅을 달성하기 위하여 본 발명의 방법을 확장하는 추가적인 단계들을 도시한다.
도 3a는 도 1a 내지 1f에 의해 도시된 단계들에 따라 형성되는 구조를 도시한다. 그러나 도 3a의 구조는 도금 레지스트(26)가 비아(22) 뿐만 아니라 리루팅된 금속 범프(28A)의 지정된 위치와 금속 범프(28A)의 지정된 위치 및 비아(22)를 결 합하는 측면의 루팅 트레이스(42)를 노광하기 위해 도금 오프닝(40)을 갖는다는 점에서 도 1f의 구조와 다르다. 리루팅된 금속 범프(28A)의 기계적 강도를 증강하기 위하여 리루팅된 금속 범프(28A)의 지정된 위치 아래의 비아(22)에 수반되는 블라인드홀(60)을 어블레이팅하는 것이 권장된다. 얇은 금속층(24)은 또한 도금 레지스트(26)가 라미네이트되기 전 뿐만 아니라 리루팅된 금속 범프(28A) 아래의 블라인드홀(60)로 또한 증착된다. 택일적으로 전도성 페이스트가 블라인드홀(60)에 충진되어 얇은 금속층(24)의 증착을 대치하도록 응고될 수 있다.
이후 도 3b에 도시된 바와 같이 구리 또는 다른 적당한 금속이 루팅 트레이스(42)를 형성하도록 설계된 두께에 도달할 때까지 도금된다. 이어서 도 3c에 도시된 바와 같이 제2 도금 레지스트(26A)가 도금 레지스트(26)의 상부 표면 및 리루팅된 금속 범프(28A)의 지정된 위치(즉, 블라인드홀(60) 상부)에 오프닝(40A)을 가진 루팅 트레이스(42) 위에만 형성되며, 구리, 니켈, 솔더, 주석, 금 또는 그 조합과 같은 적당한 금속이 리루팅된 금속 범프(28A)가 지정된 두께를 가지고 지정된 위치에 형성될 때까지 도금된다. 마지막으로 도 3d에 도시된 바와 같이 도금 레지스트들(26, 26A)이 제거되고 도금 레지스트(26) 아래의 구리 호일(20)의 일부가 화학적 에칭 또는 레이저 어블레이션에 의하여 에칭되어 리루팅된 금속 범프(28A) 및 결합 트레이스(42)가 완성된다. 선택적으로 솔더 마스크가 이어서 보호를 위하여 비아(22) 및 루팅 트레이스(42)를 덮도록 적용될 것이다.
택일적인 실시예에 있어서, 도금 레지스트(26)는 비아(22), 리루팅된 금속 범프(28A)의 지정 위치, 비아(22) 및 지정 위치를 결합하는 루팅 트레이스(42) 및 도금망(즉, 리루팅된 금속 범프(28A), 비아(22) 및 루팅 트레이스(42)를 포함하는 망)을 도 2에 도시된 반도체 웨이퍼의 도금 전극(50)에 결합하는 하나 이상의 도금바들(52)을 노광하기 위하여 도금 오프닝을 갖는다. 이후 구리 또는 다른 적당한 금속이 루팅 트레이스(42) 및 도금바(52)를 형성하기 위하여 설계된 두께로 도금된다. 도금 레지스트(26)는 먼저 벗겨지며 도금 레지스트(26) 아래의 구리 호일(20)의 일부는 레이저 어블레이션 또는 화학적 에칭에 의하여 에칭된다. 이후 선택적인 솔더 마스크가 리루팅된 금속 범프(28A)의 지정된 위치 상에 오프닝을 갖고 반도체 다이(10) 상에 적용된다. 이어서. 제2 도금 레지스트(26A)가 리루팅된 금속 범프(28A)의 지정 위치 상에 오프닝을 갖고 솔더 마스크 상에 라미네이트된다. 구리, 니켈, 솔더, 주석, 금 또는 그 조합과 같은 적절한 금속이 리루팅된 금속 범프(28A)가 설계된 두께를 갖고 지정된 위치에 형성될 때까지 전류를 전도하기 위해 도금바(52)를 이용하여 도금된다. 마지막으로 제2 도금 레지스트(26A)가 벗겨지고 도금바(52)가 에칭된다. 이후 리루팅된 금속 범프(28A)가 완성된다. 이러한 단계들은 이전의 실시예들과 아주 유사하며 그러므로 추가적인 도면은 제공되지 않음을 주지하라.
때때로, 리루팅이 상기한 트레이스의 단일층으로 달성하기 어렵다면, 복수의 트레이스층들이 어느 중간점(들)에서 종료되는 하부층(들) 상에 루팅 트레이스(들)를 갖고 사용될 수 있다. 하나의 실시예가 다음과 같이 기술되며 도 4a 내지 4d에 도시된다. 단계 1A 내지 1F에 따르면, 얇은 금속층(24)이 비아 내에 코팅된 이후 도금 레지스트(26)가 도 4a에 도시된 바와 같이 비아(22), 중간 위치, 비아(22)와 중간 위치를 결합하는 측면 루팅 트레이스(42)를 노광하기 위해 오프닝을 갖고 구리 호일(20) 상에 라미네이트된다. 도 4b에 도시된 바와 같이 루팅 트레이스(42)를 형성하기 위하여 구리 또는 다른 적당한 금속이 설계된 두께가 달성될 때까지 도금된다. 이후 도금 레지스트(26)가 벗겨지고 도금 레지스트(26) 아래의 구리 호일(20)의 일부가 레이저 어블레이션 또는 화학적 에칭에 의하여 에칭된다. 이후 제2 격리층(68) 및 제2 구리 호일(70)이 도 4c에 도시된 바와 같이 반도체 다이(10) 상에 라미네이트되고 영구히 응고된다. 상기한 제2 격리층(68) 및 제2 구리 호일(70)을 라미네이팅하는 다양한 접근들이 또한 여기서 적용될 수 있으며 그 상세한 설명은 단순화를 위하여 여기서 생략됨을 주지하라. 중간 위치 상부의 제2 구리 호일(70) 및 제2 격리층(68)의 일부는 도 4d에 도시된 바와 같이 중간 위치를 노출시키는 제2 비아(72)를 형성하기 위하여 상기한 유사한 방법들에 의하여 제거된다. 또 다시 리루팅된 금속 범프(28A)의 기계적 강도를 증가시키기 위하여 리루팅된 금속 범프(28A)의 지정된 위치 아래의 제2 비아(72)에 수반되는 블라인드홀(74)을 어블레이팅하는 것이 권장된다. 이후 얇은 금속층(76)은 리루팅된 금속 범프(28A) 및 제2 비아(72) 아래의 블라인드홀(74)로 증착된다. 택일적으로 전도성 페이스트가 블라인드홀(74)로 플러그되어 얇은 금속층(74)의 증착을 대치하도록 응고될 수 있다.
도 4d에 도시된 구조와 도 3a에 도시된 구조 사이의 유사성은 아주 직접적이다(straigth forward). 그러므로 도 3a 내지 도 3d에 기재된 동일한 단계들은 제2 트레이스층(78)과 제2 트레이스층(78)에 의하여 중간 위치에서 제2 비아(72)에 결 합된 리루팅된 금속 범프(28A)를 형성하기 위하여 수행된다. 그 결과는 도 4e에 도시된다. 전술한 공정들은 실제로 더 많은 중간 위치들 및 더 많은 루팅 트레이스층들을 리루팅하기 위해 반복될 수 있다.
본 발명의 가장 중요한 이점들은 다음과 같다. 먼저 금, 은, 팔라듐, 구리, 주석, 솔더, 니켈 등의 고도의 전도성 금속 물질들 또는 이들 고도의 전도성 금속 물질들의 조합의 커다란 집합으로부터 선택된 요소가 무전해 전착 및 전기 도금을 통해 금속 범프(28)를 형성하기 위해 사용될 수 있다. 둘째로, 반도체 다이(10)에 대한 금속 범프(28)의 본딩은 격리층(18)에 의하여 제공되는 부가적인 접착에 의하여 증강되고 그럼으로써 금속 범프(28) 및 반도체 다이(10) 사이의 우수한 본딩을 달성한다. 셋째로, 값비싼 UBM 공정이 UBM 대신 구리 호일(20)이 금속 범프들의 형성 중 전기도금 결합으로서 기능하며 금속 범프(28) 상에 코팅된 선택된 배리어층이 구리가 I/O 패드로 사용된다면 구리 트레이스가 용해되는 것을 방지할 수 있기 때문에 생략될 수 있으며, 그럼으로써 생산 비용이 현저히 감소된다.
본 발명은 바람직한 실시예들을 참조하여 설명되었으나 본 발명은 상기한 기재사항들로 제한되는 것은 아니다. 다양한 대치와 수정들이 상기한 설명에 제안되었으며 다른 것들이 본 기술의 당업자들에 일어날 것이다. 그러므로, 모든 이러한 대치와 수정들은 첨부된 청구항에 정의된 발명의 범위 내에 포함되도록 의도된다.
도 1a 내지 1h는 본 발명의 일 실시예에 따라 I/O 패드 상에 금속 범프를 형성하는 단계들의 결과를 나타낸다.
도 2는 리루팅된 금속 범프들 및 도금망을 갖는 반도체 웨이퍼의 반도체 다이를 도시하는 개략적인 상면도이다.
도 3a 내지 3d는 범프 리루팅을 달성하기 위하여 도 1a 내지 1h의 방법을 확장하는 부가적인 단계들을 도시한다.
도 4a 내지 4e는 두개의 트레이스 층을 통해 범프 리루팅을 달성하기 위한 단계들을 도시한다.

Claims (84)

  1. 반도체 디바이스의 활성면 상에 격리층 및 구리 호일을 이 순서로 배치하는 단계;
    상기 I/O 패드 상부의 상기 격리층 및 상기 구리 호일에 비아를 형성하는 단계;
    적어도 상기 비아 내에 상기 구리 호일 및 상기 I/O 패드에 결합된 얇은 금속층을 형성하는 단계;
    상기 구리 호일의 상부 표면 상에 상기 얇은 금속층으로 코팅된 상기 비아를 적어도 노광시키는 제1 오프닝을 갖는 제1 도금 레지스트를 형성하는 단계; 및
    적절한 두께가 달성될 때까지 상기 제1 오프닝 내에 금속 재료를 도금하는 단계를 포함하는 반도체 디바이스의 활성면 상의 I/O 패드 상에 금속 범프를 형성하는 방법.
  2. 청구항 1에 있어서, 상기 I/O 패드가 알루미늄으로 이루어지거나 또는 상기 I/O 패드가 알루미늄으로 된 산화방지층을 갖는다면, 상기 격리층 및 상기 구리 호일을 배치하기 전에 상기 알루미늄 I/O 패드 또는 상기 알루미늄 산화방지층의 상부 표면 상에 아연층을 형성하는 단계를 더 포함하는 방법.
  3. 청구항 1에 있어서, 상기 I/O 패드가 알루미늄으로 이루어지거나 또는 상기 I/O 패드가 상기 알루미늄 산화방지층을 갖는다면, 상기 비아가 형성된 이후 상기 알루미늄 I/O 패드 또는 상기 알루미늄 산화방지층의 상부 표면 상에 아연층을 형성하는 단계를 더 포함하는 방법.
  4. 청구항 1에 있어서, 상기 I/O 패드가 구리로 이루어지고 상기 I/O 패드가 산화방지층을 갖는다면, 상기 격리층 및 상기 구리 호일을 배치하기 전에 상기 산화방지층을 제거하는 단계를 더 포함하는 방법.
  5. 청구항 1에 있어서, 상기 I/O 패드가 구리로 이루어지고 상기 I/O 패드가 산화방지층을 갖는다면, 상기 비아가 형성된 이후 상기 산화방지층을 제거하는 단계를 더 포함하는 방법.
  6. 청구항 1에 있어서, 상기 격리층은 일시적 경화 상태 및 액체 상태 중 하나이며; 상기 구리 호일은 먼저 상기 격리층으로 코팅되며; 상기 구리 호일 및 상기 격리층은 상기 활성면 상에 함께 적층되며; 상기 격리층은 영구적으로 응고되며; 및 상기 비아는 상기 I/O 패드 상부의 상기 격리층 및 상기 구리 호일의 일부를 제거함으로써 형성되는 방법.
  7. 청구항 1에 있어서, 상기 격리층은 일시적 경화 상태 및 액체 상태 중 하나이며; 상기 격리층은 먼저 상기 활성면 상에 적층되며; 이후 상기 구리 호일은 상 기 격리층의 상부 표면 상에 적층되며; 이후 상기 격리층은 영구적으로 응고되며; 및 상기 비아는 이후 상기 I/O 패드 상부의 상기 격리층 및 상기 구리 호일의 일부를 제거함으로써 형성되는 방법.
  8. 청구항 1에 있어서, 상기 격리층은 액체 상태이며 먼저 상기 활성면에 도포되며; 상기 격리층은 일시적 경화 상태로 응고되며; 상기 비아는 상기 I/O 패드 상부의 상기 격리층의 일부를 제거함으로써 형성되며; 상기 구리 호일은 이후 상기 격리층의 상부 표면 상에 적층되며; 상기 격리층은 영구적으로 응고되며; 및 상기 비아 상부의 상기 구리 호일의 일부는 제거되는 방법.
  9. 청구항 1에 있어서, 미세 피치의 금속 범프가 요구된다면 상기 구리 호일을 얇게 하는 단계를 더 포함하는 방법.
  10. 청구항 1에 있어서, 상기 얇은 금속층은 구리 및 니켈 중 하나로 이루어지는 방법.
  11. 청구항 1에 있어서, 상기 제1 도금 레지스트를 형성하기 전에 상기 얇은 금속층의 외부 표면 상에 부가적인 금속층을 형성하는 단계를 더 포함하는 방법.
  12. 청구항 1에 있어서, 상기 금속 재료는 금, 구리, 주석, 니켈, 솔더 및 그 조 합 중 하나인 방법.
  13. 청구항 1에 있어서,
    상기 제1 도금 레지스트 및 상기 제1 도금 레지스트 아래의 상기 구리 호일의 일부를 제거하는 단계; 및
    적어도 상기 금속 재료의 상부 표면 상에 산화방지를 위한 코팅층을 형성하는 단계를 더 포함하는 방법.
  14. 청구항 1에 있어서,
    상기 금속 재료의 상부 표면 상에 산화방지를 위한 코팅층을 형성하는 단계; 및
    상기 제1 도금 레지스트 및 상기 제1 도금 레지스트 아래의 상기 구리 호일의 일부를 제거하는 단계를 더 포함하는 방법.
  15. 청구항 1에 있어서, 상기 제1 오프닝은 상기 금속 범프의 리루팅된 위치 및 중간 위치와 상기 비아에 상기 리루팅된 위치 또는 중간 위치를 결합하는 루팅 트레이스 중 하나를 더 노광하는 방법.
  16. 청구항 15에 있어서,
    상기 얇은 금속층을 형성하기 전에 상기 리루팅된 위치에서 상기 격리층에 블라인드홀을 형성하는 단계를 더 포함하며,
    상기 얇은 금속층은 상기 블라인드홀을 더 덮는 방법.
  17. 청구항 15에 있어서, 상기 얇은 금속층을 형성하기 전에 상기 리루팅된 위치에서 상기 격리층 내에 블라인드홀을 형성하는 단계; 및
    상기 제1 도금 레지스트를 형성하기 전에 전도성 페이스트로 상기 블라인드홀을 충진하는 단계를 더 포함하는 방법.
  18. 청구항 15에 있어서,
    상기 제1 도금 레지스트 및 상기 루팅 트레이스의 상부 표면 상에 상기 리루팅된 위치를 노광하는 제2 오프닝을 갖는 제2 도금 레지스트를 형성하는 단계;
    적절한 두께가 달성될 때까지 상기 제2 오프닝에 제2 금속 재료를 도금하는 단계; 및
    상기 제1 및 제2 도금 레지스트와 기 제1 도금 레지스트 아래의 상기 구리 호일의 일부를 제거함으로써 상기 금속 범프를 형성하는 단계를 더 포함하는 방법.
  19. 청구항 18에 있어서, 제2 금속 재료는 금, 구리, 주석, 니켈, 솔더 및 그 조합 중 하나인 방법.
  20. 청구항 18에 있어서, 상기 제1 및 제2 도금 레지스트와 상기 구리 호일을 제 거한 이후 상기 루팅 트레이스 및 상기 비아를 커버하도록 솔더 마스크를 적용하는 단계를 더 포함하는 방법.
  21. 청구항 1에 있어서, 상기 제1 오프닝은 상기 금속 범프의 리루팅된 위치, 상기 리루팅된 위치 및 상기 비아를 결합하는 루팅 트레이스와 적어도 상기 비아, 상기 루팅 트레이스 및 상기 리루팅된 금속 범프를 포함하는 도금망(plating net)에 상기 반도체 디바이스의 도금 전극을 결합하는 도금바를 더 노광시키며; 상기 금속 재료의 도금은 상기 루팅 트레이스 및 상기 도금바를 형성하는 방법.
  22. 청구항 21에 있어서,
    상기 제1 도금 레지스트와 상기 제1 도금 레지스트 아래의 상기 구리 호일의 일부를 제거하는 단계;
    상기 리루팅된 위치, 상기 도금바의 일부 및 상기 도금 전극을 노광시키기 위해 솔더 마스크를 적용하는 단계;
    상기 리루팅된 위치 및 상기 도금 전극을 노광시키는 제2 오프닝을 갖는 제2 도금 레지스트를 상기 솔더 마스크 상에 형성하는 단계;
    적절한 두께가 달성될 때까지 상기 제2 오프닝에 제2 금속 재료를 도금함으로써 상기 금속 범프를 형성하는 단계; 및
    상기 제2 도금 레지스트 및 상기 도금바를 제거하는 단계를 더 포함하는 방법.
  23. 청구항 22에 있어서, 상기 제2 금속 재료는 금, 구리, 주석, 니켈, 솔더 및 그 조합 중 하나인 방법.
  24. 청구항 15에 있어서,
    상기 제1 도금 레지스트와 상기 제1 도금 레지스트 아래의 상기 구리 호일의 일부를 제거하는 단계;
    상기 중간 위치에 제2 비아를 갖는 제2 격리층 및 제2 구리 호일을 이 순서로 상기 반도체 디바이스의 활성면 상에 배치하는 단계;
    적어도 상기 제2 비아 내에 제2 얇은 금속층을 형성하는 단계;
    상기 제2 구리 호일의 상부 표면 상에 상기 제2 얇은 금속층으로 코팅된 상기 제2 비아, 상기 금속 범프의 상기 리루팅된 위치 및 상기 리루팅된 위치를 상기 제2 비아에 결합시키는 제2 루팅 트레이스를 노광시키는 제2 오프닝을 갖는 제2 도금 레지스트를 형성하는 단계;
    적절한 두께가 달성될 때까지 상기 제2 오프닝에 제2 금속 재료를 도금함으로써 상기 제2 루팅 트레이스를 형성하는 단계;
    상기 제2 도금 레지스트 및 상기 제2 루팅 트레이스의 상부 표면 상에 상기 리루팅된 위치를 노광시키는 제3 오프닝을 갖는 제3 도금 레지스트를 형성하는 단계;
    적절한 두께가 달성될 때까지 상기 제3 오프닝에 제3 금속 재료를 도금하는 단계; 및
    상기 제2 및 제3 도금 레지스트 및 상기 제2 도금 레지스트 아래의 상기 제2 구리 호일의 일부를 제거함으로써 상기 금속 범프를 형성하는 단계를 더 포함하는 방법.
  25. 청구항 24에 있어서, 상기 제2 얇은 금속층을 형성하는 단계 이전에 상기 리루팅된 위치에서 상기 제2 격리층 및 상기 제2 구리 호일 내에 블라인드 홀을 형성하는 단계를 더 포함하며,
    상기 제2 얇은 금속층은 상기 블라인드홀을 더 커버하는 방법.
  26. 청구항 24에 있어서, 상기 제2 얇은 금속층을 형성하기 전에 상기 리루팅된 위치에서 상기 격리층 및 상기 제2 구리 호일 내에 블라인드홀을 형성하는 단계; 및
    상기 제2 도금 레지스트를 형성하기 전에 전도성 페이스트로 상기 블라인드홀을 충진하는 단계를 더 포함하는 방법.
  27. 청구항 24에 있어서, 상기 제2 및 제3 금속 재료들은 금, 구리, 주석, 니켈, 솔더 및 그 조합 중 하나인 방법.
  28. 청구항 1에 있어서, 상기 반도체 디바이스는 반도체 웨이퍼 및 분리 이후의 반도체 웨이퍼의 일부 중 하나인 방법.
  29. 반도체 디바이스의 활성면 상에 격리층을 배치하는 단계;
    상기 I/O 패드 상부의 상기 격리층 내에 비아를 형성하는 단계;
    상기 상기 격리층의 상부 표면 상에 및 상기 I/O 패드를 결합하는 상기 비아 내에 얇은 금속층을 형성하는 단계;
    상기 격리층 상부의 상기 얇은 금속층의 상부 표면 상에 적어도 상기 얇은 금속층으로 코팅된 상기 비아를 노광시키는 제1 오프닝을 갖는 제1 도금 레지스트를 형성하는 단계; 및
    적절한 두께에 도달할 때까지 상기 제1 오프닝에 금속 재료를 도금하는 단계를 포함하는 반도체 디바이스의 활성면 상의 I/O 패드 상에 금속 범프를 형성하는 방법.
  30. 청구항 29에 있어서, 상기 I/O 패드가 알루미늄 또는 상기 I/O 패드가 알루미늄으로 된 산화방지층을 갖는다면, 상기 격리층을 배치하기 전에 상기 알루미늄 I/O 패드 또는 상기 알루미늄 산화방지층의 상부 표면 상에 아연층을 형성하는 단계를 더 포함하는 방법.
  31. 청구항 29에 있어서, 상기 I/O 패드가 알루미늄으로 이루어지거나 또는 상기 I/O 패드가 알루미늄으로 된 산화방지층을 갖는다면, 상기 비아가 형성된 이후 상 기 알루미늄 I/O 패드 또는 상기 알루미늄 산화방지층의 상부 표면 상에 아연층을 형성하는 단계를 더 포함하는 방법.
  32. 청구항 29에 있어서, 상기 I/O 패드가 구리로 이루어지고 상기 I/O 패드가 산화방지층을 갖는다면, 상기 격리층을 배치하기 전에 상기 산화방지층을 제거하는 단계를 더 포함하는 방법.
  33. 청구항 29에 있어서, 상기 I/O 패드가 구리로 이루어지고 상기 I/O 패드가 산화방지층을 갖는다면, 상기 비아가 형성된 이후 상기 산화방지층을 제거하는 단계를 더 포함하는 방법.
  34. 청구항 29에 있어서, 상기 격리층은 일시적 경화 상태 및 액체 상태 중 하나이며 먼저 상기 활성면 상에 적층되며; 상기 격리층은 영구적으로 응고되며; 상기 비아는 이후 상기 I/O 패드 상부의 상기 격리층의 일부를 제거함으로써 형성되며; 및 상기 얇은 금속층은 상기 격리층의 상부 표면 상에 및 상기 비아 내에 형성되는 방법.
  35. 청구항 29에 있어서, 상기 격리층은 액체 상태 또는 일시적 경화 상태이며, 먼저 상기 활성면 상에 적층되며; 상기 격리층은 영구적으로 응고되며; 상기 얇은 금속층은 이후 상기 격리층의 상기 상부 표면 상에 형성되며; 상기 비아는 이후 상 기 격리층의 일부 및 상기 I/O 패드 상부의 상기 얇은 금속층을 제거함으로써 형성되며; 및 상기 얇은 금속층은 상기 비아 내에 다시 형성되는 방법.
  36. 청구항 29에 있어서, 상기 제1 도금 레지스트를 형성하기 전에 상기 얇은 금속층을 두껍게 하는 단계를 더 포함하는 방법.
  37. 청구항 29에 있어서, 상기 얇은 금속층은 구리 및 니켈 중 하나로 이루어지는 방법.
  38. 청구항 29에 있어서, 상기 금속 재료는 금, 구리, 주석, 니켈, 솔더 및 그 조합 중 하나인 방법.
  39. 청구항 29에 있어서,
    상기 제1 도금 레지스트 및 상기 제1 도금 레지스트 아래의 상기 얇은 금속층의 일부를 제거하는 단계; 및
    적어도 상기 금속 범프의 상부 표면 상에 산화방지를 위한 코팅층을 형성하는 단계를 더 포함하는 방법.
  40. 청구항 29에 있어서,
    상기 금속 범프의 상부 표면 상에 산화방지를 위한 코팅층을 형성하는 단계; 및
    상기 제1 도금 레지스트 및 상기 제1 도금 레지스트 아래의 상기 얇은 금속층의 일부를 제거하는 단계를 더 포함하는 방법.
  41. 청구항 29에 있어서, 상기 제1 오프닝은 상기 금속 범프의 리루팅된 위치 및 중간 위치, 상기 비아에 상기 리루팅된 위치 또는 중간 위치를 결합시키는 루팅 트레이스 중 하나를 더 노광시키며; 상기 금속 재료의 도금은 상기 루팅 트레이스를 형성하는 방법.
  42. 청구항 41에 있어서, 상기 제1 도금 레지스트를 형성하기 전에 상기 리루팅된 위치에서 상기 격리층 내에 블라인드홀을 형성하는 단계를 더 포함하며;
    상기 얇은 금속층은 또한 상기 블라인드홀을 또한 커버하는 방법.
  43. 청구항 41에 있어서,
    상기 제1 도금 레지스트를 형성하기 전에 상기 리루팅된 위치에서 상기 격리층 내에 블라인드홀을 형성하는 단계; 및
    상기 제1 도금 레지스트를 형성하기 전에 전도성 페이스트로 상기 블라인드홀을 충진하는 단계를 더 포함하는 방법.
  44. 청구항 41에 있어서,
    상기 제1 도금 레지스트 및 상기 루팅 트레이스의 상부 표면 상에 상기 리루팅된 위치를 노출시키는 제2 오프닝을 갖는 제2 도금 레지스트를 형성하는 단계;
    적절한 두께에 달성될 때까지 상기 제2 오프닝 내에 제2 금속 재료를 도금하는 단계; 및
    상기 제1 및 제2 도금 레지스트 및 상기 제1 도금 레지스트 아래의 상기 얇은 금속층의 일부를 제거함으로써 상기 금속 범프를 형성하는 단계를 더 포함하는 방법.
  45. 청구항 44에 있어서, 상기 제2 금속 재료는 금, 구리, 주석, 니켈, 솔더 및 그 조합 중 하나인 방법.
  46. 청구항 44에 있어서, 상기 제1 및 제2 도금 레지스트를 제거한 이후 상기 루팅 트레이스 및 상기 비아를 커버하도록 솔더 마스크를 적용하는 단계를 더 포함하는 방법.
  47. 청구항 29에 있어서, 상기 제1 오프닝은 상기 금속 범프의 리루팅된 위치, 상기 리루팅된 위치 및 상기 비아를 결합하는 루팅 트레이스와 적어도 상기 비아, 상기 루팅 트레이스 및 상기 금속 범프를 포함하는 도금망에 상기 반도체 디바이스의 도금 전극을 결합하는 도금바를 더 노광시키며; 상기 금속 재료의 도금은 상기 루팅 트레이스 및 상기 도금바를 형성하는 방법.
  48. 청구항 47에 있어서, 상기 제1 도금 레지스트 및 상기 제1 도금 레지스트 아래의 상기 얇은 금속층의 일부를 제거하는 단계;
    상기 리루팅된 위치, 상기 도금바의 일부 및 상기 도금 금속을 노광시키도록 솔더 마스크를 적용하는 단계;
    상기 솔더 마스크 상에 상기 리루팅된 위치 및 상기 도금 전극을 노광시키는 제2 오프닝을 포함하는 제2 도금 레지스트를 형성하는 단계;
    적절한 두께에 도달할 때까지 상기 제2 오프닝 내에 제2 금속 재료를 도금함으로써 상기 금속 범프를 형성하는 단계; 및
    상기 제2 도금 레지스트 및 상기 도금바를 제거하는 단게를 더 포함하는 방법.
  49. 청구항 48에 있어서, 상기 제2 금속 재료는 금, 구리, 주석, 니켈, 솔더 및 그 조합 중 하나인 방법.
  50. 청구항 47에 있어서,
    상기 반도체 디바이스의 상기 활성면 상에 상기 중간 위치에 제2 비아를 갖는 제2 격리층 및 제2 얇은 금속층을 이 순서로 배치하는 단계;
    적어도 상기 제2 비아 내에 제2 얇은 금속층을 형성하는 단계;
    상기 제2 얇은 금속층의 상부 표면 상에 상기 얇은 금속층으로 코팅된 상기 제2 비아, 상기 금속 범프의 상기 리루팅된 위치 및 상기 제2 비아에 상기 리루팅된 위치를 결합하는 제2 루팅 트레이스를 노광시키는 제2 오프닝을 갖는 제2 도금 레지스트를 형성하는 단계;
    적절한 두께에 도달할 때까지 상기 제2 오프닝 내에 금속 재료를 도금함으로써 상기 제2 루팅 트레이스를 형성하는 단계;
    상기 제2 도금 레지스트 및 상기 제2 루팅 트레이스의 상부 표면 상에 상기 리루팅된 위치를 노출시키는 제3 오프닝을 갖는 제3 도금 레지스트를 형성하는 단계;
    적절한 두께에 도달할 때까지 상기 제3 오프닝 내에 제3 금속 재료를 도금하는 단계; 및
    상기 제2 및 제3 도금 레지스트 및 상기 제2 도금 레지스트 아래의 상기 제2 얇은 금속층의 일부를 제거함으로써 상기 금속 범프를 형성하는 단계를 더 포함하는 방법.
  51. 청구항 50에 있어서, 상기 제2 얇은 금속층을 형성하기 전에 상기 리루팅된 위치에서 상기 제2 격리층 및 상기 제2 얇은 금속층 내에 블라인드홀을 형성하는 단계를 더 포함하며;
    상기 제2 얇은 금속층은 상기 블라인드홀을 더 커버하는 방법.
  52. 청구항 50에 있어서, 상기 제2 얇은 금속층을 형성하기 전에 상기 리루팅된 위치에서 상기 제2 격리층 및 상기 제2 얇은 금속층 내에 블라인드홀을 형성하는 단계; 및
    상기 제2 도금 레지스트를 형성하기 전에 전도성 페이스트로 상기 블라인드홀을 충진하는 단계를 더 포함하는 방법.
  53. 청구항 50에 있어서, 상기 제3 금속 재료는 금, 구리, 주석, 니켈, 솔더 및 그 조합 중 하나인 방법.
  54. 청구항 29에 있어서, 상기 반도체 디바이스는 반도체 웨이퍼 및 분리 이후의 반도체 웨이퍼의 일부 중 하나인 방법.
  55. 상기 I/O 패드 상부에 비아를 가지며 상기 반도체 다이의 활성면 상에 순서적으로 배열된 격리층 및 구리 호일;
    적어도 상기 비아 내에 상기 구리 호일 및 상기 I/O 패드에 결합된 얇은 금속층; 및
    상기 비아 내에 충진되고 적절한 두께를 위하여 상기 구리 호일 및 상기 격리층 상부에 수직으로 연장된 금속 재료를 포함하는 반도체 다이의 활성면의 I/O 패드 상의 금속 범프 구조.
  56. 청구항 55에 있어서, 상기 I/O 패드가 알루미늄으로 이루어지거나 또는 상기 I/O 패드가 알루미늄으로 된 산화방지층을 갖는다면, 상기 알루미늄 I/O 패드 또는 상기 알루미늄 산화방지층의 상부 표면 상에 아연층을 더 포함하는 금속 범프 구조.
  57. 청구항 55에 있어서, 상기 격리층은 상기 활성면에 적용되기 전에 일시적 경화 상태 및 액체 상태 중 하나인 금속 범프 구조.
  58. 청구항 55에 있어서, 상기 얇은 금속층은 구리 및 니켈 중 하나로 이루어지는 금속 범프 구조.
  59. 청구항 55에 있어서, 상기 금속 재료는 금, 구리, 주석, 니켈, 솔더 및 그 조합 중 하나인 금속 범프 구조.
  60. 청구항 55에 있어서, 적어도 상기 금속 재료의 상부 표면 상에 산화방지를 위한 코팅층을 더 포함하는 금속 범프 구조.
  61. 청구항 55에 있어서, 상기 금속 재료는 상기 비아로부터 금속 범프의 리루팅된 위치 및 중간 위치 중 하나로 상기 구리 호일 및 상기 격리층 상부에서 측면 연장하는 금속 범프 구조.
  62. 청구항 61에 있어서, 상기 구리 호일 및 상기 격리층은 상기 리루팅된 위치에서 상기 얇은 금속층으로 덮여진 블라인드홀을 구비하는 금속 범프 구조.
  63. 청구항 61에 있어서, 상기 구리 호일 및 상기 격리층은 상기 리루팅된 위치에서 전도성 페이스트로 충진된 블라인드홀을 구비하는 금속 범프 구조.
  64. 청구항 61에 있어서, 적절한 두께를 위하여 상기 리루팅된 위치에서 상기 금속 재료의 상부 표면 상에 제2 금속 재료을 더 포함하는 금속 범프 구조.
  65. 청구항 64에 있어서, 상기 제2 금속 재료는 금, 구리, 주석, 니켈, 솔더 및 그 조합 중 하나인 금속 범프 구조.
  66. 청구항 61에 있어서, 상기 반도체 다이의 상기 활성면 상에 상기 중간 위치에 제2 비아를 갖고 순서적으로 배열된 제2 격리층 및 제2 구리 호일;
    적어도 상기 제2 비아 내의 제2 얇은 금속층;
    상기 제2 비아로부터 상기 금속 범프의 상기 리루팅된 위치로 측면 연장하는 상기 제2 구리 호일 및 상기 제2 격리층 상부의 제2 금속 재료; 및
    적절한 두께를 위하여 상기 리루팅된 위치에서 상기 제2 금속 재료의 상부 표면 상에 제3 금속 재료를 더 포함하는 금속 범프 구조.
  67. 청구항 66에 있어서, 상기 제2 격리층 및 상기 제2 구리 호일은 상기 제2 얇은 금속층으로 커버되며 상기 리루팅된 위치에서 상기 제2 금속 재료로 충진된 블라인드홀을 구비하는 금속 범프 구조.
  68. 청구항 66에 있어서, 상기 제2 격리층 및 상기 제2 구리 호일은 상기 리루팅된 위치에서 전도성 페이스트로 충진된 블라인드홀을 구비하는 금속 범프 구조.
  69. 청구항 66에 있어서, 상기 제2 및 제3 금속 재료들은 금, 구리, 주석, 니켈, 솔더 및 그 조합 중 하나인 금속 범프 구조.
  70. 반도체 다이의 활성면 상에서 I/O 패드 상부에 비아를 갖는 격리층;
    상기 격리층의 상부 표면 및 상기 I/O 패드를 결합하는 상기 비아 내의 얇은 금속층; 및
    상기 비아 내에 충진되며 적절한 두께를 위하여 상기 얇은 금속층 및 상기 격리층 상부에 수직으로 연장되는 금속 재료를 포함하는 반도체 다이의 활성면의 I/O 패드 상의 금속 범프 구조.
  71. 청구항 70에 있어서, 상기 I/O 패드가 알루미늄으로 이루어지거나 또는 상기 I/O 패드가 알루미늄으로 된 산화방지층을 갖는다면, 상기 알루미늄 I/O 패드의 상부 표면 또는 상기 알루미늄 산화방지층 상에 아연층을 더 포함하는 금속 범프 구 조.
  72. 청구항 70에 있어서, 상기 격리층은 상기 활성면에 적용되기 전 일시적 경화 상태 및 액체 상태 중 하나인 금속 범프 구조.
  73. 청구항 70에 있어서, 상기 얇은 금속층은 구리 및 니켈 중 하나로 이루어지는 금속 범프 구조.
  74. 청구항 70에 있어서, 상기 금속 재료는 금, 구리, 주석, 니켈, 솔더 및 그 조합 중 하나인 금속 범프 구조.
  75. 청구항 70에 있어서, 적어도 상기 금속 재료의 상부 표면 상에 산화방지를 위한 코팅층을 더 포함하는 금속 범프 구조.
  76. 청구항 70에 있어서, 상기 금속 재료는 상기 비아로부터 금속 범프의 리루팅된 위치 및 중간 위치 중 하나로 상기 얇은 금속층 및 상기 격리층 상부에서 측면 연장하는 금속 범프 구조.
  77. 청구항 76에 있어서, 상기 격리층은 상기 리루팅된 위치에 상기 얇은 금속층으로 커버된 블라인드홀을 구비하는 금속 범프 구조.
  78. 청구항 76에 있어서, 상기 격리층은 상기 리루팅된 위치에 전도성 페이스트로 충진된 블라인드홀을 구비하는 금속 범프 구조.
  79. 청구항 76에 있어서, 적절한 두께를 위하여 상기 리루팅된 위치에 상기 금속 재료의 상부 표면 상에 제2 금속 재료를 더 포함하는 금속 범프 구조.
  80. 청구항 79에 있어서, 상기 제2 금속 재료는 금, 구리, 주석, 니켈, 솔더, 및 그 조합 중 하나인 금속 범프 구조.
  81. 청구항 76에 있어서,
    상기 중간 위치에 제2 비아를 가지며 상기 반도체 다이의 상기 활성면 상에 순서적으로 배열된 제2 격리층 및 제2 구리 호일;
    적어도 상기 제2 비아 내의 제2 얇은 금속층;
    상기 제2 비아로부터 상기 금속 범프의 상기 리루팅된 위치로 측면 연장하는 상기 제2 구리 호일 및 상기 제2 격리층 상부의 제2 금속 재료; 및
    적절한 두께를 위하여 상기 리루팅된 위치에 상기 제2 금속 재료의 상부 표면 상의 제3 금속 재료를 더 포함하는 금속 범프 구조.
  82. 청구항 81에 있어서, 상기 제2 격리층은 상기 제2 얇은 금속층으로 커버되고 상기 제2 금속 재료로 충진된 상기 리루팅된 위치의 블라인드홀을 구비하는 금속 범프 구조.
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