KR20100046103A - 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 - Google Patents

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Abstract

반도체 트랜지스터 디바이스는 하나 이상의 전도성 베이스 영역들, 제1 반도체 장벽 영역, 제2 반도체 장벽 영역, 전도성 이미터 영역, 및 전도성 컬렉터 영역을 포함한다. 상기 제1 반도체 장벽 영역 또는 상기 제2 반도체 장벽 영역은 100Å보다 작은 크기를 갖는다. 제1 쇼트키 장벽 접합은 제1 반도체 장벽 영역과 하나 이상의 전도성 베이스 영역들의 경계면에서 형성된다. 제2 쇼트키 장벽 접합은 제2 반도체 장벽 영역과 하나 이상의 전도성 베이스 영역들의 경계면에서 형성된다. 제3 쇼트키 장벽 접합은 전도성 이미터 영역과 제1 반도체 장벽 영역의 경계면에서 형성된다. 제4 쇼트키 장벽 접합은 전도성 컬렉터 영역과 제2 반도체 장벽 영역의 경계면에서 형성된다.
반도체 트랜지스터 디바이스, 전도성 베이스 영역, 제1 반도체 장벽 영역, 제2 반도체 장벽 영역, 전도성 이미터 영역

Description

쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 {SCHOTTKY BARRIER QUANTUM WELL RESONANT TUNNELING TRANSISTOR}
본 발명은 반도체 디바이스에 관한 것으로, 상세하게는 아날로그 및 디지털 회로들에 적합한 반도체 트랜지스터 디바이스에 관한 것이다.
지난 40 여년 동안, 집적회로 산업은 디바이스의 크기는 줄이고 칩의 크기는 늘리는 극적인 경로를 밟아, 성능과 기능의 꾸준한 향상을 가져왔다. 소위 "무어의 법칙"에 따라 2년 내지 3년 마다 차세대의 디바이스들이 등장해 왔다. 각각의 차세대는 이전 세대와 비교하여 트랜지스터의 크기를 30% 줄이고, 회로 성능을 대략 40% 올리며, 논리 회로 밀도를 두 배로 하고, 메모리 용량을 4배로 증가시켰다. 이러한 진보의 일관성은 가까운 장래에 더욱 빠르고 더욱 강력한 칩들이 예정대로 도입되는 것을 계속하리라는 기대로 이어졌다.
금속 산화막 반도체 전계효과 트랜지스터(모스펫, MOSFET)는 반도체 기술의 주요한 기초 원칙을 이룬다. 그 성공의 큰 부분은 회로 성능을 향상시키고 제조 비용을 낮추며 끊임없이 작은 크기로 비례 축소될 수 있다는 사실에 기인한다. 항상 소비 전력을 줄이고 성능을 개선하려는 역량은 상보성 금속 산화막 반도체(시모스, CMOS) 구조를 집적 회로를 위한 유력한 기술이 되게 하였다. 시모스 트랜지스터들의 스케일링(scaling)은 마이크로프로세서(microprocessor) 성능에 있어서 개선을 추진하는 주요원인이 되었다. 이러한 빠른 개선 속도를 유지하기 위하여, 금속 산화막 반도체(MOS) 디바이스들의 적극적인 스케일링은 반도체 산업에 주목할만한 도전장을 제출한다. 일반적으로 이 산업이 10년 정도 안에 모스펫이 크기 축소에 대한 임계적인 기술적 장벽들과 근본적인 물리적 한계들에 부딪힐 것이라 예상한다. 주요 과제들은 소비전력 제어, 누출전류 감소, 구동전류 향상, 고 유전 상수를 갖는 얇은 게이트 절연체, 적정 일함수를 갖는 금속 게이트, 초 미세 소스/드레인 접합, 기생 저항/캐패시턴스 감소, 통계적 불순물 요동, 및 디바이스 특성의 일관성을 포함한다.
더 최소화하는데 있어 대부분의 절박한 한계는 소비전력의 증가이다. 칩 표면에서의 전력밀도는 매 3.3년 동안 두 배가 된다. 열 발생의 급격한 증가는 전원 공급 전압의 불충분한 감소와 트랜지스터 밀도의 지나친 증가에 의한 것이다. 클럭 주파수의 현재 추세와 온-칩 트랜지스터들의 수가 그대로 계속된다면, 고성능 마이크로프로세서의 소비전력은 몇 년 안에 10KW에 도달할 것이며, 칩 표면에서의 열 발생도 1000W/cm2 에 도달할 것이다. 비교하자면, 백열전구 필라멘트의 전력밀도가 대략 100W/cm2이고, 로켓 노즐이 1000W/cm2이며, 태양 표면이 6000W/cm2이다. 더우기, 열 한정된 비율로 표면으로부터 제거될 수 있음을 알 수 있다. Tmax <400˚K에서 실리콘 표면으로부터 제거될 수 있는 열에너지의 최대 비율은 대류 냉각에 의해 대략 1000W/cm2 이다.
종래의 평면 벌크 실리콘 시모스 트랜지스터의 스케일링이 그 기본적인 한계에 도달함에 따라, 혁신적인 디바이스 구조들 및 새로운 재료들이 트랜지스터의 역사적인 진전을 이어가도록 검토되어야만 한다. 모스펫 구조에 약간의 변화가 활발하게 연구되고 있는데, 이는 초박형(UTB) 실리콘-온-절연체(SOI) 모스펫, 핀펫(FinFET) 그리고 트리게이트(Tri-Gate)와 같은 다중 게이트 모스펫, 쇼트키 장벽 소스/드레인을 같은 SB-모스펫, 카본 나노튜브 트랜지스터 (carbone nanotube transistor, CNT), 및 그라핀 나노리본 트랜지스터(graphene nano-ribbon transistor) 를 포함한다. 이러한 비전형적인 모스펫들은 짧은 채널 효과들을 향상시키고 평면의 벌크 MOSFET에 비해 더 나은 스케일링 가능성(scalability)를 갖도록 설계된다. 그러나, 이러한 비전형적 디바이스들은 여전히 모스펫일 뿐이고 이들은 소비전력과 성능한계(performance saturation)를 높이는 등의 평면 벌크 모스펫과 유사한 문제들에 직면한다. 칩 속도 및 기능적 밀도를 높이는 현 추세들은 모스펫으로 유지하기가 힘들다. 실리콘 기술은 중대한 혁신들이 계속되는 디바이스 스케일링과 관련된 문제들을 회피하도록 요구되는 지점까지 왔다. 회로 성능을 높이고, 칩 기능성을 향상시키며, 제조비용을 낮추는 추세에 이어 새로운 트랜지스터 디바이스가 필요하다.
종래의 모스펫들이 물리적 한계에 최종적으로 도달했을 때 스케일링 추세의 연장을 가능하게 하는 모스펫이 아닌 다른 대안적인 디바이스 구조들이 고려되고 있다. 모두 양자역학적 터널링의 원리에 따라 작동하는 두 개의 종래 기술 디바이스들, 즉 메탈 베이스 트랜지스터(metal base transistor, MBT)와 공명 터널링(resonant tunneling) 디바이스들이 논의될 것이다.
메탈 베이스 트랜지스터는 바이폴러 트랜지스터(bipolar transistor) 보다 좋은 성능을 이루려는 초기 시도였다. 메탈 베이스 트랜지스터의 디바이스 구조는 세가지의 다른 형태들이 있지만, 이들 모두는 베이스로서 금속을 포함한다. 첫 번째 형태는 금속-절연체-금속-절연체-금속(MIMIM) 구조이다. 도 1a는 이 MIMIM 구조와 이 구조의 밴드 다이어그램을 도시한 것이다. 디바이스가 적당히 바이어스되었을 때, 전자들은 얇은 절연 장벽을 통해 터널링하여 이미터로부터 베이스로 주입된다. 주입된 전자들은 베이스에서 페르미(Fermi) 레벨 이상의 수 kT 보다 높은 에너지를 가지기 때문에 핫 전자(hot electrons)라 부린다. 또한 MIMIM 디바이스는 핫-전자 트랜지스터들 및 탄도 주입 트랜지스터들 중 하나이다. 이 핫 전자들은 베이스에 재결합되지 않는다면 베이스를 통하여 컬렉터로 계속 나아간다. 메탈 베이스 트랜지스터의 두 번째 형태는 베이스에서 컬렉터까지의 MIM 구조가 메탈-반도체 쇼트키 접합에 의해 대체된 구조를 갖는다. 도 1b는 금속-절연체-금속-반도체(MIMS) 구조와 이 구조의 밴드 다이어그램을 도시한 것이다. 메탈 베이스 트랜지스터의 세 번째 형태는 양쪽의 MIM 구조들이 메탈-반도체 쇼트키 접합에 의해 대체된 구조를 갖는다. 도 1c는 반도체-금속-반도체(SMS) 구조와 이 구조의 밴드 다이어그램을 도시한 것이다. 쇼트키 접합은 MIM 구조보다 낮은 이미터에서 베이스로의 장벽 높이를 갖고 있기 때문에, SMS 메탈 베이스 트랜지스터는 핫 캐리어들(hot carriers)을 베이스로 터널링 주입하기보다는 열이온 방출을 이용한다. 초기의 메탈 베이스 트랜지스터는 상대적으로 큰 베이스 폭으로 인해 베이스 수송 인자 αT 가 낮다는 것과 금속 위에 양질의 단결정 반도체 재료를 성장시키기 어렵다는 두 가지 중요한 문제 때문에 골치를 썩여왔다. 이러한 문제들 때문에, 메탈 베이스 트랜지스터는 근래에 거의 발전이 없었다.
공명 터널링 디바이스는 부성미분저항(negative differential resistance)을 만들기 위해 양자 효과를 이용한다. 이 디바이스는 전도성 밴드에서 넓은 불연속성을 갖는 GaAs와 AlGaAs 같은 III-V 복합 반도체의 이종접합(heterojunction)에 의해 일반적으로 형성되는 이중 장벽 양자 우물 구조를 갖는다. 양자 우물에서 전자 에너지는 양자화된다. 도 2a는 공명 터널링의 바이어스 조건하에 2-단자 이중 장벽 AlGaAs/GaAs/AlGaAs 공명 터널링 다이오드(RTD)의 에너지 밴드 다이어그램을 도시한다. 주입된 전자들이 양자 우물에서 준 바운드 상태(quasi-bound states)의 에너지들과 일치하는 특정 에너지들을 가질 때 공명이 발생한다 (즉, 터널링 전류가 최대에 도달한다). 터널링 전류는 에너지가 불연속적인 에너지 레벨로부터 벗어날 때 감소한다. 이는 I-V 특성에서 부성미분저항을 이끌어낸다. 이 효과는 마이크로웨이브 발생 및 증폭을 위해 이용될 수 있다. 피크 대 밸리 비 (peak-to-valley ratio)는 공명 터널링 다이오드(RTD)의 뛰어난 중요한 특징이다.
3-단자 공명 터널링 트랜지스터(RTT)의 에너지 밴드 다이어그램은 도 2b에 도시되어 있다. 이미터는 베이스로부터 이미터로의 정공(holes)의 흐름을 최소화하 기 위하여 넓은 밴드갭(band gap)을 갖는다. 3-단자 디바이스는 입력과 출력 사이에 향상된 절연과, 높은 회로이득과, 2-단자 디바이스보다 큰 팬 아웃 용량(fan-out capability)을 제공한다. 공명 터널링 트랜지스터(RTT)의 I-V 특성은 특정 바이어스 조건들에서 부성미분저항을 나타낸다. 컬렉터 전류들은 다른 에너지 상태들을 통하여 공명에 대응하는 일련의 피크들을 보여준다. 일반적으로, 공명 터널링 디바이스들은 고유의 다중상태 성향으로 인해 종래의 모스펫 회로 설계에 비해 적은 기능별 트랜지스터들을 이용함으로써 회로 복잡성을 줄일 수 있다.
일 측면에 따르면, 본 발명은 제1 전기단자에 연결되는 하나 이상의 전도성 베이스 영역들; 상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제1 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제1 반도체 장벽 영역; 상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제2 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제2 반도체 장벽 영역; 상기 제1 반도체 장벽 영역과의 경계면에서 제3 쇼트키 장벽 접합이 형성되며, 제2 전기단자에 연결되는, 상기 제1 반도체 장벽 영역과 접촉하는 전도성 이미터 영역; 및 상기 제2 반도체 장벽 영역과의 경계면에서 제4 쇼트키 장벽 접합이 형성되며, 제3 전기단자에 연결되는, 상기 제2 반도체 장벽 영역과 접촉하는 전도성 컬렉터 영역을 포함하고, 상기 제1 반도체 장벽 영역 또는 상기 제2 반도체 장벽 영역 중 적어도 하나는 100Å보다 작은 크기를 갖는 반도체 트랜지스터 디바이스에 관한 것이다.
다른 측면에 따르면, 본 발명은 하나 이상의 전도성 베이스 영역들; 상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제1 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제1 반도체 장벽 영역; 상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제2 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제2 반도체 장벽 영역; 상기 제1 반도체 장벽 영역과의 경계면에서 제3 쇼트키 장벽 접합이 형성되는, 상기 제1 반도체 장벽 영역과 접촉하는 전도성 이미터 영역; 및 상기 제2 반도체 장벽 영역과의 경계면에서 제4 쇼트키 장벽 접합이 형성되는, 상기 제2 반도체 장벽 영역과 접촉하는 전도성 컬렉터 영역을 포함하고, 상기 하나 이상의 전도성 베이스 영역들은 상기 하나 이상의 전도성 베이스 영역들에 인가되는 전압에 응답하여 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역을 통하는 터널링 전류를 생성하도록 구성되는 반도체 트랜지스터 디바이스에 관한 것이다.
또 다른 측면에 따르면, 본 발명은 하나 이상의 전도성 베이스 영역들; 상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제1 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제1 반도체 장벽 영역; 상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제2 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제2 반도체 장벽 영역; 상기 제1 반도체 장벽 영역과의 경계면에서 제3 쇼트키 장벽 접합이 형성되는, 상기 제1 반도체 장벽 영역과 접촉하는 전도성 이미터 영역; 및 상기 제2 반도체 장벽 영역과의 경계면에서 제4 쇼트키 장벽 접합이 형성되는, 상기 제2 반도체 장벽 영역과 접촉하는 전도성 컬렉터 영역을 포함하고, 상기 전도성 이미터 영역, 상기 하나 이상의 전도성 베이스 영역들, 또는 상기 전도성 컬렉터 영역은 메탈, 실리콘 화합물, 게르마늄 화합물, 메탈 화합물 중 하나 이상을 포함하며, 상기 제1 반도체 장벽 영역은 상기 하나 이상의 전도성 베이스 영역들 및 상기 전도성 이미터 영역 사이에 놓여 지는 제1층을 포함하고, 상기 제2 반도체 장벽 영역은 상기 하나 이상의 전도성 베이스 영역들 및 상기 전도성 컬렉터 영역 사이에 놓여 지는 제2층을 포함하며, 상기 제1층 및 상기 제2층은 50Å보다 얇고, 상기 제1층 및 상기 제2층은 실리콘으로 이루어지며, 상기 제1층은 (100) 또는 (110) 결정면과 나란하고, 양자 우물은 상기 제1 반도체 장벽 영역과 상기 제2 반도체 장벽 영역에 의해 제공되는 장벽들 사이에서 상기 하나 이상의 전도성 베이스 영역들에 형성되며, 상기 하나 이상의 전도성 베이스 영역들은 상기 하나 이상의 전도성 베이스 영역들에 인가되는 전압에 응답하여 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역을 통하는 터널링 전류를 생성하도록 구성되는 반도체 트랜지스터 디바이스에 관한 것이다.
또 다른 측면에 따르면, 본 발명은
a) 기판;
b) i) 제1 절연층 위에 제1 전도성 하부 전극 층;
ii) 상기 제1 전도성 하부 전극 층과의 경계면에서 제1 쇼트키 장벽 접합이 형성되는, 상기 제1 전도성 하부 전극 층과 접촉하는 제1 반도체 장벽 층;
iii) 상기 제1 반도체 장벽 층과의 경계면에서 제2 쇼트키 장벽 접합이 형성되는, 상기 제1 반도체 장벽 층과 접촉하는 제1 전도성 베이스 층;
iv) 상기 제1 전도성 베이스 층과의 경계면에서 제3 쇼트키 장벽 접합이 형성되는, 상기 제1 전도성 베이스 층과 접촉하는 제2 반도체 장벽 층;
v) 상기 제2 반도체 장벽 층과의 경계면에서 제4 쇼트키 장벽 접합이 형성되는, 상기 제2 반도체 장벽 층과 접촉하는 제1 전도성 상부 전극 층을 포함하는 제1 반도체 트랜지스터 디바이스;
c) 제1절연층; 및
d) i) 상기 기판 위에 제2 전도성 하부 전극 층;
ii) 상기 제2 전도성 하부 전극 층과의 경계면에서 제5 쇼트키 장벽 접합이 형성되는, 상기 제2 전도성 하부 전극 층과 접촉하는 제3 반도체 장벽 층;
iii) 상기 제3 반도체 장벽 층과의 경계면에서 제6 쇼트키 장벽 접합이 형성되는, 상기 제3 반도체 장벽 층과 접촉하는 제2 전도성 베이스 층;
iv) 상기 제2 전도성 베이스 층과의 경계면에서 제7 쇼트키 장벽 접합이 형성되는, 상기 제2 전도성 베이스 층과 접촉하는 제4 반도체 장벽 층;
v) 상기 제4 반도체 장벽 층과의 경계면에서 제8 쇼트키 장벽 접합이 형성되는, 상기 제4 반도체 장벽 층과 접촉하는 제2 전도성 상부 전극 층을 포함하는 제2 반도체 트랜지스터 디바이스를 포함하고,
상기 제1 반도체 장벽 층, 제1 전도성 베이스 층, 및 제2 반도체 장벽 층은 제1 이중장벽 양자 우물을 형성하며, 상기 제3 반도체 장벽 층, 제2 전도성 베이스 층, 및 제4 반도체 장벽층은 제2 이중장벽 양자 우물을 형성하고, 상기 제1 이중장벽 양자 우물을 통하는 터널링 전류는 실질적으로 제1 전도성 베이스 층의 전압에 의해 제어되는 3차원 집적 회로에 관한 것이다.
본 시스템의 실시는 다음 중 하나 이상을 포함할 수 있다. 상기 제1 반도체 장벽 영역은 상기 하나 이상의 전도성 베이스 영역들 및 상기 전도성 이미터 영역 사이에 놓여 지는 제1층을 포함할 수 있고, 상기 제1층은 100Å보다 얇을 수 있다. 상기 제1층은 실리콘을 포함할 수 있고, 상기 제1층은 (100) 또는 (110) 결정면과 나란할 수 있다. 상기 제2 반도체 장벽 영역은 상기 하나 이상의 전도성 베이스 영역들 및 상기 전도성 컬렉터 영역 사이에 놓여 지는 제2층을 포함할 수 있고, 상기 제2층은 100Å보다 얇을 수 있다. 상기 제1 반도체 장벽 영역 또는 상기 제2 반도체 장벽 영역은 실리콘, 게르마늄 및 III-V 족 화합물 반도체들로 이루어진 그룹으로부터 선택된 반도체 물질을 포함할 수 있다. 상기 제1 반도체 장벽 영역 또는 상기 제2 반도체 장벽 영역들 중 적어도 하나는 50Å보다 얇은 두께의 층 구조를 가질 수 있다. 양자 우물은 상기 제1 반도체 장벽 영역과 상기 제2 반도체 장벽 영역에 의해 제공되는 장벽들 사이에서 상기 하나 이상의 전도성 베이스 영역들에 형성될 수 있다. 상기 하나 이상의 전도성 베이스 영역들은 상기 하나 이상의 전도성 베이스 영역들에 인가되는 전압에 응답하여 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역을 통하는 터널링 전류를 생성하도록 구성될 수 있다. 상기 하나 이상의 전도성 베이스 영역들에서 일함수는 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역 중 적어도 하나에서 원자가 밴드 에지보다 전도성 밴드 에지에 가까울 수 있다. 상기 터널링 전류는 주요 캐리어로서 전자들을 가질 수 있다.상기 하나 이상의 전도성 베이스 영역들에 인가되는 전압은 이미터 전압에 대해 양(positive)일 수 있다. 상기 하나 이상의 전도성 베이스 영역들은 20Å보다 얇은 NiSi2의 층을 포함할 수 있다. 상기 NiSi2의 층은 (100)결정면과 나란할 수 있다. 상기 하나 이상의 전도성 베이스 영역들에서 일함수는 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역 중 적어도 하나에서 전도성 밴드 에지보다 원자가 밴드 에지에 가까울 수 있다. 상기 터널링 전류는 주요 캐리어로서 정공들을 가질 수 있다. 상기 하나 이상의 전도성 베이스 영역들에 인가되는 전압은 이미터 전압에 대해 음(negative)일 수 있다. 상기 하나 이상의 전도성 베이스 영역들은 20Å보다 얇은 CoSi2의 층을 포함할 수 있다. 상기 CoSi2의 층은 (100)결정면과 나란할 수 있다. 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역 중 적어도 하나는 실질적으로 불순물이 함유되지 않을 수 있다. 상기 전도성 이미터 영역, 상기 하나 이상의 전도성 베이스 영역들, 또는 상기 전도성 컬렉터 영역은 메탈, 실리콘 화합물, 게르마늄 화합물, 메탈 화합물 중 하나 이상을 포함할 수 있다. 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역 중 적어도 하나는 Si/Ge 이종접합 구조를 포함할 수 있다. 상기 Si/Ge 이종접합 구조는 60Å보다 작은 결합 두께를 가질 수 있다. 상기 하나 이상의 전도성 베이스 영역들은 상기 제1 반도체 장벽 영역과 접촉하는 제1 전도성 베이스 영역; 상기 제1 전도성 베이스 영역과 접촉하는 제2 반도체 베이스 장벽 영역; 및 상기 제2 반도체 베이스 장벽 영역과 접촉하는 제2 전도성 베이스 영역을 포함할 수 있다.
실시예들은 다음의 장점들 중 하나 이상을 포함할 수 있다. 본 명세서에 개시된 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터(SBQWRTT)는 종래의 모스펫(MOSFET)이 직면한 물리적 한계들을 뛰어넘는 미래의 디바이스 스케일링에 대한 해법을 제공한다. 개시된 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 종래의 모스펫 디바이스들에 비해 더욱 간단한 디바이스 구조와 더욱 좋은 스케일링 가능성을 갖는다. 개시된 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 그 임계적 크기들을 정의하기 위해 포토리쏘그래피를 필요로 하지 않는다. 액티브 층들이 정확한 두께 제어와 함께 에피택시법으로 성장한다. 디바이스 구조는 모스펫에서 요구되는 바와 같은 얕은 접합과 얇은 게이트 절연체를 갖지 않는다. 모스펫에서의 디바이스 변형의 두 가지 주요 원인인, 통계적인 도펀트 변동 및 라인 에지 거칠기(line edge roughness, LER)가 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에는 존재하지 않기 때문에 장치 특성들의 변형이 더욱 작다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 작은 트랜지스터 크기 및 높은 회로 밀도를 갖는다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 디바이스 동작이 양자 역학적 터널링 및 탄도 이송(ballistic transport)을 기초로 하고 있기 때문에 더욱 높은 속도로 동작할 수 있다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 작은 문턱값 이하의 기울기와 빠른 턴-온 반응 때문에 낮은 전원 공급 전압에서 동작하고 에너지를 적게 소비할 수 있다. 베이스 층은 모스펫에서의 소위 쇼트채널(short-channel) 효과를 받지 않고 아주 미세하게 얇다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 제작 과정은 포토 마스킹(photo masking) 단계들이 덜 사용되고 매우-얕은 접합, 높은 k의 금속-게이트 적층, 심어 놓은 SiGe 소스/드레인, 및 이중 압박요인 층(dual stressor layers)이 필요하지 않기 때문에 더욱 간단하고 비용도 적게든다. 따라서, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 미래의 소형 디바이스에 대해 모스펫 보다 더욱 스케일링 가능하다.
본 명세서에 개시된 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 칩은 동종의 시모스칩에 비해 적은 전력을 소비한다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 모스펫보다 낮은 전원 공급 전압, 예를 들어, 0.2V 이하에서 동작할 수 있다. 작은 문턱값 이하의 기울기는 낮은 VCC의 핵심이므로, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 작은 전압 범위에서 턴 온 및 오프 가능하다. 현재의 전도성 메커니즘은 공명 터널링이다. 공명에서 높은 투과 계수는 구동전류를 훨씬 향상시킨다. 투입된 캐리어들의 에너지가 약간 공명 에너지로부터 벗어나면 투과 계수는 크게 떨어진다. 작은 문턱값 이하의 기울기와 빠른 턴-온 반응은 공명 터널링 효과에 기인한다. 모스펫의 경우, 쇼트 채널 효과(short channel effect)로 인해 게이트 길이가 수축하면 문턱값 이하의 기울기는 낮아진다. 비교되는 소스 대 드레인 및 이미터 대 컬렉터 거리를 가진 모스펫과 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터가 모스펫 보다 매우 작은 문턱값 이하의 기울기를 갖는다.
본 명세서에 개시된 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 모스펫보다 작은 기생 저항들을 갖는다. 기생 부품들에는 더 적은 전력이 낭비될 것이고, 더 높은 구동 전류가 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에 의해 전달될 수 있다. 모스펫의 경우, 소스/드레인 연장은 쇼트-채널 효과를 제어하기 위하여 얕게 할 필요가 있다. 소스/드레인 직렬 저항들 및 접촉 저항들은 접합 깊 이와 접촉 크기가 작아짐에 따라 증가한다. 증가하는 기생 저항들은 구동 전류를 실질적으로 낮게 하고 전력을 더 소비한다. 낮은 판 저항(sheet resistance)을 가진 매우 얕은 접합을 만들기 위해 도전하고 있다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우는, 이미터/베이스/컬렉터 영역들이 낮은 저항의 금속 또는 규소화합물들로 만들어진다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터/베이스 직렬 저항은 모스펫의 소스/드레인 직렬 저항보다 더욱 작다.
본 명세서에 개시된 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 낮은 기생 저항, 작은 베이스 폭, 양자 역학적 터널링 효과, 캐리어들의 탄도 이송 및 큰 구동 전류로 인하여 고속으로 동작한다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터/베이스/컬렉터 영역들은 낮은 저항의 금속들 또는 규소화합물로 만들어지고, 이는 직렬 저항을 상당히 줄인다. 반도체 이미터 및 컬렉터 장벽 영역들은 불순물 확산을 막기 위하여 불순물이 섞이지 않을 수 있다. 터널링 디바이스의 본래 속도는 드리프트(drift) 또는 확산 과정에서 동작하는 FET 또는 BJT와 같은 디바이스 보다 더욱 빠르다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 고속 응용의 경우 매력적인 장점을 제공한다. 모스펫의 경우, 소스/드레인 직렬 저항들 및 접촉 저항들은 소스/드레인 접합 깊이 및 접촉 크기가 줄어들 때 증가한다. 채널 도핑(channel doping)은 평면의 대량 모스펫에서 쇼트-채널 효과를 억제하기 위해 증가한다. 증가하는 기생 저항들 및 채널 도핑 밀도들은 실질적으로 구동 전류를 저하시킨다. 디바이스 속도가 게이트 길이를 줄임으로써 향상됨에도, 성능 향상은 최근에 늦춰졌다. 기생 저항들로부터의 지연은 점점 더 중요한 역할을 한다. 현재, 속도 향상은 구동 전류를 향상시키고 캐리어 이동도를 높이기 위하여 큰 VDD(큰 전력 소비의 비용) 및 여과한 실리콘(strained silicon)을 이용하여 달성된다. 이러한 두 가지 방법 모두 가까운 미래에는 정체될 것으로 예상된다.
본 명세서에 개시된 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 모스펫보다 더 작은 트랜지스터 크기와 높은 포장 밀도를 갖는다. 동일한 영역에서 모스펫보다 더 많은 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터가 포장될 수 있다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 최소 크기는 포토리쏘그래피와 식각 처리에 의해 마련되는 접촉 대 접촉 공간과 접촉 크기에 의해 기본적으로 정해질 수 있다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 3-단자 디바이스이고, 레이아웃에서 일반적으로 직사각형 모양을 갖는다. p-타입 디바이스들에서Si/Ge 이종접합들을 이용하여, n형 및 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 구동 전류들은 더욱 균형잡힌다. n형 및 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터들은 하나가 다른 하나의 상부에 적층되면서 동일한 액티브 영역을 차지할 수 있는데, 이는 포장밀도를 더욱 높인다. 종래의 평면 대량 모스펫은 기판 접촉이 네 번째 단자인 4-단자 디바이스이다. 또한, 설계 규칙은 폴리 게이트(poly gate)에 대한 소스/드레인 접촉들 사이에서 안전 거리를 요구한다. 모스펫 레이아웃은 폴리 엔드 캡(poly end gap) 및 폴리 컨택(poly contact) 때문에 일반적으로 불규칙적 모양을 갖는다. 모스펫은 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터보다 일반적으로 큰 트랜지스터 크기를 갖는다.
본 명세서에 개시된 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 일반적인 목적의 트랜지스터이다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 I-V 특성 및 인버터 트랜스퍼 곡선은 이들의 디바이스 동작 메커니즘이 매우 다름에도 일반적으로 MOSFET 및 BJT와 비슷하다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 디지털 및 아날로그 회로 응용들 모두에 적합하다. 디지털 적용인 경우, 트랜지스터는 두 단자들 간의 전도성이 나머지 다른 단자에 의해 강하게 제어되는 3-단자 스위치이다. IC는 VB의 지수함수이기 때문에, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 턴-온 반응은 VB에 강력하게 좌우되며, 이는 저전력 고속 응용에 적합하다는 것을 말한다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터를 포함하는 아날로그 설계는 BJT를 이용한 전통적인 아날로그 설계와 닮은 점이 있는데, 이는 두 디바이스 모두 IC와 VB사이에 지수 관계가 있기 때문이다.
본 명세서에 개시된 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 저비용 및 오늘날의 제조 기반 시설과 호환가능하도록 실리콘 기판 위에 제조될 수 있다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 제작과정은 포토 마스킹 단계들이 덜 요구되기 때문에 시모스 과정보다 더 단순하고 비용도 적게 든다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 매우 많이 도핑된 매우 얕은 소스/드레인 접합이 필요 없다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 높은 유전 상수, 낮은 누출 및 낮은 경계면 상태 밀도를 갖는 얇은 게이트 절연체가 필요 없다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 얇은 실리콘 몸체(SOI 상의 UTB MOSFET에서) 또는 얇은 실리콘 핀(FinFET에서)이 필요 없다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 이동도를 높이기 위해 스트레스 테크닉(stress technique)은 필요하지 않다. 액티브 층들은 초고진공(UHV) 환경에서 분자빔 에피택시법(MBE) 또는 원자층 증착(ALD)에 의해 에피택셜로 성장한다. 수직 방향의 임계 크기에 대한 제어가 포토리쏘그래피에 의해 정의된 수평 크기보다 결정 성장법에 의해 더욱 정밀하게 제어될 수 있다. 원자층 증착은 높은 k의 게이트 절연체를 증착하기 위해 진보적인 시모스 과정들에서 이미 이용되었기 때문에, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 제작 과정은 기본적으로 오늘날의 실리콘 제조 기술과 호환가능하다.
본 명세서에 개시된 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 콤보칩(combo chip) 상에 MOSFET 및 BJT와 같은 다른 디바이스들과 함께 제작될 수 있다. MOSFET 또는 BJT는 입/출력 디바이스와 같은 고압 고전류 어플리케이션들 및 센싱 증폭기(sensing amplifier)와 같은 고정밀 아날로그 어플리케이션들에 이용될 수 있다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 낮은-VCC 고속 디지털 어플리케이션들의 경우 코어 로직(core logic)에 사용될 수 있다.
하나 이상의 실시예들에 대한 세부사항이 첨부한 도면 및 아래의 상세한 설명에서 밝혀진다. 그 밖의 본 발명의 특징들, 목적들 및 장점들은 상세한 설명과 도면 그리고 청구항들로부터 명확해질 것이다.
여기에 편입되고 이 명세서의 부분을 형성하는 첨부 도면은 본 발명의 실시 예들을 도시하고, 상세한 설명과 더불어 본 발명의 원리들을 설명하는 역할을 한다.
본 발명의 바람직한 실시예들에 대한 자세한 참조가 만들어질 것인데, 그 예들이 첨부된 도면에 도시된다. 본 발명이 바람직한 실시예들에 관련하여 설명되지만, 이는 본 발명을 이러한 실시예들에 한정하려는 의도가 아님을 알 수 있을 것이다. 반면, 본 발명은 덧붙인 청구항들에 의해 한정되는 본 발명의 사상과 범위 내에 포함될 수 있는 대안들, 변경들 및 균등물을 망라하도록 의도된다. 더욱이, 본 발명에 따른 아래의 상세한 설명에서, 본 발명의 철저한 이해를 제공하도록 매우 많은 특정 세부 항목들이 설명된다. 그러나, 이러한 상세한 설명 없이도 본 발명이 실시될 수 있음은 당업자에게 명확할 것이다. 그 밖의 경우, 본 발명의 측면들을 불필요하게 모호하게 하지 않도록, 잘 알려진 방법들, 과정들, 부품들 및 회로들은 상세히 설명하지 않았다.
쇼트키 장벽 양자 우물 공명 터널링 트랜지스터(SBQWRTT)는 금속-반도체-금속-반도체-금속(MSMSM) 구조를 갖는 3-단자 디바이스이다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터(30)의 개략도가 도 3에 도시된다. 3 단자들은 이미터 단자(36), 베이스 단자(37) 및 컬렉터 단자(38)이다. MSMSM 구조는 이미터 영역(31), 이미터 장벽 영역(32), 베이스 영역(33), 컬렉터 장벽 영역(34) 및 컬렉터 영역(35)으로 이루어진다. 이미터 영역(31), 베이스 영역(33) 및 컬렉터 영역(35)은 금속, 금속 화합물, 금속성 규소화합물 또는 금속성 게르마늄화합물로 만들어진다. 이미터 장벽 영역(32)와 컬렉터 장벽 영역(34)은 반도체들로 만들어지는데, 이는 반도체 단일층이거나 여러 가지 밴드 갭(band gaps)을 가지는 반도체의 이종구조(heterostructure)일 수 있다. 반도체 층들은 불순물이 섞이지 않거나(불순물(impurity) 확산 및 통계적 불순물(dopant) 요동을 줄기기 위해) 불순물을 섞는다. 이 구조에서는 4개의 쇼트키 장벽 접합들이 있다. 쇼트키 접합은 금속(혹은 규소화합물)과 반도체의 친밀한 접촉에 의해 이루어진다. WB는 베이스 폭(또는 두께)이고, WEB는 이미터 장벽 영역(32)의 폭(또는 두께)이며, WCB는 컬렉터 장벽 영역(34)의 폭(또는 두께)이다. 에피텍셜 성장에 의해 이 구조가 제작되었을 경우, 폭은 수직 크기이다. 영역의 폭은 때때로 층 두께를 의미한다. 이미터 영역(31), 이미터 장벽 영역(32), 베이스 영역(33), 컬렉터 장벽 영역(34), 및 컬렉터 영역(35)은 또한 이미터 층, 이미터 장벽 층, 베이스 층, 컬렉터 장벽 층, 및 컬렉터 층으로 말할 수도 있다. 전도성이 있는 이미터 영역(31), 베이스 영역(33) 및 컬렉터 영역(35)은 또한 전극층으로 불릴 수도 있다. 본 설명에서, 단자, 또는 전기적 단자, 또는 전극은 반도체 디바이스의 영역을 외부 회로에 연결하는 전기적 접촉을 말한다. 금속과 같은 전기적으로 도체인 재료는 단자를 형성한다.
쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 대칭적 또는 비대칭적 디바이스일 수 있다. 예를 들어, 이미터 장벽 영역(32)과 컬렉터 장벽 영역(34)은 동일하거나 다른 폭, 도핑 밀도 또는 반도체 재료를 가질 수 있다. 이미터 영역(31)과 컬렉터 영역(35)은 동일하거나 다른 금속 또는 규소 화합물로 만들어질 수 있 다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터가 대칭적인 디바이스인 경우, 그 이미터 단자(36)와 컬렉터 단자(38)는 회로 설계에서 서로 맞교체될 수 있다.
도 4a 내지 4e는 여러가지 바이어스 조건하에 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 밴드 다이어그램들이다;(a) 열 평형, 즉, VE = VB = VC = 0V, (b-d) VB > 0V, VC = VCC, 및 VE = 0V, 및 (e) VC = VCC,VE = VB = 0V. EC는 전도성 밴드 에지(conduction band edge) 이고, EV는 원자가 밴드 에지(valence band edge), EF는 페르미 레벨(Fermi level)이며, VCC는 전원 공급 전압이다. 전자에 대한 쇼트키 장벽 높이(SBH, qφbn)는 이미터 장벽 대 이미터, 이미터 장벽 대 베이스, 컬렉터 장벽 대 베이스, 컬렉터 장벽 대 컬렉터의 4개의 쇼트키 접합들에 대해 41, 42, 43, 44로 각각 표시된다. 정공에 대한 쇼트키 장벽 높이(SBH, qφbp)는 이미터 장벽 대 이미터, 이미터 장벽 대 베이스, 컬렉터 장벽 대 베이스, 컬렉터 장벽 대 컬렉터의 4개의 쇼트키 접합들에 대해 45, 46, 47, 48로 각각 표시된다. 또한, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 도 4a에서의 덤벨 모양의 밴드 다이어그램이 문자 "H"처럼 보이기 때문에 "H 트랜지스터"로 짧게 불릴 수 있다.
쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 두 가지 상보성 디바이스 타입들, 즉, n형과 p형을 포함한다. 1차 캐리어들은 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 전자들이고, p형 쇼트키 장벽 양자 우물 공명 터널링 트 랜지스터에서는 정공들이다. 두 가지 상보성 디바이스 타입은 소비전력을 줄이기 위한 회로 설계에서 필요하다. 시모스 기술은 두 개의 상보성 디바이스 타입들을 가짐으로써 그 낮은 소비전력 때문에 부분적으로 매우 성공적이었다. n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터인 경우, 전자들을 위한 쇼트키 장벽 높이들(qφbn, 41-44)은 일반적으로 정공들을 위한 쇼트키 장벽 높이들(qφbp, 45-48)보다 작다. p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터인 경우, 정공들을 위한 쇼트키 장벽 높이들(qφbp, 45-48)은 일반적으로 전자들을 위한 쇼트키 장벽 높이들(qφbn, 41-44)보다 작다.
쇼트키 접합은 전도성 밴드 및 원자가 밴드에서 불연속성을 만든다. 쇼트키 접합들은 다른 밴드 갭을 가진 III-V 화합물 반도체들로 만들어진 이종구조체와 유사한, 양자 효과의 원리하에 동작하는 이종구조체들을 만드는 데 이용될 수 있다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 전도성 밴드는 도 4a에 도시된 바와 같은 이중 장벽 양자 우물을 형성한다. 베이스의 페르미 레벨은 전자 쇼트키 장벽 높이 (qφbn , 42 및 43)에 의하여 이미터 장벽 및 컬렉터 장벽보다 낮은 포텐셜을 갖는다. 베이스 폭(WB, 즉 우물 두께)이 드브로이 파보다 작다면, 쇼트키 접합에 수직인 방향의 전자들의 운동은 양자화된다. 전자들은 양자 우물 안에서 불연속적인 에너지값들을 가질 수만 있다. E1은 양자 우물에서 기저상태 에너지이다. E1은 WB에 의존하지만, WEB와 WCB에는 본래 독립적이다.
베이스 전압은 VE = 0V와 VC = VCC를 유지하면서 도 4b 내지 4d에서 점점 올라간다. 우물에서의 에너지 상태들은 높아지는 VB와 함께 낮아진다. 도 5a는 우물에 주입된 전자 에너지에 대한 투과 계수(transmission coefficient)를 도시한다. 도 5b는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 전류-전압 특성 곡선을 도시한다. 투과 계수는 1차원 슈뢰딩어 방정식을 풀어 얻을 수 있다. 터널링 전류는 이미터에서의 점유 확률과 컬렉터에서의 비점유 확률이 곱해진 투과 계수에 비례한다. 도 5b에서 B, C 및 D로 분류된 동작점들은 도 4b 내지 4d에서 세 가지 다른 바이어스 조건들에 각각 대응한다.
도 4b에서, 이미터의 페르미 레벨이 E1보다 낮을 때, E1과 동일한 높은 에너지를 갖는 전자들만이 이중 장벽을 뚫고 지나갈 수 있다. 에너지에 대한 전자 밀도는 페르미-디랙 분포를 따른다. VB가 증가할수록, 더 많은 전자들이 E1과 동일한 에너지를 가질 수 있을 것이므로, 터널링 전류는 VB과 함께 기하급수적으로 증가한다. 이론적으로, 상온에서 디바이스에 의해 달성될 수 있는 문턱값 이하의 최소 스윙(swing)은 페르미-디랙 분포에 의해 제어되는 kT/q·ln(10)=60mV/dec이다.
베이스 전압이 증가할 때, 이미터에서의 페르미 레벨은 도 4c에 도시된 바와 같이 E1과 일렬이 될 수 있다. 투입된 전자는 도 5a에 도시된 바와 같이, 단일개체로, 100%, 투과 계수로 이중 장벽 양자 우물을 통과할 수 있는, 우물 내의 불연속적인 에너지 레벨들 중 하나와 정확히 일치하는 에너지(E)를 갖는다. 양자 우물은 "공명 안(in resonance)"으로 말할 수 있고, 전류의 최대량이 이 구조를 통해 흐른다. 이러한 피크 전류는 도 5b에서 C지점으로 분류된다.
베이스 전압이 더욱 상승했을 때, 투과 계수는 에너지(E)가 불연속 에너지 레벨로부터 벗어남에 따라 빠르게 감소한다. 이중 장벽을 뚫고 지나갈 주어진 에너지의 이미터 안의 전자의 경우, 컬렉터에서 동일한 에너지를 갖는 비어있는 상태(empty state)이어야만 한다. 만일 E1이 도 4d에 도시한 바와 같이 컬렉터의 페르미 레벨보다 낮다면, 컬렉터에서 유효한 비어있는 상태들은 매우 근소하다. 통과할 수 있는 전자의 수가 낮아지면, 도 5b의 D지점과 같이, 작은 밸리 전류(small valley current)를 초래한다.
도 4e는 디바이스가 베이스 누출 전류를 갖는 바이어스 조건, 즉 VE = VB = 0V와 VC = VCC을 도시한다. 베이스 영역(33)에서 전자들은 컬렉터 장벽 영역(34)을 뚫고 컬렉터 영역(35)으로 나아갈 수 있었다. 양자 억제(quantum confinement) 때문에, 불연속적인 에너지 레벨들만이 양자 우물에서 존재한다. 2차원 시스템에서 상태의 유효한 밀도는 낮으므로, 베이스 누출 전류도 매우 작다.
도 4a에 도시한 바와 같은 구조를 갖는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우, 장벽 층 폭들(WEB 및 WCB), 베이스 폭(WB) 및 쇼트키 장벽 높이들(qφbn , 41 ~ 44 및 qφbp , 45 ~ 48)은 중요한 설계 매개변수들이다. 다음의 단락들에서, 우리는 구동 전류, 문턱값 이하의 기울기, VCC = 0.2V의 전원 공급 전압 에서 동작하는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 누출 전류와 같은 디바이스 특성들에 대한 이들의 효과에 대해 논의할 것이다.
이미터 장벽 영역(32)과 컬렉터 장벽 영역(34)을 위한 불순물이 포함되지 않은(100)Si, WEB = WCB, 이미터 영역(31), 베이스 영역(33) 및 컬렉터 영역을 위한 (100)NiSi2, WB = 2ML(monolayers, 단층), VE = 0V, 및 VC = 0.2V와 같은 조건하에서 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터. 전자 쇼트키 장벽 높이(qφbn)는 (100)NiSi2와 (100)Si 사이의 쇼트키 접합에 대해 0.4eV이다. 도 6a는 WEB = WCB = 13, 19 및 25ML에 대한 베이스 전압(VB)의 기능으로서 전자와 정공의 터널링 전류들, Jtn 및 Jtp를 나타낸 그래프이다. Jtn은 이미터로부터 컬렉터로의 전자들의 터널링 전류를 나타내고, Jtp은 컬렉터로부터 이미터로의 정공들의 터널링 전류를 나타낸다. 두 전자와 정공 터널링 전류들은 장벽 층 두께(WEB 및 WCB)가 낮아짐에 따라 증가한다. n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우, 전자들이 다수 캐리어이고, 정공 전류는 누출 전류이다.
두 전자와 정공 터널링 전류들은 공명 터널링으로 인한 부성미분저항(NDR)을 나타낸다. 부성미분저항은 공명 터널링 디바이스들에서의 증폭 및 마이크로웨이브 발생을 위해 이용될 수 있다. 그러나, 일반적인 목적의 트랜지스터의 경우, 부성미분저항 효과는 구동 전류 및 문턱값 이하의 기울기의 질을 심각하게 떨어뜨린다. 디바이스는 적당히 바이어스되어 부성미분저항 효과가 정상적인 회로 작동 중에 활 동을 시작하지 않도록 할 필요가 있다. 도 6a의 경우, 부성미분저항은 VB>0.23V인 경우 일어난다. 전원 공급 전압(VCC)이 0.2V로 설정되었다면, 부성미분저항 효과는 회로 작동중에 일어나지 않는다.
도 6b는 VB = 0V인 경우에 WEB = WCB = 13, 19 및 25ML에 대해 에너지에 대한 전자 투과 계수(transmission coefficient)를 보여준다. 투과 계수는 주입된 전자가 대략 0.23eV인 E1과 일치하는 에너지를 가질 때 최대값의 100%에 도달한다. E1은 기본적으로 장벽 층 두께(WEB 및 WCB)와 독립적인 것으로 알려져 있다. 투과 계수는 에너지가 공명 에너지로부터 벗어날 때, 특히, 두꺼운 장벽 층에서, 급격히 낮아진다. 장벽 층이 얇아질수록, 이중장벽 양자 우물은 캐리어에게 더욱 투명해진다. 투과 계수 곡선에서 공명 터널링 피크는 더욱 뚜렷해진다.
도 6c는 WEB = WCB인 장벽층 두께에 대한 VB = 0.2V인 경우에 문턱값 이하의 기울기(VB = 0V와 0.2V 사이) 및 온-상태의 전자 터널링 전류(Jtn)를 도시한다. 전자 터널링 전류는 장벽층 두께가 감소함에 따라 단조롭게 증가한다. 문턱값 이하의 기울기는 WEB = WCB = 19ML일 때 73.2mV/dec의 최소값을 갖는다. 문턱값 이하의 기울기는 장벽층 두께가 19ML보다 크거나 작을 때 감소한다. 문턱값 이하의 기울기는 WEB < 12ML 및 WCB = 12ML일때, 장벽층 두께가 줄어들수록 급격히 증가한다. 장벽층 두께가 매우 얇아지면, 장벽층들은 이중장벽 양자 우물 안에서 양자상태를 제한할 수 없다. 이중장벽 양자 우물은 캐리어들에게 투명해지고, 공명 터널링 효과는 손상된다. 온/오프 전류의 비는 낮아지고, 문턱값 이하의 기울기는 커진다. 광학적 장벽층 두께, 즉, WEB = WCB =19ML는 불순물이 함유되지 않은 Si에서 산란되는 전자 평균 자유 경로(mean free path)보다 매우 작기 때문에, 전자들은 산란되지 않고 장벽층을 통해 나아갈 수 있다. 이미터 장벽 영역(32)과 컬렉터 장벽 영역(34)은 이온화된 불순물들로 인한 쿨롱 산란(Coulomb scattering)과 통계적 불순물 요동을 최소화하기 위하여 불순물이 함유되지 않는 것이 바람직하다.
베이스 폭(WB)은 높은 전류 이득 및 빠른 트랜지스터 스위칭 속도를 달성하기 위해 작아야만 한다. 베이스 영역(33)에 투입된 전자들은 베이스 영역(33)에서 페르미 레벨 이상의 몇 kT 보다 높은 에너지를 가질 수 있다. 여기서, k는 볼츠만 상수이고, T는 격자 온도이다. 이러한 전자들은 격자와 열평형을 이루지 않기 때문에 핫 전자라 불린다. 이러한 핫 전자들은 높은 속도로 베이스 영역(33)을 통과하기 때문에, 짧은 통과 시간 및 잠재된 큰 전류 이득을 획득할 수 있다. 금속에서 전자 밀도는 높다. 베이스 영역(33)에서 주입된 전자들은 비탄성 전자-전자 산란들로 인하여 높은 비율의 에너지 손실을 갖는다. 금속들에서 이동가능한 전자들의 평균 자유 경로는 반도체들에서보다 매우 작다. 금속에서, 캐리어 충돌들 간의 평균 자유 시간은, (캐리어 속도를 대략 107cm/s으로 가정하면) 대략 10 내지 100Å의 평균 자유 경로에 대응하는, 상온에서 페르미 레벨 이상의 0.4eV의 에너지를 갖는 전자들의 경우에 대략 10 내지 100fs이다. 이미터와 컬렉터 사이의 총 거리가 산란의 평균 자유 경로보다 매우 작은 경우, 이미터로부터 나온 대부분의 핫 전자들은 이중 장벽들 및 양자 우물을 총알처럼 가로질러 컬렉터에 도달할 수 있다.
디바이스 특성들은 강하게 WB에 의존한다. 이미터 장벽 영역(32)과 컬렉터 장벽 영역(34)을 위한 불순물이 포함되지 않은(100)Si, WEB = WCB = 19ML, 이미터 영역(31), 베이스 영역(33) 및 컬렉터 영역(35)을 위한 (100)NiSi2, VE = 0V, 및 VC = 0.2V와 같은 조건하에서 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터. 전자 쇼트키 장벽 높이(qφbn)는 (100)NiSi2와 (100)Si 사이의 쇼트키 접합의 경우 0.4eV이다. 도 7a는 WB = 1, 2 및 3ML에 대한 VB의 기능으로서 전자와 정공의 터널링 전류들, Jtn 및 Jtp를 나타낸다. 도 7b는 VB가 0V인 경우에 WB = 1, 2 및 3ML에 대해 에너지에 대한 전자 투과 계수(transmission coefficient)를 나타낸다. 도 7c는 WB에 대한 문턱값 이하의 기울기(VB = 0V와 0.2V 사이) 및 VB가 0.2V인 경우에 전자 터널링 전류(Jtn)를 도시한 그래프이다. 도 7b에 도시한 바와 같이, WB가 증가하면 공명 에너지는 감소한다. WB이 1ML에서 2ML로 증가하면, Jtn은 도 7c에 도시한 바와 같이 E1이 감소함에 따라 처음에 증가한다. WB이 2ML에서 3ML로 증가하면, 도 7b에 도시한 바와 같이 E1이 0.2eV보다 낮아진다. 부성미분저항 효과는 VCC 동작 영역에서 일어나, 구동 전류 및 변동(swing)을 낮춘다. WB가 작을수록 E1은 높아지고 넓은 동작 영역을 갖는다. 그러나, E1이 VCC보다 매우 크다면 구동 전류는 충분히 크지 않을 수 있다. 따라서, E1은 VCC보다 커야하지만, 매우 클 필요는 없다. 도 7c는 Jtn이 가장 크고 변동(swing)이 가장 작게 나오는 WB(=2ML)에 대한 광학적 값이 있음을 보여준다.
디바이스 특성들은 쇼트키 장벽 높이들에 의존한다. 이미터 장벽 영역(32)과 컬렉터 장벽 영역(34)을 위한 불순물이 포함되지 않은(100)Si, WEB = WCB = 19ML, 이미터 영역(31), 베이스 영역(33) 및 컬렉터 영역(35)을 위한 동일한 금속, WB = 2ML, VE = 0V, 및 VC = 0.2V와 같은 조건하에서 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터. 상기 금속은 전자의 경우 (100)Si로 전자의 쇼트키 장벽 높이(qφbn)를 갖는다고 가정하라. 도 8a는 qφbn = 0.24, 0.4 및 0.56eV에 대해 베이스 전압의 기능으로서 전자와 정공의 터널링 전류들, Jtn 및 Jtp를 나타낸다. 도 8b는 VB = 0V인 경우에 qφbn = 0.24, 0.4 및 0.56eV에 대해 에너지에 대한 전자 투과 계수(transmission coefficient)를 나타낸다. 도 8c는 qφbn에 대한 문턱값 이하의 기울기 (VB = 0V와 0.2V 사이) 및 온-상태 전자 터널링 전류(Jtn , VB = 0.2V)를 도시한 것이다. qφbn이 줄어들면, E1은 낮아지고 Jtn은 상승한다. Jtn은 qφbn = 0.32eV이고 E1 = 0.2eV일 때 피크에 도달한다. qφbn이 더욱 줄어들면, VCC= 0.2V 동작 영역 내에 서 부성미분저항의 발생 때문에 변동(swing)은 주목할 만큼 크게 낮아질 수 있고 Jtn은 낮아지기 시작한다.
쇼트키 장벽 높이는 디바이스 설계에 있어 중요한 매개변수이다. 쇼트키 장벽 높이는 금속의 일함수, 결정방향, 표면 조건들에 좌우된다. 대부분의 금속/실리콘 또는 실리콘화합물/실리콘 쇼트키 접합의 경우, 표면 페르미 레벨들은 전형적으로 Ei±0.4eV의 영역에 있는, 실리콘 미드 밴드 갭(silicon mid band gap)에 가깝다. 여기서 Ei는 진성(intrinsic) 페르미 레벨이다. 이상적으로, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 바이어스 조건에 따라 n형 또는 p형 트랜지스터 어느 쪽으로든 동작할 수 있는 이극성(ambipolar) 디바이스일 수 있다. 이극성 디바이스들은 오직 한 형태의 디바이스만 조립될 것이므로 조립과정을 단순화할 수 있다. 이극성 디바이스에서는 같은 종류의 금속(혹은 규소화합물)이 다른 금속 영역들(이미터 영역(31), 베이스 영역(33), 컬렉터 영역(35)을 위해 이용될 수 있다. 전자들은 정공들보다 높은 유효 리처드슨 상수와 작은 유효 질량을 갖기 때문에, qφbn이 qφbp보다 약간 크다면 대칭적 구동 전류들(Jtn = Jtp)을 갖는 이극성 디바이스들을 이룰 수 있다. 그러나, 도 8c는 qφbn이 0.56eV(=Eg/2)보다 크다면 구동 전류가 104A/cm2보다 작다는 것을 보여준다. 이극성 디바이스들은 더욱 간단한 제조과정을 갖지만, 그 성능은 최적화되지 않는다. n형 및 p형 디바이스들 모두에게 최상의 성능을 주기 위하여, 각 디바이스는 개별적으로 최적화되어야만 한다.
p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 도4a에 도시된 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터와 유사한 디바이스 구조를 가질 수 있지만, 원자가 밴드에 가까운 금속 페르미 레벨들을 갖는다. 도 9a는 열평형에서 이러한 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 밴드 다이어그램을 나타낸 것이다. p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 다음과 같은 속성을 갖는다: 이미터 장벽층(32) 및 컬렉터 장벽(34)을 위한 불순물이 섞이지 않은 (100)Si, 그리고 WB = 2ML. (100)Si와 접하는 이미터 영역(31), 베이스 영역(33), 및 컬렉터 영역(35)에 대한 정공 쇼트키 장벽 높이는 qφbp이다. p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 VE= 0V 및 VC= -0.2V일 때 바이어스된다. 도 10a는 WEB = WCB = 15ML 및 qφbp = 0.2, 0.3 및 0.4eV에 대해서 VB의 기능으로서 정공과 전자의 터널링 전류들, Jtp 및 Jtn를 나타낸다. qφbp가 작아질 때, E1은 작아지며, 부성미분저항도 낮은 VB에서 생긴다. 정공은 전자에 비해 작은 유효 리처드슨 상수와 큰 유효 질량을 가지기 때문에, qφbp는 정공 구동 전류를 개선하고 전자 누출 전류를 억제하기 위하여 0.3eV보다 작아야한다. 도 10b는 WEB = WCB = 11, 15 및 19ML에 대하여 qφbp에 대한 문턱값 이하의 기울기(VB = 0V와 -0.2V 사이)를 도시한다. 도 10c는 WEB = WCB = 11, 15 및 19ML에 대하여 qφbp에 대한 오프 상태(VB = 0V)에서 Jtp/Jtn의 전류비를 도시한 그래프이다. qφbp를 낮추는 것은 Jtp/Jtn의 전 류비를 높일 수 있다. Jtp/Jtn의 적당한, 예를 들어, 1보다 큰 값을 갖기 위하여, qφbp는 0.25eV보다 작아야한다. 그러나, 부성미분저항 효과로 인하여 qφbp이 너무 작으면, 문턱값 이하의 기울기가 심각하게 낮아진다. 큰 장벽층 두께(WEB 및 WCB)는 Jtp/Jtn의 비를 약간 향상시킬 수 있지만, 구동 전류를 떨어뜨린다.
p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 구동 전류와 문턱값 이하의 기울기에 대한 딜레마를 풀기 위해 이미터와 컬렉터 장벽 영역들(32 및 34)에 대해 이종구조(heterostructure)로 제작될 수 있다. 도 9b는 열평형에서 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 밴드 다이어그램을 나타낸 것이다. 이미터 장벽 영역(90)은 WSi,1의 두께를 갖는 실리콘 층(92), WGe의 두께를 갖는 게르마늄 층(93), 및 WSi,2의 두께를 갖는 실리콘 층(94)으로 이루어진다. 컬렉터 장벽 영역(91)은 WSi ,1의 두께를 갖는 실리콘 층(95), WGe의 두께를 갖는 게르마늄 층(96), 및 WSi ,2의 두께를 갖는 실리콘 층(97)으로 이루어진다. 전도성 밴드 오프셋(98) 및 원자가 밴드 오프셋(99)은 Si와 Ge의 인터페이스에서 각각 0.28 및 0.74eV이다. 도 9c는 투입된 정공의 에너지가 대략 에너지 레벨(E1)과 거의 일치하고 투과 계수가 최대인 공명에서 바이어스된, p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 밴드 다이어그램을 나타낸 것이다.
도 9b에 도시된 바와 같은 구조를 갖는 p형 쇼트키 장벽 양자 우물 공명 터 널링 트랜지스터의 디바이스 특성은 Si와 Ge 층 두께(WSi ,1, WSi ,2 및 WGe)에 좌우된다. p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터가 다음과 같은 속성을 갖는다고 가정하자: 이미터 장벽 영역(90) 및 컬렉터 장벽 영역(91)을 위한 Si/Ge/Si 이종구조들, WSi ,1 = 2ML, 이미터 영역(31), 베이스 영역(33) 및 컬렉터 영역(35)을 위한 (100)CoSi2, WB = 2ML, VE= 0V, 그리고 VC= -0.2V. 정공 쇼트키 장벽 높이(qφbp)는 (100)CoSi2와 (100)Si 사이의 쇼트키 접합에 대해 0.38eV이다. 도 11a는 WSi ,2 = 6, 9 및 12ML에 대하여 WGe의 기능으로서 온 상태 정공 터널링 전류(Jtp)를 도시한다. 도 11b는 WSi,2 = 6, 9 및 12ML에 대하여 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WGe에 대한 문턱값 이하의 기울기(VB = 0V 와 -0.2V 사이)를 도시한 그래프이다. 도 11c는 WSi,2 = 6, 9 및 12ML에 대하여 WGe에 대한 오프 상태(VB = 0V)에서 Jtp/Jtn의 전류비를 도시한 그래프이다. 중요한 WGe범위에서, 온 상태의 전류(Jtp)는 도 11a에 도시한 바와 같이 대략 WGe = 5 및 15ML에서 두 개의 피크를 갖는다. Jtp가 최대가 되면, 문턱값 이하의 기울기는 대략 최소이다. Si/Ge/Si 이종구조는 정공들을 위한 양자 우물을 형성한다. 도 9b에 도시된 트랜지스터 구조는 모두 세 개의 공동에 대한 양자 우물들을 갖는다. Si/Ge/Si 양자 우물에서 불연속적인 에너지 레벨은 공명 터널링에 영향을 줄 수 있다. Ge층 두께(WGe)에 따라, 투과 계수는 공명 에너지 E1에서 이중장벽 양자 우물처럼 예리한 피크를 가지거나, 또는 다중 양자 우물들로 인한 다중 피크를 가질 수 있다. 투과 계수가 여러 가지 에너지들에서 다중 피크를 가질 때, 문턱값 이하의 기울기는 주목할 만큼 낮아진다. Si보다 Ge는 높은 전도성 밴드 에지를 가지기 때문에, Ge 층들(93 및 96)은 전자 터널링 전류를 효과적으로 차단한다. 도 11c에 도시한 바와 같이, 오프 상태의 전류 비(Jtp/Jtn)는 WGe가 증가하면 일반적으로 증가한다.
도 12a는 WGe = 10, 14 및 18ML에 대하여 WSi ,2의 기능으로서 VB = -0.2V에서 온 상태 정공 터널링 전류(Jtp)를 도시한다. 도 12b는 WGe = 10, 14 및 18ML에 대하여 WSi ,2에 대한 문턱값 이하의 기울기(VB = 0V 와 -0.2V 사이)를 도시한 그래프이다. 도 12c는 WGe = 10, 14 및 18ML에 대하여 WSi ,2에 대한 오프 상태(VB = 0V)에서 Jtp/Jtn의 전류비를 도시한 그래프이다. 온 상태의 정공 터널링 전류(Jtp)는 WSi ,2가 줄어들면 증가한다. WGe가 14ML인 경우, WSi ,2가 14ML보다 클 때 문턱값 이하의 기울기는 최소가 된다. WSi ,2가 7ML보다 작을 때 WSi ,2가 줄어들면 문턱값 이하의 기울기는 급격히 증가한다. 장벽층 두께(WSi ,2)가 너무 작으면, 포텐셜 장벽은 캐리어들에게 거의 투명해진다. 양자 우물 내에서 준-기저 상태들은 한정될 수 없다. 공명 에너지에서 투과 계수의 예리한 피크는 모호해지고, 온/오프 전류 비는 줄어들며, 문턱값 이하의 기울기는 낮아진다. 도 6c에 도시한 바와 같은 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서도 유사한 현상이 관찰되었다.
도 13a는 WGe = 10, 14 및 18ML에 대한 VB의 기능으로서 정공과 전자의 터널링 전류들, Jtp 및 Jtn를 나타낸다. 도 13b는 VB가 0V인 경우에 WGe = 10, 14 및 18ML에 대해 에너지에 대한 정공 투과 계수(transmission coefficient)를 보여준다. 도 13a 및 13b에서 WSi ,2는 9ML이다. Ge 층 두께(WGe)를 증가시키는 것은 전자 누출 전류를 효과적으로 억제할 수 있다. WGe = 18ML의 경우 낮은 에너지(대략 0.05eV)에서 투과 계수 곡선에서 또 다른 피크가 있다는 것을 보는 것은 흥미롭다. Si/Ge/Si의 이종 구조는 정공들을 위한 양자 우물을 형성한다. 투과 계수는 다중 양자 우물들로 인하여 여러 개의 피크를 가질 수 있었다. 투과 계수 곡선에서 다중의 피크들이 발생할 때, 오프 상태의 전류 비(Jtp/Jtn)는 낮아지고 문턱값 이하의 기울기는 커진다.
도 14a는 WSi ,2 = 6, 9 및 12ML에 대한 VB의 기능으로서 정공과 전류의 터널링 전류들, Jtp 및 Jtn를 나타낸다. 도 14b는 WSi ,2 = 6, 9 및 12ML에 대해 에너지에 대한 정공 투과 계수(transmission coefficient)를 보여준다. 도 14a 및 14b에서 WGe는 14ML이다. Jtp 및 Jtn 모두는 WSi ,2가 감소하면 증가한다. 장벽 두께가 매우 작으면, 포텍셜 장벽은 캐리어들에게 거의 투명해진다. 준-기저 상태들은 양자 우물 내에서 한정될 수 없다. 정공 투과 계수는 공명 에너지에서 더 이상 예리한 피크를 갖지 않는다. 예를 들어, 도 14b에서 WSi ,2 = 6ML일 때의 투과 계수는 에너지에 대해 상당히 평평하다. 넓은 에너지 범위의 정공들은 이중장벽 양자 우물을 높은 확률로 통과할 수 있다. 공명 터널링 효과는 약해지고, 문턱값 이하의 기울기는 WSi ,2가 매우 작을 때 심각하게 낮아진다.
시뮬레이션 결과들에 기초한 최적화된 디바이스 구조들이 표 1에 나타내었다. 이 장치들의 특성은 표 2에 나타내었다. n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우, Jt , on은 VB = VC = 0.2V인 경우에 온 상태의 구동 전류이고, Jt , off은 VB = 0V 및 VC = 0.2V인 경우에 오프 상태의 누출 전류이고, Vt , lin은 Jtn = 1×103A/cm2 이고 VC = 0.01V인 경우에 VB로 정의되고, Vt , sat은 Jtn = 1×103A/cm2 이고 VC = 0.2V인 경우에 VB로 정의되고, 드레인 유발 장벽 저하(drain induced barrier lowering, DIBL)는 모스펫들을 위한 정의를 따르는 (Vt,lin-Vt,sat)/(0.2V-0.01V)에 의해 정의된다. 이미터는 항상 바닥상태, 즉 VE = 0V. 단자 전압들의 극성들은 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우 거꾸로 된다.
구조 매개변수 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터
이미터 NiSi2 CoSi2
이미터 장벽 Si,WEB = 19ML Si/Ge/Si, WSi .1/WGe /WSi ,2 = 2/14/9ML
베이스 NiSi2, WB = 2ML CoSi2, WB = 2ML
컬렉터 장벽 Si,WCB = 19ML Si/Ge/Si, WSi,1/WGe/WSi,2 = 2/14/9ML
컬렉터 NiSi2 CoSi2
배향 (100) (100)
쇼트키 장벽 높이 qφbn = 0.4eV qφbp = 0.38eV
디바이스 매개변수 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터
Jt ,on(A/cm2) 2.13×105 1.24×105
Jt ,off(A/cm2) 3.95×102 2.38×102
Jt , on/Jt , off 539 520
기울기(mV/dec) 73.2 73.6
Vt , lin(V) 0.079V -0.077V
Vt , sat(V) 0.03V -0.044V
DIBL(mV/V) 262 177
VCC(V) 0.2 0.2
도 15a는 표 1에서 명기한 바와 같이 n형 및 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터들에서, 두 가지 다른 VC에 대해서 VB의 기능으로서 전자 및 정공 터널링 전류(Jtn 및 Jtp)를 나타낸다. Jt는 VCC 범위 내에서 VB의 경우 VB와 함께 기하급수적으로 증가한다. 모스펫의 경우, ID는 문턱값 이하의 영역에서만 VG의 지수함수이다. ID는 디바이스가 강하게 켜졌을 경우에 log(ID)-VG 플롯에서 VG로 포화되어 진다.
도 15b는 n형 및 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터들에서 Jt-VC 특성을 나타낸 그래프이다. n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 구동 전류는 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터보다 대략 70% 크다. p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터가 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터보다 크다면 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터와 동등하게 동작할 수 있다. n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우, Jtn은 VC와 함께 연속적으로 증가하여 결코 포화되지 않는다. 반면, p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우 |VC|가 0.1보다 클 때 Jtp은 VC로 포화한다. p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터보다 드레인 유발 장벽 저하(DIBL)가 작은데, 이는 구조적 차이 때문이다. p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 이미터 장벽 영역(90)과 컬렉터 장벽 영역(91)에서 Si/Ge/Si 이종 접합을 가지지만, n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 두 영역들(32, 34)의 경우 Si 층들을 갖는다. n형 및 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터들 모두의 경우, Jtn 및 Jtp가 VB의 지수함수이기 때문에 Jt-VC 곡선은 VB가 증가할수록 더욱 멀어진다. 도 15c는 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 인버터의 이송 곡선 및 회로도를 나타낸 것이다. p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 그 낮은 구동 전류를 보상하기 위해 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터보다 50% 크다. 디바이스 특성들, 디바이스 구조 및 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터와 모스펫 간에 작동 메카니즘에 있어 너무 많은 차이점들이 있음에도, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 인버터는 균형잡힌 이송 곡선 및 큰 출/입력 이득을 보여준다.
쇼트키 장벽 높이는 금속/반도체 경계면을 가로지르는 주요한 캐리어들을 위한 에너지 레벨들의 어울리지 않음을 측정한 것이다. 쇼트키-모트(Schottky-Mott) 이론은 φM의 일함수를 갖는 금속과 XS의 전자 친화성을 갖는 반도체 사이의 쇼트키 장벽 높이가 φbn = φM - XS가 되어야함을 예측한다. 이 일차이론은 금속과 반도체 사이의 상호작용을 무시한다. 다결정 쇼트키 다이오드들에서 실험적으로 관찰된 쇼트키 장벽 높이들은 쇼트키 장벽 높이가 금속의 일함수에 강하게 의존하지는 않는다는 것을 나타냈다. 이 효과는 페르미 레벨을 고정시키는 경계면 상태들의 고밀도의 존재 때문이었다. 페르미 레벨을 고정시키는 메카니즘은 메탈/실리콘 경계면의 원자 구조에 쇼트키 장벽 높이의 의존성을 제시하지 않았다. 그러나, 많은 최근의 실험들은 페르미 레벨이 고정되지 않았고, 경계면 구조는 쇼트키 장벽 높이의 형성에 있어 중요한 역할을 한다는 것을 제안한다. 가장 잘 알려진 예는 NiSi2-Si(111) 경계면에서 실리콘 화합물 배향에 대한 쇼트키 장벽 높이의 의존도이다. NiSi2의 두 개의 배향들이 Si(111)에 성장할 수 있다: A 타입에서 실리콘 화합물은 기판과 동일한 배향을 갖고, B 타입에서 실리콘 화합물은 면 수직 축<111>을 실리콘과 공유하지만 실리콘에 대해 이 축을 중심으로 180도 회전한다. n형 Si(111)위에 NiSi2의 쇼트키 장벽 높이는 타입 A의 배향에 대해 0.65eV이고 타입 B의 배향에 대해 0.79eV이다. 다른 예로, NiSi2/Si(100) 접합의 쇼트키 장벽 높이는 0.4eV이고, 이는 n형 Si(100) 상에 다결정 니켈 실리콘 화합물의 경우 보통 관찰되는 0.6 ~ 0.7eV의 값과는 매우 다르다.
도 16은 한 개의 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터와 한 개의 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터로 이루어진 인버터 회로의 위에서 내려다 본 레이아웃이다. n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 영역을 보존하기 위해 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에 적층된다. n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우, n-액티브 영역(1601)은 상면의 전극 영역(즉, 컬렉터)을 정의하며, n-베이스 영역(1602)은 중간 및 바닥 전극 영역들(즉, 베이스 및 이미터)을 정의한다. p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우, p-액티브 영역(1611)은 상면의 전극 영역(즉, 이미터)을 정의하며, p-베이스 영역(1612)은 중간 및 바닥 전극 영역들(즉, 베이스 및 컬렉터)을 정의한다. n- 및 p-액티브 영역(1601, 1611)은 전류 흐름의 영역들을 정의한다. p-액티브 영역(1611)은 n형 및 p형 디바이스들 사이에서 균형잡힌 구동 전류들을 갖도록 n-액티브 영역(1601)보다 크다. 인버터의 입력(1622)은 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 베이스 접촉(1632) 및 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 베이스 접촉(1642)에 연결된다. 인버터의 출력(1623)은 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 컬렉터 접촉(1633) 및 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 컬렉터 접촉(1643)에 연결된다. n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터 접촉(1631)은 접지(1621)에 연결된다. p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터 접촉(1641)은 VCC(1624)에 연결된다.
쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 제작하기 위한 제조방법의 예가 아래에 설명될 것이다. 도 17a는 에피택셜 성장 및 산화물 부착 이후 층 구조를 도시한다. 도 17b 내지 17d는 메탈-1 단계 이후에 도 16의 B-B', C-C', D-D' 선들을 따라 자른 단면도들을 각각 도시한다. 표면 준비 및 막 성장은 4×10-11Torr 미만의 기본 압력을 가진 초고진공(UHV) 증착 챔버에서 실행된다. 출발 물질(starting material)은 실리콘(001) 웨이퍼(1701)이다. 웨이퍼는 얇은 휘발성 보호 산화층(thin volataile passivation oxide layer)의 성장에 뒤이어, 반복된 산화 및 에칭을 통하여 정화된다. 그리고 나서, 웨이퍼는 로드락 챔버(load-lock chamber)를 통하여 증착 챔버에 놓인다. 웨이퍼는 초고진공에서 950℃로 10분 동안 가열되고 또 다른 10분 동안의 대략 780℃로 실리콘 빔 흐름을 거쳐, 기판 표면으로부터 휘발성 산화물 및 불순물을 제거하기 위해 대략 30초동안 약 900℃로 간단한 열처리를 거친다. 산화물 제거 이후, 대략 650℃로 분자 빔 에피택시법(molecular beam epitaxy, MBE)에 의하여 100 내지 200Å 두께의 실리콘 버퍼층이 성장된 후, 실리콘 표면의 청결을 더욱 확실히 하기 위하여 약 900℃로 간단한 열처리를 거친다.
불화 칼슘은 대략 12eV의 밴드 갭을 갖는 절연물이다. CaF2 결정은 다이아몬드 구조와 유사한 등축정계(cubic)의 구조를 갖는다. 이 격자 상수는 실리콘과 거의 똑같다 (0.6%의 불일치). 좋은 결정질의 CaF2 막들은 실리콘 표면들에서 분자 빔 에피택시법(MBE)에 의해 성장될 수 있다. 대략 200 ~ 400Å의 두께를 갖는 에피택시얼 불화칼슘(CaF2) 막(1702)은 대략 400 ~ 650℃로 유지되는 웨이퍼 상의 초순수 불화칼슘 화합물 소스 물질의 전자빔 증발과정에 의해 성장된다. 불화칼슘 고체 소스의 증발과정에 의해, 화학량론(stoichiometry)은 Ca:F = 1:2로 유지될 수 있다. 이후 막은 경계면 전하 밀도를 줄이기 위하여 600 ~ 850℃로 신속하게 열처리된다. 불화 칼슘 절연 막(1702)은 상기 디바이스와 하기 기판 사이에 디바이스 절연체를 제공한다. 불화칼슘의 성장 이후, 웨이퍼 온도는 100℃로 미만으로 낮아지고 얇은 실리콘층(20-60Å)은 이 웨이퍼 상에 증착된다. 웨이퍼는 600℃까지 가열되어 미리 증착된 실리콘층의 고상 에피택시(solid phase epitaxy, SPE)를 완성한다. 고상 에피택시 과정에 따라, 에피택시얼 실리콘 층은 분자빔 에피택시법(MBE)에 의해 550 ~ 750℃의 기판온도에서 성장된다. 불화칼슘 위에서 성장한 실리콘 버퍼층(1703)의 총 두께는 대략 100-200Å이다.
NiSi2와 CoSi2는 큐빅 격자 구조를 가지며, 가까운 격자는 실리콘과 일치한다 (NiSi2의 경우 -0.4%와 CoSi2의 경우 -1.2%의 불일치). NiSi2와 CoSi2의 단결정 실리콘 화합물 막들은 초고진공 조건하에 분자빔 에피택시법(MBE) 및 원자에 대해 비약적이고 구조적으로 완벽한 경계면을 가진 원자층 증착(ALD)에 의해 실리콘 기판들 위에 에피택셜로 성장할 수 있다. 이러한 실리콘 화합물 막들은 좋은 층 균일도, 높은 전기 전도성, 훌륭한 열적 안정성과 같은 좋은 전기적 기계적 특성들을 갖는다. 단결정 실리콘 층들은 분자빔 에피택시법(MBE) 및 원자층 증착(ALD)에 의해 초고진공 조건하에서 실리콘 화합물 막들 위에 에피택셜로 성장할 수 있다. 실리콘과 실리콘 화합물(NiSi2와 CoSi2)의 쇼트키 접합은 양자 효과의 원리에 따라 동작하는 이종구조들을 만드는데 이용될 수 있다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 MSMSM 구조는 실리콘 화합물/실리콘/실리콘 화합물/실리콘/실리콘 화합물의 이종구조들로 형성되어, 초고진공 에피택시 기술을 이용하여 제작될 수 있다.
단결정 NiSi2와 CoSi2는 초고진공 조건하에 두 단계의 템플리트(template) 방법(텅 외, 1983년 응용물리 학회지, 888-890쪽 참조)을 이용하여 성공적으로 실리콘(100) 표면들 위에 성장했다. 첫 번째 단계는 핵 생성에 특별히 적합한 조건하에 템플레이트 층을 성장시키는 것이고, 두 번째 단계는 동종에피텍셜 성장에 적합한 조건 하에 템플레이트 층의 상부에 성장 시키는 것이다. 이러한 방법으로, 얇은 에피택셜 층이 고온에서의 이어지는 에피택셜 성장 이전에 낮은 온도에서 형성되는 것이다. 예를 들면, 금속 또는 실리콘 화합물 물질로 된 약간의 단일층들은 상온에서 분자빔 에피택시법 챔버에서 분리된 금속 및 실리콘 e-빔 소스들로부터 증착된다. 대략 400 ~ 500℃에서 짧은 시간의 열처리(1 ~ 5분) 이후에, 에피택셜 실리콘 화합물 층은 뒤따르는 실리콘 화합물 성장을 위한 템플레이트 층으로서 이용될 수 있다. 바람직한 두께의 두꺼운 실리콘 화합물 층은 상온 이상에서 금속 및 실리콘의 화학량적인 동시 증착에 의해 템플레이트 층의 상부에 형성되고, 이후 대략 450 ~ 800℃에서 열처리가 뒤따른다.
CoSi2 막(1704)은 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 컬렉터로서 두 단계 성장 과정을 이용하는 초고진공 분자 빔 에피택시 챔버에서 웨이퍼 상에 성장한다. 처음, 대략 10Å 두께의 템플레이트 층이 Co와 Si의 화학량론적 동시증착에 의해 성장되고, 1분 동안 400℃에서 진공하에 제자리에서(in situ)자연스럽게 열처리된다. 얇은 CoSi2 템플레이트의 성장에 이어, 두꺼운 CoSi2 막이 450℃의 기판 온도에서 Co와 Si의 동시층착에 의해 최종 총 두께가 200 ~ 400Å까지 성장한다.
Si/Ge/Si 복합막(1705)은 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 컬렉터 장벽 층으로서 웨이퍼 상에 에피텍셜로 성장한다. 복합막(1705)은 200℃의 기판 온도에서 원자층증착(ALD)에 의해서 순차적으로 증착되는 2ML의 실리콘, 14ML의 게르마늄, 및 9ML의 실리콘으로 구성된다. 복합막(1705)은 그리고나서 2분 동안 700℃에서 열처리된다.
원자층 증착(ALD)은 화학증기 증착(CVD)을 기초로 하는 코팅 기술이다. 주요 차이점은 막 두께에 대해 정밀한 제어를 달성하기 위해 원자층 증착에서는 이성분 반응(binary reaction)이 두 개의 반응들로 절반 분할되는 것이다. 원자층 증착은 원자 규모에서 정밀한 두께 제어 및 높은 등각성(conformality)과 함께 기판들을 코팅하기 위하여 순차적인 반응들을 이용한다. 각 과정(dose) 동안, 원자층 증착을 정밀한 단층 성장이 본질적으로 가능한 자기-제한 과정으로 만들면서, 반응물들은 기판 위에 액티브 사이트(active sites)를 완전히 포화시킨다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 디바이스 구조의 경우, 다른 층들은 두께 제어에 대해 다른 요구조건들을 갖는다. 원자층 증착(ALD)과 분자빔 에피택시법(MBE)의 두 가지의 에피텍셜 기술들은 다른 두께 요구 조건들로 여러 층들을 성장시키기 위하여 초고진공 증착 챔버에서 통합된다.
2ML 두께를 갖는 CoSi2 막(1706)은 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 베이스로서 200℃의 포화 온도에서 원자층 증착에 의해 웨이퍼 상에 성장하고, 1분 동안 400℃에서 열처리된다. Si/Ge/Si 복합막(1707)은 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터 장벽으로서 Si/Ge/Si 복합막(1705)와 동일한 성장 조건하에 웨이퍼 상에 성장한다. Si/Ge/Si 복합막(1707)은 9ML의 실리콘, 14ML의 게르마늄 및 2ML의 실리콘으로 구성되고, 이들은 원자층 증착법에 의하여 순차적으로 증착된다. CoSi2 막(1708)은 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터로서 CoSi2 막(1704)과 동일한 성장 조건하에 웨이퍼 상에 증착된다.
Si 버퍼층(1709)은 Si 템플레이트 기술을 이용하여 웨이퍼 상에 분자빔 에피택시법(MBE)에 의해 에피택셜로 성장한다. 대략 25Å의 얇은 실리콘은 우선 상온에서 증착되어 2분 동안 대략 500℃에서 간단히 열처리 된다. 이 Si 층은 Si 원자핵들(nuclei) 및 오버레이어(overlayer)의 에피택셜 배향을 확실하게 하도록 Si 얇은 Si 층의 이어지는 성장을 위한 템플레이트 역할을 한다. 실리콘 도금(silicon overlay)은 대략 500℃의 포화 온도에서 Si 템플레이트 층 위에서 분자빔 에피택셜법에 의해 성장한다. Si 버퍼층(1709)의 총 두께는 대략 100 ~ 200Å이다.
CaF2 막(1710)은 CaF2 막(1702)과 동일한 성장 조건하에 웨이퍼 상에 에피택셜로 성장한다. 이 CaF2 절연막(1710)은 상부의 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터와 하부의 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 사이에서 디바이스 절연을 제공한다.
Si 버퍼층(1711)은 Si 막(1703)과 동일한 성장 조건하에 웨이퍼 상에 에피택셜로 성장한다. Si 버퍼층들(1703, 1709, 1711)은 이들 위에 성장하는 층들의 균일성 및 결정성을 향상시키기 위한 것이다.
NiSi2 막(1712)은, n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터로서, 두 단계 성장 과정을 이용하는 초고진공 분자 빔 에피택시 챔버에서 웨이퍼 상에 성장한다. 처음, 대략 25Å 두께의 NiSi2 템플레이트 층이 Ni와 Si의 화학량론적 동시 증착에 의해 성장되고, 열처리되어 NiSi2의 에피택셜 성장을 유도하기 위하여 2분 동안 500℃에서 열처리 된다. Ni와 Si는 이후 상온에서 이 템플레이트 층 위에 최종 총 두께가 200 ~ 400Å까지 증착되고, NiSi2 막의 결정질을 향상시키도록 2분 동안 750℃에서 뒤 이어 고온 열처리 된다.
19ML의 두께를 가지는 Si 층(1713)은 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터로서 200℃의 기판 온도에서 원자 증착법에 의해 웨이퍼 상에 성장되고, 2분 동안 700℃에서 열처리된다. 2ML의 두깨를 갖는 NiSi2 막(1714)은 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 베이스로서 200℃의 기판 온도에서 원자 증착법에 의해 웨이퍼 상에 성장되고, 1분 동안 800℃에서 열처리된다. 19ML의 두께를 가지는 Si 층(1715)은 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 컬렉터 장벽층으로서 Si 층(1713)과 동일한 조건하에 웨이퍼 상에 성장한다. 200~400Å의 두께를 갖는 NiSi2 막(1716)은 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 컬렉터로서 NiSi2 막(1712)과 동일한 조간하에 웨이퍼 상에 성장한다. 대략 500Å의 두께를 갖는 SiO2 층(1717)은 보호막을 입히기 위하여 웨이퍼 상에 증착된다. 그리고 나서, 웨이퍼를 초고진공 챔버로부터 꺼낸다.
예시된 레이아웃 및 과정 흐름에서, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 에피택셜 성장에 의해 형성된 수직 구조를 갖는다. n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 영역을 남겨두기 위하여 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 상부에 적층 된다. n형 및 p형 디바이스 둘 다 컬렉터, 베이스 및 이미터를 위한 세 가지 실리콘 화합물 전극층들을 갖는다. 위에서 아래로, 상기 세 개의 전극 층들은 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우 컬렉터/베이스/이미터이고, p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 경우 이미터/베이스/컬렉터이다. 디지털 회로들에서, n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터들은 때때로 접지되고, p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터들은 때때로 VCC에 연결된다. 두 디바이스들 간에 작은 신호 결합을 최소화하기 위하여, n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 하부 전극과 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 상부 전극은 이미터들이다. 또한, AC 커플링을 더 줄이기 위하여, 두 이미터 층들 사이에, 에피택셜 실리콘 화합물로 만들어진, 접지면(ground plane)을 삽입하는 것도 가능하다.
도 17c에 도시한 바와 같이, 이웃하는 디바이스들 사이에 접촉 이음(contact landing) 및 디바이스 절연을 위한 영역을 제공하도록 메사들(mesas)이 형성된다. n-액티브 영역(1601)은 n-상부 전극 메사(1721)를 정의한다. n-베이스 영역(1602)은 n-베이스 메사(1722)를 정의한다. p-액티브 영역(1611)은 p-상부 전극 메사(1723)를 정의한다. p-베이스 영역(1612)은 p-베이스 메사(1724)를 정의한다. 포토리쏘그래피 처리(photolithographic process) 및 고-선택성 습식 에칭(high-selectivity wet ech)이 메사 형성에 이용된다. 베이스 영역(1602, 1612)은 베이스 층들(1706, 1714)의 영역들뿐만 아니라 하부 전극 층들(1704, 1712)의 영역들도 정의한다. 반도체 장벽층들(1707, 1715)은 베이스 메사 형성(1722, 1724) 동안에 베이스 층들(1706, 1714) 위에 남는다. 메사 형성(1721~1724) 이후에, SiO2의 층간절연(ILD) 층(1731)이 저압 화학 증기 증착법(low-pressure chemical vapor deposition, LPCVD)에 의해 웨이퍼 상에 증착되고, 전체 평탄도를 위하여 화학 기계 연마(chemical mechanical polishing, CMP)에 의해 처리된다. n-상부 전극 메사 위의 층간 절연층의 최종 두께는 대략 1000Å이다.
접촉 마스크들(1631, 1632, 1633)은 각각 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터, 베이스 및 컬렉터 층들에 컨택홀들(contact holes)을 정의한다. 접촉 마스크들(1641, 1642, 1643)은 각각 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 이미터, 베이스 및 컬렉터 층들에 컨택홀들(contact holes)을 정의한다. 각 전극층으로의 접촉은 그 자체의 광 마스크(photo mask) 및 접촉 식각 (contact etch)을 갖는다. 총 6개의 전극층들을 위한 6개의 접촉 마스크들이 있다. 질화규소 측벽 스페이서들(1741, 1742)은 도 17d 및 17b에 도시한 바와 같이 Si3N4의 관습적인 증착법(LPCVD 또는 ALD)과 이종 식각법(anisotropic etch)에 의해 각각 하부 전극으로의 컨택홀들에 형성된다. 측벽 스페이서들(1741, 1742)은 컨택플러그들(contact plugs) 및 상기 베이스 전극층들(1706, 1714) 사이에 자체 정렬된 전기적 절연을 제공한다. 측벽 스페이서들(1741, 1742)을 사용하지 않는다면, 두 개의 추가 마스크들은 불가피하게 트랜지스터 크기를 증가시키는 두 하부 전극층들(1704, 1712)을 위하여 메사들을 생성할 필요가 있을 것이다. 베이스 층들(1706, 1714)은 아주 미세하게 얇기 때문에, 다른 컨택 식각들(contact etches) 및 포토레지스트 제거(photoresist strips)로부터 베이스 층들에 대한 화학적 과식각(chemical over-etch) 및 플라즈마 손상을 피하기 위하여 다른 이미터/컬렉터 컨택홀들을 개방한 후 베이스 컨택홀들이 개방된다. 반도체 장벽 층들(1707, 1715)은 베이스 컨택 식각에서 식각정지 층들로 이용된다. 텅스텐과 같은 금속이 컨택플러그(1743)로서 컨택홀을 채우도록 증착된다. 그리고 나서, 웨이퍼 표면에서 텅스텐을 제거하고 전체 평탄도를 이루기 위하여 화학 기계 연마(CMP)를 이용한다. 낮은 k의 유전 물질(1751)의 층이 증착된다. 이후 유전층(1751)은 금속-1의 경우 트렌치(trenches)를 만들기 위하여 패턴을 식각한다. 구리와 같은 금속이 증착되고 연마되어 상호연결을 위한 금속-1 층(1752)을 형성한다.
본 출원에서 개시된 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 이전에 설명한 종래 기술의 디바이스들(MBT 및 RTT)과 적어도 다음의 기본적인 측면들에 있어서 다르다:
1. 메탈 베이스 트랜지스터(MBT)는 MIMIM 구조(도 1a 참조)에서 쇼트키 접합이 없고, MIMS 구조(도 1b 참조)에서 하나의 쇼트키 접합을 가지며, SMS 구조(도 1c 참조)에서 두 개의 쇼트키 접합을 가진다. 반면, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 MSMSM 구조(도 3 참조)에서 네 개의 쇼트키 접합을 갖는다.
2. MIMIM 구조(도 1a 참조) 또는 MIMS 구조(도 1b) 구조 중 어느 하나를 갖는 메탈 베이스 트랜지스터(MBT)의 경우, 이미터 장벽은 절연체이다. MIMS 구조(도 1b 참조) 또는 SMS 구조(도 1c) 구조 중 어느 하나를 갖는 메탈 베이스 트랜지스터(MBT)의 경우, 컬렉터 영역은 매우 미세하게 얇지 않다. 컬렉터 영역은 컬렉터 전극에 가깝게 매우 무겁게 불순물이 첨가된다. 컬렉터 영역으로의 접촉은 저항 접촉(ohmic contact)이다. 반면, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 두 개의 반도체 장벽들, 즉, 이미터 장벽 영역(32) 및 컬렉터 장벽 영역(34)을 갖는다. 두 개의 장벽들은 아주 미세하게 얇고 (100Å 미만 또는 바람직하게는 50Å 미만), 일반적으로 통계적 도펀트 변동 및 불순물 확산을 최소화하도록 불순물이 첨가되지 않는다.
3. MIMIM 구조(도 1a 참조) 또는 MIMS 구조(도 1b) 구조 중 어느 하나를 갖는 메탈 베이스 트랜지스터(MBT)는 핫 캐리어 주입으로 인한 신뢰성 논란을 만들며, 그 절연 장벽을 통하여 전류를 흐르게 허용한다. 반면, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 그 전류 경로에 절연체가 있지 않다.
4. 메탈 베이스 트랜지스터(MBT)는 공명 터널링의 원리로 동작하지 않는다. 일반적으로 이 디바이스는 투입된 전자들은 베이스에서 페르미 레벨 이상의 높은 에네지를 갖도록 바이어스된다. 베이스에서 불연속적인 에너지 레벨들은 높은 에너지에 가깝기 때문에, 투입된 핫 전자들은 거의 연속적인 에너지 레벨들을 갖는다. 반면, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 매우 작은 베이스 폭 때문에 양자 우물에서 오직 하나의 에너지 상태만 일반적으로 갖는다. 구동 전류는 투입된 전자들이 양자 우물에서 첫 번째 불연속 에너지 레벨에 가까운 에너지를 가짐에 따라 공명 터널링에 의해 향상된다.
쇼트키 장벽 양자 우물 공명 터널링 트랜지스터와 종래의 공명 터널링 트랜지스터가 이중장벽 양자우물 구조로 되어 있음에도, 이들은 디바이스 구조 및 동작 메커니즘에 있어서 다음과 같은 기본적인 차이점을 갖는다.
1. 공명 터널링 트랜지스터(RTT)의 경우 양자우물 영역은 반도체이지만, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터(SBQWRTT)의 경우 양자우물 영역은 메탈 또는 실리콘 화합물이다.
2. 공명 터널링 트랜지스터는 쇼트키 접합이 없지만, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 그 MSMSM 구조에서 네 개의 쇼트키 접합을 갖는다.
3. 공명 터널링 트랜지스터는 그 부성미분저항 때문에 오실레이터와 같은 회로 어플리케이션에 주로 이용된다. 이 디바이스는 피크와 밸리 지점 사이에서 일반적으로 바이어스된다. 대부분의 회로 어플리케이션들의 경우, 부성미분저항은 원치않는 진동 및 구동 전류 감쇠를 가져올 수 있다. 반면, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는, 일반적인 목적의 트랜지스터로서, 원치 않는 부성미분저항을 피하기 위해 피크 지점 이하에서 일반적으로 바이어스된다.
4. 공명 터널링 트랜지스터는 일반적으로 양자우물에서 여러 가지 에너지 레벨들을 갖기 때문에, I-V 특성은 다중의 피크를 보여준다. 반면, 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터는 일반적으로 양자우물에서 단일의 에너지 상태를 갖는다. 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 I-V 특성은 다중의 피크를 제외하고 BJT 및 MOSFET과 같은 종래의 트랜지스터들과 유사하다.
본 발명이 특정 실시예들에 대하여 설명되었지만, 상세한 설명은 본 발명의 실례를 들기 위함이지 본 발명을 한정하기 위한 것은 아니다. 첨부된 청구항에서 정의된 바와 같은 본 발명의 사상 및 범위를 벗어나지 않는 한 다양한 변경들 및 응용들이 당업자에 의해서 이루어질 수 있다.
변형의 일례가 도 18에 도시되는 데, 여기서 베이스 영역(1810)은 금속과 반도체의 초격자 구조이다. 전통적인 정의에 의해, 초격자는 좁은 밴드 갭 반도체와 넓은 밴드 갭 반도체의 얇은 층이 교대로 이루어진 주기적 구조이다. 초격자는 본 발명에서 넓은 의미가 있다. 금속(또는 규소화합물)과 반도체의 층들이 교대로 이루어진 주기적 구조일 수 있다. 도 18에서, 베이스 영역(1810)은 제1메탈 베이스 영역(1803), 반도체 베이스 장벽 영역(1804), 및 제1메탈 베이스 영역(1805)으로 이루어진다. WS는 반도체 베이스 장벽 영역(1804)의 두께이고, WB는 메탈 베이스 영역(1803, 1805)의 두께이다 (상기 두 개의 메탈베이스 층들은 동일한 두께를 갖는다고 가정하자). 메탈 베이스 영역들(1803, 1805)의 적어도 하나는 베이스 단자(37)에 연결된다. 베이스 영역이외에, 초격자는 이미터와 컬렉터 영역들에도 이용될 수 있다.
도 19a는 초격자 베이스 구조를 가진 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에 대해 WS에 대한 문턱값 이하의 기울기(VB = 0 및 0.2V 사이) 및 온 상태의 전자 터널링 전류(Jtn)(VB = 0.2V에서)을 도시한다. 불순물이 섞이지 않은 (100)Si가 이미터 장벽 영역(1802), 반도체 베이스 장벽 영역(1804), 및 컬렉터 장벽 영역(1806)에 이용된다. (100)NiSi2는 이미터 영역(1801), 메탈 베이스 영역들(1803, 1805), 및 컬렉터 영역(1807)에 이용된다. 쇼트키 장벽 높이(qφbn)는 (100)NiSi2와 (100)Si 사이에서 0.4eV. WEB = WCB = 19ML. WB = 2ML. VE = 0V 및 VC = 0.2V. WS가 10ML보다 클 때, Jtn 및 문턱값 이하의 기울기는 거의 WS와 독립적이다. WS가 10ML보다 작을 때, 문턱값 이하의 기울기는 WS가 줄어들면 급격히 증가하고, Jtn 은 WS가 줄어들면 급격히 감소한다. WS가 줄어들어 0이되면, WB는 두배가 되고 E1가는 작아진다. Jtn 및 문턱값 이하의 기울기는 작은 E1에서 발생하는 부성미분저항으로 인해 낮아진다.
도 19b는 초격자 베이스를 갖는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 VB의 기능으로서 전자와 정공의 터널링 전류들 Jtn 및 Jtp 를 나타낸 그래프이다. 부성미분저항은 작은 WS의 경우 작은 VB에서 일어난다. 피크 대 밸리(peak-to-valley) 비는 WS가 줄어듦에 따라 증가한다. 문턱값 이하의 기울기는 부성미분저항이 발생하기 전 충분히 VB가 작다면 WS와 거의 독립적이다. VB = 0V에서 Jtn은 Jtp보다 세자릿수만큼 크다.
도 1a는 MIMIM 구조를 갖는 메탈 베이스 트랜지스터의 디바이스 구조 및 에너지 밴드 다이어그램을 도시한다.
도 1b는 MIMS 구조를 갖는 메탈 베이스 트랜지스터의 디바이스 구조 및 에너지 밴드 다이어그램을 도시한다.
도 1c는 SMS 구조를 갖는 메탈 베이스 트랜지스터의 디바이스 구조 및 에너지 밴드 다이어그램을 도시한다.
도 2a는 공명 터널링의 바이어스 조건하에 이중장벽 AlGaAs/GaAs/AlGaAs 공명 터널링 다이오드의 에너지 밴드 다이어그램이다.
도 2b는 공명 터널링의 바이어스 조건하에 가파른 이미터와 이중장벽 AlGaAs/GaAs/AlGaAs 양자우물 베이스를 갖는 공명 터널링 트랜지스터의 에너지 밴드 다이어그램이다.
도 3은 금속-반도체-금속-반도체-금속(MSMSM) 구조를 갖는 본 발명에 따른 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터(SBQWRTT)의 개략도이다.
도 4a 내지 4e는 여러가지 바이어스 조건하에 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 밴드 다이어그램들이다.
도 5a는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 전자 에너지에 대한 투과 계수(transmission coefficient)의 상관관계를 보여주는 그래프이다.
도 5b는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 전류-전압 특성 곡선을 예시한 그래프이다.
도 6a는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WEB = WCB = 13, 19 및 25ML에 대한 베이스 전압(VB)의 기능으로서 전자와 정공의 터널링 전류들, Jtn 및 Jtp를 나타낸 그래프이다.
도 6b는 VB가 0V인 경우에 WEB = WCB = 13, 19 및 25ML에 대해 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서의 전자 에너지에 대한 전자 투과 계수(transmission coefficient)의 상관관계를 보여주는 그래프이다.
도 6c는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 장벽층 두께(WEB=WCB)에 대한 문턱값 이하의 기울기 및 전자 터널링 전류(Jtn)를 도시한 그래프이다.
도 7a는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WB = 1, 2 및 3ML에 대한 VB의 기능으로서 전자와 정공의 터널링 전류들, Jtn 및 Jtp를 나타낸 그래프이다.
도 7b는 VB가 0V인 경우에 WB = 1, 2 및 3ML에 대해 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서의 전자 에너지에 대한 전자 투과 계수(transmission coefficient)의 상관관계를 보여주는 그래프이다.
도 7c는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WB에 대한 문턱값 이하의 기울기 및 전자 터널링 전류(Jtn)를 도시한 그래프이다.
도 8a는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 qφbn = 0.24, 0.4 및 0.56eV에 대한 VB의 기능으로서 전자와 정공의 터널링 전류들, Jtn 및 Jtp를 나타낸 그래프이다.
도 8b는 VB가 0V인 경우에 qφbn = 0.24, 0.4 및 0.56eV에 대해 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서의 전자 에너지에 대한 전자 투과 계수(transmission coefficient)의 상관관계를 보여주는 그래프이다.
도 8c는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 qφbn에 대한 문턱값 이하의 기울기 및 전자 터널링 전류(Jtn)를 도시한 그래프이다.
도 9a는 열평형에서 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 밴드 다이어그램을 나타낸 것이다. 이미터와 컬렉터 장벽들은 불순물이 섞이지 않은 같은 종류의 반도체 층으로 형성된다.
도 9b는 열평형에서 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 밴드 다이어그램을 나타낸 것이다. 이미터와 컬렉터 장벽들은 Si/Ge/Si 이종구조(heterostructure)로 형성된다.
도 9c는 공명에서 바이어스된, 도 9b에 도시된 바와 같은 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 밴드 다이어그램을 나타낸 것이다. 이미터와 컬렉터 장벽들은 Si/Ge/Si 이종구조(heterostructure)로 형성된다.
도 10a는 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WEB = WCB = 15ML 및 qφbp = 0.2, 0.3 및 0.4eV에 대해서 VB의 기능으로서 정공과 전자의 터널링 전류들, Jtp 및 Jtn를 나타낸 그래프이다.
도 10b는 WEB = WCB = 11, 15 및 19ML에 대하여 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 qφbp에 대한 문턱값 이하의 기울기를 도시한 그래프이다.
도 10c는 WEB = WCB = 11, 15 및 19ML에 대하여 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 qφbp에 대한 오프 상태에서 Jtp/Jtn의 전류비를 도시한 그래프이다.
도 11a는 WSi ,2 = 6, 9 및 12ML에 대하여 WGe의 기능으로서 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 온 상태 정공 터널링 전류(Jtp)를 도시한 그래프이다.
도 11b는 WSi ,2 = 6, 9 및 12ML에 대하여 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WGe에 대한 문턱값 이하의 기울기를 도시한 그래프이다.
도 11c는 WSi ,2 = 6, 9 및 12ML에 대하여 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WGe에 대한 오프 상태에서 Jtp/Jtn의 전류비를 도시한 그래프이다.
도 12a는 WGe = 10, 14 및 18ML에 대하여 WSi ,2의 기능으로서 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 온 상태 정공 터널링 전류(Jtp)를 도시한 그래프이다.
도 12b는 WGe = 10, 14 및 18ML에 대하여 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WSi ,2에 대한 문턱값 이하의 기울기를 도시한 그래프이다.
도 12c는 WGe = 10, 14 및 18ML에 대하여 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WSi ,2에 대한 오프 상태에서 Jtp/Jtn의 전류비를 도시한 그래프이다.
도 13a는 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WGe = 10, 14 및 18ML에 대한 VB의 기능으로서 정공과 전자의 터널링 전류들, Jtp 및 Jtn를 나타낸 그래프이다.
도 13b는 VB가 0V인 경우에 WGe = 10, 14 및 18ML에 대해 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서의 에너지에 대한 정공 투과 계수(transmission coefficient)를 보여주는 그래프이다.
도 14a는 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WSi ,2 = 6, 9 및 12ML에 대한 VB의 기능으로서 정공과 전류의 터널링 전류들, Jtp 및 Jtn를 나타낸 그래프이다.
도 14b는 WSi ,2 = 6, 9 및 12ML에 대해 p형 쇼트키 장벽 양자 우물 공명 터널 링 트랜지스터에서의 에너지에 대한 정공 투과 계수(transmission coefficient)를 보여주는 그래프이다.
도 15a는 두 가지 다른 VC에 대해서 VB의 기능으로서 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서의 전자 터널링 전류(Jtn) 및 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서의 정공 터널링 전류(Jtp)를 나타낸 그래프이다.
도 15b는 n형 및 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터들에서 Jt-VC 특성을 나타낸 그래프이다.
도 15c는 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 인버터의 이송 곡선 및 회로도를 나타낸 것이다.
도 16은 한 개의 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터와 한 개의 p형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터로 이루어진 인버터 회로의 위에서 내려다 본 레이아웃이다.
도 17a는 에피택셜 성장 및 산화물 부착 이후 도 16의 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 인버터의 레이아웃 구조를 도시한 단면도이다.
도 17b는 도 16의 B-B' 선을 따라 자른 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 인버터의 단면도이다.
도 17c는 도 16의 C-C' 선을 따라 자른 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 인버터의 단면도이다.
도 17d는 도 16의 D-D' 선을 따라 자른 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터 인버터의 단면도이다.
도 18은 초격자 베이스 구조를 가진 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터의 밴드 다이어그램이다.
도 19a는 초격자 베이스 구조를 가진 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에 대해 WS에 대한 문턱값 이하의 기울기 및 전자 터널링 전류(Jtn)을 도시한 그래프이다.
도 19b는 n형 쇼트키 장벽 양자 우물 공명 터널링 트랜지스터에서 WS = 8, 12 및 16ML에 대한 VB의 기능으로서 전자와 정공의 터널링 전류들 Jtn 및 Jtp 를 나타낸 그래프이다.

Claims (34)

  1. 제1 전기단자에 연결되는 하나 이상의 전도성 베이스 영역들;
    상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제1 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제1 반도체 장벽 영역;
    상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제2 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제2 반도체 장벽 영역;
    상기 제1 반도체 장벽 영역과의 경계면에서 제3 쇼트키 장벽 접합이 형성되며, 제2 전기단자에 연결되는, 상기 제1 반도체 장벽 영역과 접촉하는 전도성 이미터 영역; 및
    상기 제2 반도체 장벽 영역과의 경계면에서 제4 쇼트키 장벽 접합이 형성되며, 제3 전기단자에 연결되는, 상기 제2 반도체 장벽 영역과 접촉하는 전도성 컬렉터 영역을 포함하고,
    상기 제1 반도체 장벽 영역 또는 상기 제2 반도체 장벽 영역 중 적어도 하나는 100Å보다 작은 크기를 갖는 반도체 트랜지스터 디바이스.
  2. 제 1항에 있어서, 상기 제1 반도체 장벽 영역은 상기 하나 이상의 전도성 베이스 영역들 및 상기 전도성 이미터 영역 사이에 놓여 지는 제1층을 포함하고, 상 기 제1층은 100Å보다 얇은 반도체 트랜지스터 디바이스.
  3. 제 2항에 있어서, 상기 제1층은 실리콘을 포함하고, 상기 제1층은 (100) 또는 (110) 결정면과 나란한 반도체 트랜지스터 디바이스.
  4. 제 1항에 있어서, 상기 제2 반도체 장벽 영역은 상기 하나 이상의 전도성 베이스 영역들 및 상기 전도성 컬렉터 영역 사이에 놓여 지는 제2층을 포함하고, 상기 제2층은 100Å보다 얇은 반도체 트랜지스터 디바이스.
  5. 제 1항에 있어서, 상기 제1 반도체 장벽 영역 또는 상기 제2 반도체 장벽 영역은 실리콘, 게르마늄, 탄소 및 III-V 족 화합물 반도체들로 이루어진 그룹으로부터 선택된 반도체 물질을 포함하는 반도체 트랜지스터 디바이스.
  6. 제 1항에 있어서, 상기 제1 반도체 장벽 영역 또는 상기 제2 반도체 장벽 영역들 중 적어도 하나는 50Å보다 얇은 두께의 층 구조를 갖는 반도체 트랜지스터 디바이스.
  7. 제 1항에 있어서, 양자 우물은 상기 제1 반도체 장벽 영역과 상기 제2 반도체 장벽 영역에 의해 제공되는 장벽들 사이에서 상기 하나 이상의 전도성 베이스 영역들에 형성되는 반도체 트랜지스터 디바이스.
  8. 제 1항에 있어서, 상기 하나 이상의 전도성 베이스 영역들은 상기 하나 이상의 전도성 베이스 영역들에 인가되는 전압에 응답하여 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역을 통하는 터널링 전류를 생성하도록 구성되는 반도체 트랜지스터 디바이스.
  9. 제 8항에 있어서, 상기 하나 이상의 전도성 베이스 영역들에서 일함수는 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역 중 적어도 하나에서 원자가 밴드 에지보다 전도성 밴드 에지에 가깝고, 상기 터널링 전류는 주요 캐리어로서 전자들을 갖는 반도체 트랜지스터 디바이스.
  10. 제 9항에 있어서, 상기 하나 이상의 전도성 베이스 영역들에 인가되는 전압은 이미터 전압에 대해 양(positive)인 반도체 트랜지스터 디바이스.
  11. 제 9항에 있어서, 상기 하나 이상의 전도성 베이스 영역들은 20Å보다 얇은 NiSi2의 층을 포함하는 반도체 트랜지스터 디바이스.
  12. 제 11항에 있어서, 상기 NiSi2의 층은 (100)결정면과 나란한 반도체 트랜지스터 디바이스.
  13. 제 8항에 있어서, 상기 하나 이상의 전도성 베이스 영역들에서 일함수는 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역 중 적어도 하나에서 전도성 밴드 에지보다 원자가 밴드 에지에 가깝고, 상기 터널링 전류는 주요 캐리어로서 정공들을 갖는 반도체 트랜지스터 디바이스.
  14. 제 13항에 있어서, 상기 하나 이상의 전도성 베이스 영역들에 인가되는 전압은 이미터 전압에 대해 음(negative)인 반도체 트랜지스터 디바이스.
  15. 제 13항에 있어서, 상기 하나 이상의 전도성 베이스 영역들은 20Å보다 얇은 CoSi2의 층을 포함하는 반도체 트랜지스터 디바이스.
  16. 제 15항에 있어서, 상기 CoSi2의 층은 (100)결정면과 나란한 반도체 트랜지스터 디바이스.
  17. 제 1항에 있어서, 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역 중 적어도 하나는 실질적으로 불순물이 함유되지 않은 반도체 트랜지스터 디바이스.
  18. 제 1항에 있어서, 상기 전도성 이미터 영역, 상기 하나 이상의 전도성 베이스 영역들, 또는 상기 전도성 컬렉터 영역은 메탈, 실리콘 화합물, 게르마늄 화합물, 메탈 화합물 중 하나 이상을 포함하는 반도체 트랜지스터 디바이스.
  19. 제 1항에 있어서, 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역 중 적어도 하나는 Si/Ge 이종접합 구조를 포함하는 반도체 트랜지스터 디바이스.
  20. 제 19항에 있어서, 상기 Si/Ge 이종접합 구조는 60Å보다 작은 결합 두께를 갖는 반도체 트랜지스터 디바이스.
  21. 제 1항에 있어서, 상기 하나 이상의 전도성 베이스 영역들은
    상기 제1 반도체 장벽 영역과 접촉하는 제1 전도성 베이스 영역;
    상기 제1 전도성 베이스 영역과 접촉하는 제2 반도체 장벽 영역; 및
    상기 제2 반도체 장벽 영역과 접촉하는 제2 전도성 베이스 영역을 포함하는 반도체 트랜지스터 디바이스.
  22. 하나 이상의 전도성 베이스 영역들;
    상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제1 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제1 반도체 장벽 영역;
    상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제2 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제2 반도체 장벽 영역;
    상기 제1 반도체 장벽 영역과의 경계면에서 제3 쇼트키 장벽 접합이 형성되는, 상기 제1 반도체 장벽 영역과 접촉하는 전도성 이미터 영역; 및
    상기 제2 반도체 장벽 영역과의 경계면에서 제4 쇼트키 장벽 접합이 형성되는, 상기 제2 반도체 장벽 영역과 접촉하는 전도성 컬렉터 영역을 포함하고,
    상기 하나 이상의 전도성 베이스 영역들은 상기 하나 이상의 전도성 베이스 영역들에 인가되는 전압에 응답하여 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역을 통하는 터널링 전류를 생성하도록 구성되는 반도체 트랜지스터 디바이스.
  23. 제 22항에 있어서, 양자 우물은 상기 제1 반도체 장벽 영역과 상기 제2 반도체 장벽 영역에 의해 제공되는 장벽들 사이에서 상기 하나 이상의 전도성 베이스 영역들에 형성되는 반도체 트랜지스터 디바이스.
  24. 제 22항에 있어서, 적어도 하나의 상기 제1 반도체 장벽 영역 또는 상기 제2 반도체 장벽 영역은 100Å보다 작은 크기를 갖는 반도체 트랜지스터 디바이스.
  25. 하나 이상의 전도성 베이스 영역들;
    상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제1 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제1 반도체 장벽 영역;
    상기 하나 이상의 전도성 베이스 영역들과의 경계면에서 제2 쇼트키 장벽 접합이 형성되는, 상기 하나 이상의 전도성 베이스 영역들과 접촉하는 제2 반도체 장벽 영역;
    상기 제1 반도체 장벽 영역과의 경계면에서 제3 쇼트키 장벽 접합이 형성되는, 상기 제1 반도체 장벽 영역과 접촉하는 전도성 이미터 영역; 및
    상기 제2 반도체 장벽 영역과의 경계면에서 제4 쇼트키 장벽 접합이 형성되는, 상기 제2 반도체 장벽 영역과 접촉하는 전도성 컬렉터 영역을 포함하고,
    상기 전도성 이미터 영역, 상기 하나 이상의 전도성 베이스 영역들, 또는 상기 전도성 컬렉터 영역은 메탈, 실리콘 화합물, 게르마늄 화합물, 메탈 화합물 중 하나 이상을 포함하며,
    상기 제1 반도체 장벽 영역은 상기 하나 이상의 전도성 베이스 영역들 및 상기 전도성 이미터 영역 사이에 놓여 지는 제1층을 포함하고,
    상기 제2 반도체 장벽 영역은 상기 하나 이상의 전도성 베이스 영역들 및 상기 전도성 컬렉터 영역 사이에 놓여 지는 제2층을 포함하며,
    상기 제1층 및 상기 제2층은 50Å보다 얇고,
    상기 제1층 및 상기 제2층은 실리콘으로 이루어지며,
    상기 제1층은 (100) 또는 (110) 결정면과 나란하고,
    양자 우물이 상기 제1 반도체 장벽 영역과 상기 제2 반도체 장벽 영역에 의해 제공되는 장벽들 사이에서 상기 하나 이상의 전도성 베이스 영역들에 형성되며,
    상기 하나 이상의 전도성 베이스 영역들은 상기 하나 이상의 전도성 베이스 영역들에 인가되는 전압에 응답하여 상기 제1 반도체 장벽 영역 및 상기 제2 반도체 장벽 영역을 통하는 터널링 전류를 생성하도록 구성되는 반도체 트랜지스터 디바이스.
  26. 기판;
    제1 반도체 트랜지스터 디바이스;
    제1절연층; 및
    제2 반도체 트랜지스터 디바이스를 포함하고,
    상기 제1 반도체 트랜지스터 디바이스는,
    상기 기판 위에 제1 전도성 하부 전극 층;
    상기 제1 전도성 하부 전극 층과의 경계면에서 제1 쇼트키 장벽 접합이 형성되는, 상기 제1 전도성 하부 전극 층과 접촉하는 제1 반도체 장벽 층;
    상기 제1 반도체 장벽 층과의 경계면에서 제2 쇼트키 장벽 접합이 형성되는, 상기 제1 반도체 장벽 층과 접촉하는 제1 전도성 베이스 층;
    상기 제1 전도성 베이스 층과의 경계면에서 제3 쇼트키 장벽 접합이 형성되는, 상기 제1 전도성 베이스 층과 접촉하는 제2 반도체 장벽 층;
    상기 제2 반도체 장벽 층과의 경계면에서 제4 쇼트키 장벽 접합이 형성되 는, 상기 제2 반도체 장벽 층과 접촉하는 제1 전도성 상부 전극 층을 포함하고,
    상기 제2 반도체 트랜지스터 디바이스는,
    제1 절연층 위에 제2 전도성 하부 전극 층;
    상기 제2 전도성 하부 전극 층과의 경계면에서 제5 쇼트키 장벽 접합이 형성되는, 상기 제2 전도성 하부 전극 층과 접촉하는 제3 반도체 장벽 층;
    상기 제3 반도체 장벽 층과의 경계면에서 제6 쇼트키 장벽 접합이 형성되는, 상기 제3 반도체 장벽 층과 접촉하는 제2 전도성 베이스 층;
    상기 제2 전도성 베이스 층과의 경계면에서 제7 쇼트키 장벽 접합이 형성되는, 상기 제2 전도성 베이스 층과 접촉하는 제4 반도체 장벽 층;
    상기 제4 반도체 장벽 층과의 경계면에서 제8 쇼트키 장벽 접합이 형성되는, 상기 제4 반도체 장벽 층과 접촉하는 제2 전도성 상부 전극 층을 포함하고,
    상기 제1 반도체 장벽 층, 제1 전도성 베이스 층, 및 제2 반도체 장벽 층은 제1 이중장벽 양자 우물을 형성하며,
    상기 제3 반도체 장벽 층, 제2 전도성 베이스 층, 및 제4 반도체 장벽층은 제2 이중장벽 양자 우물을 형성하고,
    상기 제1 이중장벽 양자 우물을 통하는 터널링 전류는 실질적으로 제1 전도성 베이스 층의 전압에 의해 제어되는 3차원 집적 회로.
  27. 제 26항에 있어서, 상기 제1 반도체 트랜지스터 디바이스는 p-타입이고, 제2 반도체 트랜지스터 디바이스는 n-타입인 3차원 집적 회로.
  28. 제 26항에 있어서, 상기 기판은 (100) 또는 (110) 결정면과 나란한 상부면을 갖는 단결정 실리콘을 포함하는 3차원 집적회로.
  29. 제 28항에 있어서, 상기 단결정 실리콘은 상기 제1 절연층과 상기 제1 반도체 트랜지스터 디바이스의 제1 전도성 상부 전극층 사이에 마련되는 3차원 집적회로.
  30. 제 28항에 있어서, 상기 단결정 실리콘은 상기 제1 절연층과 상기 제2 반도체 트랜지스터 디바이스의 제2 전도성 하부 전극층 사이에 마련되는 3차원 집적회로.
  31. 제 26항에 있어서, 상기 제1절연층은 단결정 CaF2를 포함하는 3차원 집적회로.
  32. 제26항에 있어서, 상기 기판과 상기 제1 전도성 하부 전극 층 사이에 위치한 제2절연층을 더 포함하는 3차원 집적회로.
  33. 제26항에 있어서, 상기 제1 전도성 하부 전극 층, 상기 제1 전도성 베이스 층, 상기 제1 전도성 상부 전극 층, 상기 제2 전도성 하부 전극 층, 상기 제2 전도성 베이스 층, 및 상기 제2 전도성 상부 전극 층 중 적어도 하나에 컨택홀(contact hole)을 더 포함하는 3차원 집적회로.
  34. 제26항에 있어서, 상기 제1 전도성 하부 전극 층, 상기 제1 전도성 베이스 층, 상기 제1 전도성 상부 전극 층, 상기 제2 전도성 하부 전극 층, 상기 제2 전도성 베이스 층 및 상기 제2 전도성 상부 전극 층 중 적어도 하나에 형성된 하나 이상의 메사들(mesas)을 더 포함하는 3차원 집적회로.
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