KR20100040152A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는, 본딩 패드가 상면에 배치된 반도체 칩; 상기 반도체 칩의 일측 및 상기 일측과 대향하는 타측에 각각 상호 분리되어 배치되며, 상기 상면과 대향하는 상기 반도체 칩의 하면을 지지하는 제1리드부, 상기 제1리드부와 연결되며 상기 상면과 연결된 측면을 따라 배치된 제2리드부 및 상기 제2리드부와 연결되며 상기 제1리드부와 평 행한 제3리드부를 갖는 리드프레임; 상기 본딩 패드와 상기 각 제3리드부를 연결하는 금속와이어; 및 상기 각 제2리드부 및 상기 각 제3리드부를 감싸며 상기 각 제1리드부를 노출하는 봉지부를 포함한다.

Description

반도체 패키지 및 그의 제조 방법{Semiconductor package and method for fabricating the same}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 전체 높이 및 크기를 줄일 수 있는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.
이러한 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩을 외부 환경으로부터 보호하고, 기판 상에 용이하게 실장되도록 하여 반도체 칩의 동작 신뢰성 확보하기 위한 기술이다.
상기 반도체 패키지는 반도체 소자의 제조 공정이 완료된 웨이퍼를 개개의 독립된 반도체 칩으로 분리시키는 쏘잉 공정, 상기 분리된 각 반도체 칩을 리드프레임 또는 기판과 같은 실장 매체에 실장하는 어태치 공정, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 수행하여 형성된다.
한편, 상기 리드프레임은 반도체 패키지를 제조하기 위하여 반도체 칩이 부착되는 실장 매체이다.
상기 리드프레임은 몸체부, 상기 몸체부로부터 연장된 아웃터리드, 상기 아웃터리드로부터 내측으로 연장된 인너리드, 상기 인너리드의 내부 중심에 위치하여 그 상부면에 반도체 칩이 탑재되는 다이 패들(Die pad) 및 상기 다이 패들에 연결된 타이바로 이루어진다.
상기 리드프레임을 이용한 반도체 패키지는 다이 패들 상에 반도체 칩을 실장한 후, 금속와이어 형성 및 몰딩(Molding) 공정과 아웃터 리드에 대한 포밍(forming) 공정을 거쳐 형성된다.
그러나, 상기 리드프레임을 이용한 반도체 패키지는 외부와의 전기적인 연결을 위한 포밍된 아웃터 리드의 높이 및 길이 만큼 전체 높이 및 크기가 커져 반도체 패키지의 소형화에 한계를 갖는다.
본 발명은 전체 높이 및 크기를 줄일 수 있는 반도체 패키지 및 그의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는, 본딩 패드가 상면에 배치된 반도체 칩; 상기 상면과 대향하는 상기 반도체 칩의 하면을 지지하며, 상기 반도체 칩의 일측 및 상기 일측과 대향하는 타측에 각각 상호 분리되어 배치된 제1리드부를 포함하는 리 드프레임; 상기 본딩 패드와 상기 리드프레임을 연결하는 금속와이어; 및 상기 금속와이어 및 반도체 칩을 감싸며 상기 제1리드부를 노출하는 봉지부를 포함한다.
상기 리드프레임은 상기 제1리드부와 연결되며 상기 상면과 연결된 측면을 따라 배치된 제2리드부 및 상기 제2리드부와 연결되며 상기 제1리드부와 평행한 제3리드부를 더 포함한다.
상기 금속와이어는 상기 제1리드부 또는 상기 제3리드부와 연결된다.
상기 봉지부는 상기 제2리드부 및 상기 제3리드부를 감싼다.
상기 반도체 칩의 높이는 상기 제2리드부의 높이보다 얇다.
상기 제1리드부와 상기 반도체 칩 사이에 개재된 접착부재를 더 포함한다.
상기 노출된 제1리드부 부분에 부착된 외부접속단자를 더 포함한다.
상기 상호 분리되어 배치된 제1리드부와 상기 분리되게 배치된 제1리드부와 각각 연결된 제2리드부 및 제3리드부는 미러(Mirror) 구조를 갖는다.
또한, 본 발명에 따른 반도체 패키지는, 본딩 패드가 상면에 배치된 반도체 칩; 상기 상면과 대향하는 상기 반도체 칩의 하면을 지지하는 제1리드부를 포함하는 리드 프레임; 상기 본딩 패드와 상기 리드프레임을 연결하는 금속와이어; 및 상기 금속와이어 및 반도체 칩을 감싸며 상기 제1리드부를 노출하는 봉지부를 포함한다.
상기 리드프레임은 제1리드부와 연결되며 상기 상면과 연결된 측면을 따라 배치된 제2리드부 및 상기 제2리드부와 연결되며 상기 제1리드부와 평행한 제3리드부를 더 포함한다.
상기 금속와이어는 상기 제1리드부 또는 상기 제3리드부와 연결된다.
상기 봉지부는 상기 제2리드부 및 상기 제3리드부를 감싼다.
상기 제1반도체 칩의 높이는 상기 제2리드부의 높이보다 얇다.
상기 제1리드부와 상기 반도체 칩 사이에 개재된 접착부재를 더 포함한다.
상기 노출된 제1리드부 부분에 부착된 외부접속단자를 더 포함한다.
아울러, 본 발명에 따른 반도체 패키지의 제조 방법은, 예비 제1리드부와, 상기 예비 제1리드부와 연결되며 상기 예비 제1리드부와 수직하게 배치된 제2리드부 및 상기 제2리드부와 연결되며 상기 예비 제1리드부와 평행한 제3리드부를 갖는 리드프레임의 상기 예비 제1리드부 상에 상면에 본딩 패드를 갖는 반도체 칩을 부착하는 단계; 상기 본딩 패드와 상기 제3리드부를 금속와이어로 연결하는 단계; 상기 제2리드부 및 상기 제3리드부를 감싸며 상기 제1리드부가 노출되게 봉지부를 형성하는 단계; 및 상기 예비 제1리드부를 절단하는 단계를 포함한다.
상기 예비 제1리드부의 절단은 상기 리드프레임이 상기 반도체 칩의 일측 및 상기 일측과 대향하는 타측을 감싸는 미러 구조를 갖도록 수행한다.
상기 예비 제1리드부는 블레이드 또는 식각 공정으로 절단한다.
상기 봉지부를 형성하는 단계 후, 상기 봉지부로부터 노출된 상기 제3리드부를 제거하는 단계를 더 포함한다.
상기 봉지부를 형성하는 단계 후, 상기 노출된 제1리드부 부분에 외부접속단자를 부착하는 단계를 더 포함한다.
상기 제2리드부의 높이는 상기 제1반도체 칩의 높이보다 높게 형성한다.
상기 반도체 칩은 접착부재를 매개로 상기 제1리드부 상에 부착한다.
본 발명은 반도체 칩이 배치되는 수납 공간을 갖도록 구성된 리드프레임을 이용하고, 노출된 리드프레임의 하면을 외부와의 전기적인 연결을 위한 볼랜드로 사용함으로써 포밍된 아웃터 리드가 필요 없어 반도체 패키지의 전체 높이 및 크기를 줄일 수 있다.
또한, 외부와의 전기적인 연결을 위한 리드프레임의 하면이 노출됨에 따라 반도체 패키지의 열방출 특성을 개선시킬 수 있다.
그리고, 종래 반도체 칩이 배치되는 다이 패들을 사용하지 않고 인너 리드 상에 반도체 칩을 부착하여 반도체 패키지를 형성함에 따라 반도체 칩 인너리드 상하부에 배치되는 봉지부의 접합 면적이 넓어져 반도체 패키지의 신뢰성을 향상시킬 수 있으며, 접착력 향상을 위해 리드프레임에 적용되는 딤플(Dimple) 또는 슬롯홀(Slot hole)의 형성 공정이 필요 없이 공정을 단순화할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다.
본 발명에 따른 반도체 패키지는, 본딩 패드가 상면에 배치된 반도체 칩과, 상기 상면과 대향하는 상기 반도체 칩의 하면을 지지하며, 상기 반도체 칩의 일측 및 상기 일측과 대향하는 타측에 각각 상호 분리되어 배치된 제1리드부를 포함하는 리드프레임과, 상기 본딩 패드와 상기 리드프레임을 연결하는 금속와이어 및 상기 금속와이어 및 반도체 칩을 감싸며 상기 제1리드부를 노출하는 봉지부를 포함한다.
또한, 본 발명에 따른 반도체 패키지는, 본딩 패드가 상면에 배치된 반도체 칩과, 상기 상면과 대향하는 상기 반도체 칩의 하면을 지지하는 제1리드부를 포함하는 리드 프레임과, 상기 본딩 패드와 상기 리드프레임을 연결하는 금속와이어 및 상기 금속와이어 및 반도체 칩을 감싸며 상기 제1리드부를 노출하는 봉지부를 포함한다.
아울러, 본 발명에 따른 반도체 패키지의 제조 방법은, 예비 제1리드부와, 상기 예비 제1리드부와 연결되며 상기 예비 제1리드부와 수직하게 배치된 제2리드부 및 상기 제2리드부와 연결되며 상기 예비 제1리드부와 평행한 제3리드부를 갖는 리드프레임의 상기 예비 제1리드부 상에 상면에 본딩 패드를 갖는 반도체 칩을 부착하는 단계; 상기 본딩 패드와 상기 제3리드부를 금속와이어로 연결하는 단계와, 상기 제2리드부 및 상기 제3리드부를 감싸며 상기 제1리드부가 노출되게 봉지부를 형성하는 단계 및 상기 예비 제1리드부를 절단하는 단계를 포함한다.
이하에서는, 본 발명의 실시예에 따른 반도체 패키지 및 그의 제조 방법을 상세히 설명하도록 한다.
도 1은 본 발명의 제1실시예에 따른 반도체 패키지를 도시한 단면도이며, 도 2는 본 발명의 제1실시예에 따른 반도체 패키지의 리드프레임을 도시한 평면도이 다.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 패키지(100)는 리드프레임(120) 및 리드프레임(120) 상에 배치된 반도체 칩(110)을 포함한다.
반도체 칩(110)은, 바람직하게, 사각형의 형상을 가지며, 상면(111)에 본딩 패드(112)들이 구비된다.
리드프레임(120)은 반도체 칩(110)이 배치되는 수납 공간을 갖는 형태로 구성되며, 이를 위해, 제1리드부(122), 제2리드부(124) 및 제3리드부(126)를 포함한다.
상기 수납 공간의 바닥에 해당하며, 다이 패들로 역할하는 제1리드부(122)의 상면(121) 상에는 반도체 칩(110)이 배치되며, 제1리드부(122)는 반도체 칩(110)의 하면(113)을 지지한다. 즉, 반도체 칩(110)은 제1리드부(122)의 상면 상에 접착부재(130)를 매개로 페이스 업(Face up) 타입으로 배치된다.
제2리드부(124)는 제1리드부(122)와 일측 단부가 연결되며, 반도체 칩(110)의 상면(111)과 연결된 측면(115)을 따라 배치된다. 제2리드부(124)는 반도체 패키지(100)의 전체 높이를 줄이기 위하여, 바람직하게, 반도체 칩(110)의 높이보다 높은 높이를 갖는다.
제3리드부(126)는 제2리드부(124)의 상기 일측 단부와 대향하는 타측 단부와 연결되며, 제1리드부(122)와 평행하게 배치된다.
리드프레임(120)의 제1리드부(122)는 부분적으로 절단되어 있으며, 이에 따라, 리드프레임(120)은 제1 내지 제3리드부(122, 124, 126)들이 반도체 칩(110)을 기준으로 반도체 칩(110)의 일측 및 상기 일측과 대향하는 타측에 각각 배치되며 전기적으로 분리된 미러(Mirror) 구조를 갖는다.
리드프레임(120)은, 도 2에 도시된 바와 같이, 반도체 패키지(100)의 형성 전, 제1리드부(122)가 연결된 구조를 가지나, 반도체 패키지의 형성 공정 시, 절단부(128)가 제거되어 상호 분리된 미러 구조를 갖는다.
상호 미러 구조로 분리된 제1리드부(122)들의 상면(121) 상에 배치된 반도체 칩(110)의 본딩 패드(112)와 리드프레임(120)의 제3리드부(126)는 금속와이어(140)를 매개로 상호 연결되어 반도체 칩(110)과 리드프레임(120)은 전기적으로 접속된다.
제1리드부(122)의 상면(121) 상에는 반도체 칩(110), 금속와이어(140), 제2리드부(124) 및 상기 제3리드부(126)를 감싸며 제1리드부(122)의 하면(123)을 노출하는 봉지부(150)가 구비된다.
봉지부(150)에 의해 노출된 제1리드부(122)의 하면(123)은 볼랜드로 사용되며, 제1리드부(122)의 하면(123)에는 솔더볼과 같은 외부접속단자(160)가 부착된다.
도 3은 본 발명의 제2실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 앞서 도 1에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 본 발명에 따른 반도체 패키지(200)는 반도체 칩(110)의 일측면(115) 방향으로만 제2리드부(124) 및 제3리드부(126)가 배치된 리드프레임(120)을 포함한다.
반도체 칩(110)은 리드프레임(120)의 제1리드부(123) 상에 배치되며, 제1리드부(123)는 절단된 부분 없이 반도체 칩(110)의 하면(113)을 지지한다.
본 발명에 따른 반도체 패키지(200)는, 특히, 일방향으로 전기적인 연결이 이루어지는 일 방향 패드 칩 패키지에 유용하며, 전체 크기를 줄여 반도체 패키지를 소형화할 수 있다.
도 4는 본 발명의 제3실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 앞서 도 1 및 도 2에 도시 및 설명된 반도체 패키지 및 리드프레임과 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4를 참조하면, 본 발명에 따른 반도체 패키지(300)는, 본 발명의 제1실시예에 따른 반도체 패키지(100)와 달리, 반도체 칩(110)의 하면을 지지하는 제1리드부(122)만을 갖도록 구성된다.
제1리드부(122)는 부분적으로 절단되어 있으며, 제1리드부(122)와 제1리드부(122)들의 상면(121) 상에 배치된 반도체 칩(110)의 본딩 패드(112)는 금속와이어(140)를 매개로 상호 연결되어 반도체 칩(110)과 리드프레임(120)은 전기적으로 접속된다.
제1리드부(122)의 상면(121) 상에는 반도체 칩(110) 및 금속와이어(140)를 감싸며 제1리드부(122)의 하면(123)을 노출하는 봉지부(150)가 구비된다.
봉지부(150)에 의해 노출된 제1리드부(122)의 하면(123)은 볼랜드로 사용되며, 제1리드부(122)의 하면(123)에는 솔더볼과 같은 외부접속단자(160)가 부착된다.
도 5a 내지 도 5d는 본 발명의 제1실시예에 따른 반도체 패키지의 제조 방법을 도시한 공정별 단면도이다.
도 5a를 참조하면, 제1리드부(122), 제1리드부(122)와 수직하게 배치되며, 일측 단부가 제1리드부(122)와 연결된 제2리드부(124) 및 제2리드부(124)의 상기 일측단부와 대향하는 타측 단부와 연결되며 제1리드부(122)와 평행하게 배치된 제3리드부(126)를 갖는 리드프레임(120)을 마련한다. 리드프레임(120)은 제1리드부(122)가 바닥이 되는 수납 공간을 갖는 형태로 구성된다.
그런 다음, 리드프레임(120)의 제1리드부(122) 상면(121) 상에 상면(111)에 본딩 패드(112)가 구비된 반도체 칩(110)을 접착부재(130)를 매개로하여 페이스 업 타입으로 부착한다.
도 5b를 참조하면, 반도체 칩(110)에 구비된 본딩 패드(112)와 대응하는 제3리드부(126) 사이에 금속와이어(140)를 형성하여 반도체 칩(110)과 리드프레임(120)을 전기적으로 연결한다.
이어서, 제1리드부(122)의 상면(121) 상에 제2리드부(124) 및 상기 제3리드부(126)를 감싸며 제1리드부(122)의 하면(123)을 노출하는 봉지부(150)를 형성한 다.
도 5c를 참조하면, 리드프레임(120)의 노출된 제1리드부(122)에 절단 공정을 수행하여 본딩 패드(112)들과 개별적으로 연결된 제3리드부(126)들을 각각 전기적으로 분리시킨다. 이에 따라, 리드프레임(120)은 반도체 칩(110)을 기준으로 반도체 칩(110)의 일측 및 상기 일측과 대향하는 타측을 감싸는 미러 타입으로 배치된다.
상기 절단 공정은 리드프레임(120)의 노출된 제1리드부(122)의 일부분이 절단되게 수행하며, 제1리드부(122)는 블레이드(Blade) 또는 마스크패턴을 이용한 식각 공정으로 절단된다.
상기 절단 공정 후 잔류하는 제1리드부(122)의 하면(123)은 외부접속단자가 부착되는 볼랜드로 사용되며, 이에 따라, 상기 절단 공정은 외부접속단자들의 크기 및 간격 등을 고려하여 수행하며, 상기 절단 공정은 제1리드부(122)는 다수 부분에 수행될 수 있다.
도 5d를 참조하면, 제2리드부(124) 및 제3리드부(126)일 일부분을 감싸는 봉지부(150)로부터 노출된 상기 제3리드부 부분을 제거한다.
이후, 봉지부(150)로부터 노출된 제1리드부(122)의 하면(123)에 외부접속단자를 부착하여 본 발명에 따른 반도체 패키지(100)의 제조를 완료한다.
이상에서와 같이, 본 발명은 반도체 칩이 배치되는 수납 공간을 갖도록 구성된 리드프레임을 이용하고, 노출된 리드프레임의 하면을 외부와의 전기적인 연결을 위한 볼랜드로 사용함으로써 포밍된 아웃터 리드가 필요 없어 반도체 패키지의 전 체 높이 및 크기를 줄일 수 있다.
또한, 외부와의 전기적인 연결을 위한 리드프레임의 하면이 노출됨에 따라 반도체 패키지의 열방출 특성을 개선시킬 수 있다.
그리고, 종래 반도체 칩이 배치되는 다이 패들을 사용하지 않고 인너 리드 상에 반도체 칩을 부착하여 반도체 패키지를 형성함에 따라 반도체 칩 인너리드 상하부에 배치되는 봉지부의 접합 면적이 넓어져 반도체 패키지의 신뢰성을 향상시킬 수 있으며, 접착력 향상을 위해 리드프레임에 적용되는 딤플(Dimple) 또는 슬롯홀(Slot hole)의 형성 공정이 필요 없이 공정을 단순화할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 제1실시예에 따른 반도체 패키지를 도시한 단면도.
도 2는 본 발명의 제1실시예에 따른 반도체 패키지의 리드프레임을 도시한 평면도.
도 3은 본 발명의 제2실시예에 따른 반도체 패키지를 도시한 단면도.
도 4는 본 발명의 제3실시예에 따른 반도체 패키지를 도시한 단면도.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 도시한 공정별 단면도.

Claims (22)

  1. 본딩 패드가 상면에 배치된 반도체 칩;
    상기 상면과 대향하는 상기 반도체 칩의 하면을 지지하며, 상기 반도체 칩의 일측 및 상기 일측과 대향하는 타측에 각각 상호 분리되어 배치된 제1리드부를 포함하는 리드프레임;
    상기 본딩 패드와 상기 리드프레임을 연결하는 금속와이어; 및
    상기 금속와이어 및 반도체 칩을 감싸며 상기 제1리드부를 노출하는 봉지부;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 리드프레임은 상기 제1리드부와 연결되며 상기 상면과 연결된 측면을 따라 배치된 제2리드부 및 상기 제2리드부와 연결되며 상기 제1리드부와 평행한 제3리드부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 금속와이어는 상기 제1리드부 또는 상기 제3리드부와 연결된 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 봉지부는 상기 제2리드부 및 상기 제3리드부를 감싸는 것을 특징으로 하는 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 반도체 칩의 높이는 상기 제2리드부의 높이보다 낮은 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1리드부와 상기 반도체 칩 사이에 개재된 접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 노출된 제1리드부 부분에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 2 항에 있어서,
    상기 상호 분리되어 배치된 제1리드부와 상기 분리되게 배치된 제1리드부와 각각 연결된 제2리드부 및 제3리드부는 미러(Mirror) 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  9. 본딩 패드가 상면에 배치된 반도체 칩;
    상기 상면과 대향하는 상기 반도체 칩의 하면을 지지하는 제1리드부를 포함하는 리드 프레임;
    상기 본딩 패드와 상기 리드프레임을 연결하는 금속와이어; 및
    상기 금속와이어 및 반도체 칩을 감싸며 상기 제1리드부를 노출하는 봉지부;
    를 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 리드프레임은 제1리드부와 연결되며 상기 상면과 연결된 측면을 따라 배치된 제2리드부 및 상기 제2리드부와 연결되며 상기 제1리드부와 평행한 제3리드부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 금속와이어는 상기 제1리드부 또는 상기 제3리드부와 연결된 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 봉지부는 상기 제2리드부 및 상기 제3리드부를 감싸는 것을 특징으로 하는 반도체 패키지.
  13. 제 10 항에 있어서,
    상기 제1반도체 칩의 높이는 상기 제2리드부의 높이보다 낮은 것을 특징으로 하는 반도체 패키지.
  14. 제 9 항에 있어서,
    상기 제1리드부와 상기 반도체 칩 사이에 개재된 접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 9 항에 있어서,
    상기 노출된 제1리드부 부분에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 예비 제1리드부와, 상기 예비 제1리드부와 연결되며 상기 예비 제1리드부와 수직하게 배치된 제2리드부 및 상기 제2리드부와 연결되며 상기 예비 제1리드부와 평행한 제3리드부를 갖는 리드프레임의 상기 예비 제1리드부 상에 상면에 본딩 패드를 갖는 반도체 칩을 부착하는 단계;
    상기 본딩 패드와 상기 제3리드부를 금속와이어로 연결하는 단계;
    상기 제2리드부 및 상기 제3리드부를 감싸며 상기 제1리드부가 노출되게 봉지부를 형성하는 단계; 및
    상기 예비 제1리드부를 절단하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  17. 제 16 항에 있어서,
    상기 예비 제1리드부의 절단은 상기 리드프레임이 상기 반도체 칩의 일측 및 상기 일측과 대향하는 타측을 감싸는 미러 구조를 갖도록 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 16 항에 있어서,
    상기 예비 제1리드부는 블레이드 또는 식각 공정으로 절단하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 16 항에 있어서,
    상기 봉지부를 형성하는 단계 후, 상기 봉지부로부터 노출된 상기 제3리드부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 16 항에 있어서,
    상기 봉지부를 형성하는 단계 후, 상기 노출된 제1리드부 부분에 외부접속단자를 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제 16 항에 있어서,
    상기 제2리드부의 높이는 상기 제1반도체 칩의 높이보다 높게 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제 16 항에 있어서,
    상기 반도체 칩은 접착부재를 매개로 상기 제1리드부 상에 부착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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