KR20100038539A

KR20100038539A - 반도체 영역의 선택적 식각방법 및 반도체소자를 기판으로부터 분리하는 방법

Info

Publication number: KR20100038539A
Application number: KR1020080097552A
Authority: KR
Inventors: 류상완
Original assignee: 전남대학교산학협력단
Priority date: 2008-10-06
Filing date: 2008-10-06
Publication date: 2010-04-15
Also published as: KR101001773B1

Abstract

본 발명은 n-GaN계열의 제1 반도체영역과 상기 제1 반도체영역과 다른 도핑 농도를 갖는 n-GaN계열의 제2반도체 영역을 포함하는 반도체 구조물을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행하여, 제1 반도체영역과 제2 반도체 영역의 에칭 속도가 서로 다르게 하여 반도체 영역의 선택적 식각방법 및 반도체소자를 기판으로부터 분리하는 방법을 제공한다.

GaN, 기판 분리, 전해액, 전해에칭

Description

반도체 영역의 선택적 식각방법 및 반도체소자를 기판으로부터 분리하는 방법{Method of Selectively Etching Semiconductor region, And Separation Method of Semiconductor Device From Substrate}

본 발명은 반도체 영역의 선택적 식각방법에 관한 것으로, 전해에칭 방식을 적용할 때 반도체층의 도핑 정도에 따라서 식각속도가 달라지는 현상을 이용하는 반도체 영역의 선택적 식각방법, 반도체층의 분리방법 및 반도체소자를 기판으로부터 분리하는 방법에 관한 것이다.

발광다이오드의 고효율, 고출력 동작이 요구됨에 따라 LED 칩에서 발생한 열을 신속하게 외부로 방출해야 하는 필요성이 커지고 있다. 현재 가장 높은 열방출 효율을 보이는 구조는 사파이어 기판 위에 성장된 LED 에피를 박리(lift-off) 공정으로 떼어내서 금속 기판에 접착하는 방법을 사용하고 있다. 이로서 낮은 열전도도를 갖는 사파이어 기판을 통하지 않고 높은 열전도도의 금속기판을 통해 열을 방출할 수 있게 되어 고출력의 LED제작에 응용할 수 있다. 또한, 한국등록공보 495215 호는 이러한 방식의 한 예를 설명하고 있다.

그러나, 레이저 광을 이용하는 방식은 공정비용이 많이 소요되고 레이저 노광 영역이 작아서 공정 시간도 많이 걸리는 문제점이 있는 것은 물론이고 레이저 노광에 의해 발생되는 응력 또한 소자의 신뢰성에 나쁜 영향을 미치는 문제점이 있었다.

상술한 문제점을 해결하기 위하여, 동출원인은 새로운 반도체 소자 분리 기술을 개발하였고 이 내용은 미공개 출원번호 제2007-103186호에 기재되어 있다. 그 내용을 간단히 살펴보면, n-GaN계열의 반도체층이 이와는 다른 전도타입인 undoped GaN계열, p-GaN계열의 반도체층에 비해 에칭 속도가 훨씬 빠른 점을 이용하여 반도체 소자를 분리시키는 기술이다.

본 발명은 이 기술의 개량발명으로 상술한 기술에 더하여 더욱 효과적으로 반도체소자를 기판으로부터 분리하는 방법을 제공하기 위한 것이다.

상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적인 고효율은 물론이고, 제조가 용이하고, 제조 단가를 절감할 수 있는 반도체층의 분리방법 및 반도체소자를 기판으로부터 분리하는 방법을 제공 하는데 있다.

상술한 문제점을 해결하기 위한 기술적 수단으로서, 본 발명의 제1측면은 n- GaN계열의 제1 반도체영역과 n-GaN계열의 제2반도체 영역을 기판 상에 준비하는 단계; 상기 제1 반도체영역과 제2 반도체 영역을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행하는 단계; 및 상기 제1 반도체영역과 제2 반도체 영역은 도핑 농도를 상이하게 조절함으로써, 에칭 속도가 서로 다르게 조절되는 반도체 영역의 선택적 식각방법을 제공한다.

"GaN 계열"이라 함은 Ga, N 만으로 이루어진 물질 일수도 있고, Ga, N 이외의 In, Al 등 III족 또는 P, As, Sb 등 V족이 함유된 물질도 포함하는 것으로 해석되어야 한다.

바람직하게는, 전해액은 옥살산 또는 KOH를 함유한다.

본 발명의 제2 측면은 n-GaN계열의 제1 반도체영역과 n-GaN계열의 제2반도체 영역을 기판 상에 준비하는 단계; 상기 제1 반도체영역의 내부에 식각촉진층이 마련되는 단계; 및 상기 제1 반도체영역과 제2 반도체 영역을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행하는 단계를 구비하는 반도체 영역의 선택적 식각방법을 제공한다.

바람직하게는, 제1 반도체영역과 제2 반도체 영역 사이에 도핑되지 않은 GaN계열의 반도체층이 형성된 구조이다.

본 발명의 제3 측면은 제1 기판 상에 n-GaN계열의 제1 반도체영역과 n-GaN계 열의 제2 반도체 영역을 포함하는 반도체 소자부를 준비하는 단계; 상기 반도체 소자부를 제2 기판에 부착하는 단계; 상기 제1 기판과 상기 제2 기판을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행하는 단계를 포함하되, 상기 제1 반도체영역과 제2 반도체 영역은 도핑 농도를 상이하게 조절함으로써 에칭 속도가 서로 다르게 조절되어, 상기 제2 반도체영역이 제거되어 반도체소자를 기판으로부터 분리하는 방법.

본 발명의 제4 측면은 제1 기판 상에 n-GaN계열의 제1 반도체영역과 n-GaN계열의 제2반도체 영역을 포함하는 반도체 소자부를 준비하는 단계; 상기 반도체 소자부를 제2 기판에 부착하는 단계; 상기 제1 기판과 상기 제2 기판을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행하는 단계를 포함하되, 상기 제1 반도체영역의 내부에 식각촉진층이 마련되어 상기 제1 반도체 영역이 상기 제2 반도체영역보다 식각이 촉진되어 우선적으로 제거됨으로써 반도체소자를 기판으로부터 분리하는 방법을 제공한다.

한편, 제2 반도체층은 응용하고자 하는 소자에 따라 반도체 LED 및 LD 구조를 포함할 수도 있다. 즉, 제2 반도체층은 상기 반도체 소자부의 일부를 구성하거나 더미 형태로 반도체 소자의 일부를 형성하지는 않고 반도체소자를 기판으로부터 분리하기 위한 필요에서 삽입될 수도 있다.

제1 기판은 반도체 기판이고, 제2 기판은 금속 기판으로 하면 금속 기판에서는 열을 효과적으로 방출할 수 있는 구조를 가질 수 있다.

본 발명에 의하면, 전해액을 이용한 전해에칭 방식을 통해 기판에 성장된 반도체 구조물을 손쉽게 분리할 수 있어 이 반도체 구조물을 다른 기판에 전이할 수 있게 된다.

본 발명을 LED 제조에 응용하면, 낮은 열전도도를 갖는 사파이어 기판에 성장이 용이한 GaN 계열의 물질을 포함하는 광소자를 성장시키고 이를 높은 열전도도의 금속기판으로 전이함으로써 금속기판을 통해 열을 용이하게 방출할 수 있게 되어 고출력의 LED를 제작할 수 있게 되는 효과가 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시의 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 실시예에 따라서 반도체 영역의 선택적 식각방법을 설명하기 위한 단면도이다.

도 1을 참조하면, 기판(100) 상에 n-GaN계열의 제1 반도체층(120)과 undoped-GaN계열의 반도체층(230), n-GaN계열의 제2 반도체층(240), 활성층(250), p-GaN(260)을 적층한 구조가 도시되어 있다. 상술한 층들이 증착된 기판을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행한다. 전해액은 옥살산 또는 KOH를 함유하는 것이 바람직하다.

한편, 기판(100)은 특별히 한정되지 않은 다양한 종류가 가능하지만, GaN 계열의 경우 사파이어 기판이 바람직하다. 기판(100) 상에는 버퍼층으로 undoped-GaN계열의 반도체층들(110)이 형성될 수 있다. 또한, n-GaN계열의 제2 반도체층(240)과 p-GaN계열의 반도체층(260) 사이에는 활성층(250)이 형성되어 있다.

본 발명에 의하면, n-GaN계열의 제1 반도체층(120)과 n-GaN계열의 제2 반도체층(240)은 도핑 농도를 상이하게 조절함으로써, 에칭 속도가 서로 다르게 조절된다. 즉, 높은 도핑의 반도체인 경우 에칭 속도가 더 빨리 진행된다.

본 발명자들은 n-GaN 계열의 반도체의 전해에칭에서 에칭특성은 GaN 층의 도핑농도에 크게 의존함을 발견하였다. 이를 검증하기 위하여 n형 도핑이 각각 1.0X10¹⁸ cm^-3과 (샘플A) 7.7X10¹⁸ cm^-3인 (샘플B) n-GaN을 undoped GaN 사이에 끼워서 성장한 샘플을 전압을 바꾸어가며 전해에칭을 하였다. 이를 통해 측면을 따라 n-GaN이 전해에칭 되는 속도를 측정할 수 있다. 도 2a는 샘플 A에 대한 에칭속도를 나타내고 있고, 도 2b는 샘플 B에 대한 에칭속도를 보여주고 있다.

도 1을 참조하면, n-GaN계열의 제1 반도체층(120)과 n-GaN계열의 제2 반도체층(240) 사이에 undoped-GaN계열의 반도체층(230)이 형성된 구조이다.

한편, undoped-GaN 계열의 반도체층은 발명의 필수적인 구성요건이 아니며, 이 층이 없어도 원하는 형태의 리프트오프를 구현할 수 있다. 다만 도핑이 다른 두 층의 상대적인 에칭속도 차이를 더 효과적으로 이용하기 위해 중간에 undoped-GaN 층을 삽입하는 것이 더욱 효과적일 것으로 판단된다. 2개의 n-GaN 층을 배치하고, 그 사이에 undoped-GaN (u-GaN)을 삽입한 구조에서 도핑농도가 높은 아래쪽의 n-GaN만 선택적으로 제거해서 리프트오프 공정을 수행할 수 있다. 도핑농도의 차이로 인해 하단의 n-GaN이 완전히 제거되는 동안 상단의 n-GaN은 가장자리 일부에서만 나노구조가 생기는 방식으로 에칭된다. 즉 대부분의 영역에서는 상단의 n-GaN이 그대로 보존된다. 중간에 삽입되는 u-GaN은 하단 n-GaN이 에칭되어 빈 공간으로 이동한 전해액과 상단 n-GaN이 접촉하여 위쪽으로 전해에칭이 일어나는 것을 막는 역할을 한다.

도 2a 및 도 2b를 참조하면, 도핑이 높은 샘플(B)의 경우 에칭속도가 훨씬 크다는 것을 확인할 수 있다. n-GaN은 전해에칭 과정에서 두 가지의 서로 다른 특성을 보인다. 첫 번째는 n-GaN에 나노 크기의 미세한 구멍이 생기는 방식으로 에칭이 되며, 두 번째는 n-GaN 층이 완전히 제거되는 경향을 보인다. 에칭 후의 모습을 각각 도 3a 및 도3b에 도시하였다. 측정결과 샘플 A에서는 모든 전압에서 나노구조가 형성되고, 샘플 B에서는 50-60 V 구간에서는 n-GaN 층이 완전히 제거되나, 나 머지 영역에서는 나노구조가 형성되는 것을 알 수 있다. 도 2에서 빈 원형 심볼은 나노구조 형성, 채워진 원형 심볼은 완전 제거를 의미한다.

따라서 이와 같은 현상을 이용하면, LED 등의 발광소자용 에피구조가 여러개의 n-GaN 층을 가지고 있을 때 도핑양의 적절한 변화와 전압의 조절을 통해 그 중 하나만을 선택적으로 제거하여 리프트 오프를 하는 것도 가능하게 된다. 이러한 현상은 반도체 제조공정에 다양한 형태로 적용할 수 있을 것이다.

도 4는 본 발명의 다른 실시예에 따라서 반도체 영역의 선택적 식각 방법을 설명하기 위한 단면도이다.

설명의 편의를 위해서 도 1과의 차이점을 위주로 설명하면, 도 4에서는 n-GaN계열 반도체층의 식각속도를 증대시키기 위하여 식각촉진층(220a)을 추가로 형성하는 점에서 도 1에 도시된 도면과 상이하다.

식각 촉진층(220a)은 GaN계열의 반도체층을 형성하는 중간에 식각촉진층(220a)을 형성하는 단계를 구비할 수 있다.

식각 촉진층(220a)을 형성하는 구체적인 방식은 특별히 한정되지 않은 다양한 방식으로 가능하지만, 단순한 공정을 이용하는 것이 편리함은 두말할 나위가 없다. 본 발명자들은 GaN계열의 반도체층을 형성하는 중간에 식각촉진층(220a)을 형성하고자 하는 반도체층의 표면을 공기중에 노출시킴으로써 식각촉진층(220a)이 형성되는 현상을 발견하였다. 이러한 현상은 공기 중에 반도체층을 노출시키는 과정에서 수 내지 수십 Å의 자연산화막이 형성되거나, 불순물층이 형성된 것이 식각 촉진층으로 기능하는 것으로 추측할 수 있다.

따라서, 본 발명자들은 공기중에 노출시키는 과정 대신에 고의적으로 고온챔버에서 산소 표면 처리 등으로 산화막을 형성하거나, Si, Ge, Sn 등의 불순물 층을 고의적으로 형성함으로써 식각촉진층으로의 기능을 수행할 수도 있을 것이다. 바람직한 두께는 수 내지 수십 Å의 두께가 될 것으로 보인다.

한편, 식각 촉진층(220a)은 상대적으로 식각이 빠른 속도로 진행되어야 하는 반도체 영역 내부에 삽입되어 식각이 진행될 때 그 부위에서 격렬한 식각을 유발하게 되어 식각 촉진층(220a)이 포함된 반도체 영역은 식각용액이 식각된 식각촉진층(220a)을 통해 넓은 영역으로 주입됨으로써 다른 반도체 영역에 비해 식각이 촉진된다. 따라서, 전술한 바와 같이 반도체 영역의 도핑이 다르지 않은 경우에도 식각촉진층의 삽입 만으로도 소정의 목적을 달성할 수 있게 된다.

도 5는 본 발명의 다른 실시예에 따라서 반도체 영역의 선택적 식각방법을 설명하기 위한 단면도이다.

도 4를 참조하면, 기판(300) 상에 n-GaN계열의 제1 반도체층(320)과 n-GaN계열의 제2 반도체층(330)을 적층한 구조가 도시되어 있고, undoped-GaN계열의 반도체층(310)은 n-GaN계열의 제1 반도체층(320)의 하단에 형성되어 있다. 한편, n-GaN계열의 제1 반도체층(320)은 n-GaN계열의 제2 반도체층(330) 보다 도핑농도가 높고, 그 결과 에칭속도가 큰 값을 갖도록 한다.

도 4를 참조하면, n-GaN계열의 제1 반도체층(320)이 빨리 에칭되면 n-GaN계 열의 제2 반도체층(330)에서 전해에칭이 일어날 때 전류의 경로가 매우 길어지게 된다. 식각이 일어나는 과정의 전류경로가 점선으로 표시되어 있다. 그 결과 n-GaN계열의 제2 반도체층(330)은 전류 흐름의 저항이 커지고, 전해 에칭의 속도가 크게 감소하여 도1과 같이 두 n-GaN층 사이에 undoped GaN을 삽입하지 않고도 제1 반도체층(320) 만을 제거할 수 있다.

상술한 반도체 영역의 선택적 식각방법을 이용하여 반도체 소자를 기판으로부터 분리하는 방법을 설명한다.

도 6은 본 발명의 실시예에 따라서 반도체 소자를 기판으로부터 분리하는 방법을 설명하기 위한 단면도이다.

제1 기판(100) 상에는 n-GaN계열의 제1 반도체층(120)과 undoped-GaN계열의 반도체층(230), n-GaN계열의 제2 반도체층(240), 활성층(250)과 p-GaN계열의 반도체층(260)을을 적층한 구조가 도시되어 있다. 적층된 구조 중 n-GaN계열의 제2 반도체층(240)과 활성층(250)과 p-GaN계열의 반도체층(260)은 최종적으로 반도체 소자부(A)를 구성할 층들로 리프트오프 후에 제2기판으로 전사되어야 한다.

다음으로, 제1 기판(100) 상에 형성된 반도체 소자부(A)를 제2 기판(500)에 부착한다. 다음, 제1 기판(100)과 제2 기판(500)을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행한다. 이 때, n-GaN계열의 제1 반도체층(120)과 n-GaN계열의 제2 반도체층(240)은 도핑 농도를 상이하게 조절함으로써 에칭 속도가 서로 다르게 조절되어, n-GaN계열의 제1 반도체층(120)이 제거됨으로써 반도체소자 부(A)를 기판으로부터 분리된다.

제1 기판(100)은 반도체 기판이고, 제2 기판(500)은 금속 기판을 사용하는 것도 가능하다.

또한, 반도체 소자부를 기판으로부터 분리하는 방법은 도 1을 예를 들어 설명하였지만, 도 4 및 도 5를 실제로 적용하는 것도 가능함은 물론이다. 즉, 도 4의 경우처럼 제2 반도체영역의 내부에 식각촉진층이 마련되어 제1 반도체 영역보다 제2 반도체영역이 식각이 촉진되어 제거됨으로써 반도체소자를 기판으로부터 분리시킬 수 있다. 식각촉진층은 제2 반도체영역을 형성하는 중간에 산화처리, 불순물 처리 또는 공기중 노출함으로써 형성할 수 있음은 전술한 바와 같다.

도 2a 및 도 2b는 반도체 영역의 선택적 식각방법을 설명하기 위한 실험결과 그래프들이다.

도 3a 및 도 3b는 본 발명의 실시예에 따라서 반도체 영역의 선택적 식각방법을 수행한 실험결과 그래프들이다.

도 6는 본 발명의 실시예에 따라서 반도체 소자를 기판으로부터 분리하는 방법을 설명하기 위한 단면도이다.

Claims

n-GaN계열의 제1 반도체영역과 n-GaN계열의 제2반도체 영역을 기판 상에 준비하는 단계;

상기 제1 반도체영역과 제2 반도체 영역을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행하는 단계; 및

상기 제1 반도체영역과 제2 반도체 영역은 도핑 농도를 상이하게 조절함으로써, 에칭 속도가 서로 다르게 조절되는 반도체 영역의 선택적 식각방법.
n-GaN계열의 제1 반도체영역과 n-GaN계열의 제2반도체 영역을 기판 상에 준비하는 단계;

상기 제2 반도체영역의 내부에 식각촉진층이 마련되는 단계; 및

상기 제1 반도체영역과 제2 반도체 영역을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행하는 단계를 구비하는 반도체 영역의 선택적 식각방법.
제2 항에 있어서,

상기 식각촉진층은 제2 반도체영역을 형성하는 중간에 산화처리, 불순물 처리 또는 공기중 노출함으로써 형성되는 반도체 영역의 선택적 식각방법.
제1 항 내지 제3 항 중 어느 한 항에 있어서,

상기 전해액은 옥살산 또는 KOH를 함유하는 것을 특징으로 하는 반도체 영역의 선택적 식각방법.
제1 항 내지 제3 항 중 어느 한 항에 있어서,

제1 반도체영역과 제2 반도체 영역 사이에 도핑되지 않은 GaN계열의 반도체층이 형성된 구조인 것을 특징으로 하는 반도체 영역의 선택적 식각방법.
제1 항 내지 제3 항 중 어느 한 항에 있어서,

도핑되지 않은 GaN계열의 반도체층은 상기 제1 반도체영역과 접촉되어 적층된 구조인 것을 특징으로 하는 반도체 영역의 선택적 식각방법.
제1 기판 상에 n-GaN계열의 제1 반도체영역과 n-GaN계열의 제2반도체 영역을 포함하는 반도체 소자부를 준비하는 단계;

상기 반도체 소자부를 제2 기판에 부착하는 단계;

상기 제1 기판과 상기 제2 기판을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행하는 단계를 포함하되,

상기 제1 반도체영역과 제2 반도체 영역은 도핑 농도를 상이하게 조절함으로써 에칭 속도가 서로 다르게 조절되어, 상기 제2 반도체영역이 제거되어 반도체소자를 기판으로부터 분리하는 방법.
제1 기판 상에 n-GaN계열의 제1 반도체영역과 n-GaN계열의 제2반도체 영역을 포함하는 반도체 소자부를 준비하는 단계;

상기 반도체 소자부를 제2 기판에 부착하는 단계;

상기 제1 기판과 상기 제2 기판을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행하는 단계를 포함하되,

상기 제2 반도체영역의 내부에 식각촉진층이 마련되어 상기 제1 반도체 영역보다 상기 제2 반도체영역이 식각이 촉진되어 제거됨으로써 반도체소자를 기판으로부터 분리하는 방법.
제8 항에 있어서,

상기 식각촉진층은 제2 반도체영역을 형성하는 중간에 산화처리, 불순물 처리 또는 공기중 노출함으로써 형성되는 반도체 영역의 선택적 식각방법.
제7 항 내지 제9 항 중 어느 한 항에 있어서,

상기 전해액은 옥살산 또는 KOH를 함유하는 것을 특징으로 하는 반도체 영역의 선택적 식각방법.
제7 항 내지 제9 항 중 어느 한 항에 있어서,

제1 반도체영역과 제2 반도체 영역 사이에 도핑되지 않은 n-GaN계열의 반도체층이 형성된 구조인 것을 특징으로 하는 반도체 영역의 선택적 식각방법.
제7 항 내지 제9 항 중 어느 한 항에 있어서,

도핑되지 않은 GaN계열의 반도체층은 상기 제1 반도체영역과 접촉되어 적층된 구조인 것을 특징으로 하는 반도체 영역의 선택적 식각방법.
제7 항 내지 제9 항 중 어느 한 항에 있어서,

상기 전해액은 옥살산 또는 KOH를 함유하는 것을 특징으로 하는 반도체소자를 기판으로부터 분리하는 방법.
제7 항 내지 제9 항 중 어느 한 항에 있어서,

상기 제2 반도체층은 상기 반도체 소자부의 일부를 구성하거나 더미 형태로 삽입되는 반도체소자를 기판으로부터 분리하는 방법.
제7 항 내지 제9 항 중 어느 한 항에 있어서,

상기 제1 기판은 반도체 기판이고, 제2 기판은 금속 기판인 것을 특징으로 하는 반도체소자를 기판으로부터 분리하는 방법.