KR20100034694A - 나노전자 소자 - Google Patents

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Abstract

반도체 영역(2), 상기 반도체 영역(2)에 전기적으로 결합된 제1콘택(3), 및 상기 반도체 영역(2)에 용량성 결합된 적어도 하나의 제2콘택(4)을 포함하는 예컨대 전계 효과 트랜지스터 장치로서의 소자(1)가 제공된다. 또한, 상기 제1콘택(3)과 상기 제2콘택(4) 간의 상기 반도체 영역(2)의 적어도 일부분이 쌍극자층(6)으로 덮인다. 쌍극자층(6)은 반도체 영역(2) 상의 로컬 게이트의 역할을 할 수 있어, 소자(1)의 전기적 특성들이 개선될 수 있다. 반도체 영역은 예컨대 나노와이어이다.
반도체 영역, 제1콘택, 제2콘택, 전계 효과 트랜지스터, 쌍극자층, 나노와이어

Description

나노전자 소자{NANOELECTRONIC DEVICE}
본 발명은 나노와이어를 기반으로 하는 예컨대 전계 효과 트랜지스터로서의 나노전자 소자에 관한 것이다. 복수의 콘택을 가진 개선된 전기 나노와이어 소자 및 그 제조 방법이 제공된다.
메모리, 논리 소자, 또는 예컨대 마이크로프로세서와 같은 최근의 전기 소자에서 기본적인 전자 구성 요소들 중 하나는 트랜지스터이다. 현재, CMOS(Complementary metal-oxide-semiconductor) 기술은 반도체 채널 이외에 전계 효과 트랜지스터에 소스 콘택 및 드레인 콘택을 형성하는데 도핑된 반도체 재료를 사용한다. 종래의 CMOS 기술은 곧 추가적인 스케일링을 막는 근본적인 물리적 한계에 도달할 것이다. 장치 소형화를 위해, 직경이 약 2 내지 100 nm인 반도체 나노와이어들은 전계 효과 트랜지스터의 채널을 구현하기 위한 잠재력이 높은 옵션이다.
종래 MOSFET 소자의 크기 축소는 소스 콘택 또는 드레인 콘택을 실현하기 위한 반도체 영역의 도핑에 관련된 문제들을 야기한다. 예컨대, 통상 높은 온도에서의 어닐링(annealing)을 이용하여 도펀트들이 이온 주입 및 후속적인 활성화에 의 해 반도체에 삽입된다. 어닐링 공정 동안에는 실제로 도핑이 의도되지 않는 영역으로 도펀트들이 확산될 수 있다. 치수 감소로 소스 콘택 및/또는 드레인 콘택을 위해 저항이 충분히 작은 반도체 영역들을 생성하기 위해서는 고도핑 레벨들이 필요하다. 원하는 도핑 레벨들은 가능한 한 높지만, 일반적으로 100개의 반도체 원자당 약 1개의 도핑원자로 대충 대변되는 1021/cm3 이하로 제한된다. 따라서, 소자 치수 감소로, 콘택들은 기생 저항 및 콘택 저항에 대해 바람직하지 않은 변동성을 야기한다. 또한, 짧은 채널 효과(short channel effect)를 억제하기 위해서는 도핑된 반도체 소스 영역 및 드레인 영역이 매우 얕아야 한다. 또한, 잘 정의된 채널 및 콘택 영역을 구현하기 위해서는 도핑 프로파일이 매우 급변하고 정밀해야 한다. 그러나, 고온 활성화가 요구됨에 따라, 결과적인 도핑 프로파일을 손상시키는 주입된 도핑 원자들의 확산 때문에 이렇게 정밀하고 급변하는 도핑 프로파일을 실현하기가 어렵다.
FinFET 및 나노와이어 FET는 보다 양호한 스케일러빌러티(scalability)를 제공하지만, 위에서 설명한 문제는 여전히 남아 있다. 도 1은 종래의 나노와이어 전계 효과 트랜지스터 소자의 상세 구조를 도시하며, 이온 주입 및 대응 도펀트 프로파일이 예시되어 있다. 도 1b에서, 예컨대, 나노와이어(NW)가 소스 콘택(S)과 접촉하고 유전체(DE)에 의해 와이어로부터 분리된 게이트 콘택(G)에 의해 둘러싸여 진다. 특히, 소스(S)와 게이트(G) 사이의 나노와이어(NW)의 선택은 불량 콘택과 기생 저항을 야기한다. 도 1a는 나노와이어(NW) 상에 화살표로 나타낸 이온 주입 공정(II)을 개략적으로 도시한다. 나노와이어(NW)는 단면도로 도시되어 있다.
나노와이어들은 일반적으로 2nm와 100nm 사이의 매우 작은 직경을 갖고 있으므로, 도펀트 이온들의 대부분은 나노와이어(NW)로부터 흩어지는데, 이는 도 1a에 점선으로 도시되어 있다. 결과적으로, 도 1b의 하부에 도시된 바와 같이, 와이어 축(X)의 도핑 농도(DC)는 소스(S)와 게이트(G) 사이에서 매우 낮으며, 결과적으로 소스(S)와 게이트(G) 사이의 나노와이어(NW)의 선택으로 인한 기생 저항이 보다 높다. 나노와이어(NW)의 게이팅된(gated) 영역과 소스(S)(또는 드레인(D)) 콘택 간의 영역을 게이트 언더랩(gate underlap)이라고도 한다. 따라서, 나노와이어 전계 효과 트랜지스터에서의 종래의 이온 주입 기술은 다소 비효율적이다. 또한, 반도체 나노와이어에서의 재결정화는 재결정화하기에는 결정질 벌크 재료(crystalline bulk material)가 충분하지 않기 때문에 거의 불가능하다.
그러므로, 본 발명의 목적은, 예컨대 소스 콘택과 게이트 콘택 사이에 감소된 기생 저항 및/또는 커패시턴스를 가진 향상된 소자를 제공하는 것이다.
따라서, 반도체 영역을 포함하는 소자가 제공되며, 제1콘택이 상기 반도체 영역에 결합되고, 적어도 하나의 제2콘택이 상기 반도체 영역에 용량성 결합된다. 제1콘택과 제2콘택 사이에서 상기 반도체 영역의 적어도 일부분이 쌍극자층으로 덮인다.
쌍극자층은 추가적인 로컬 게이트로 생각할 수 있으며, 반도체 영역과 쌍극자층 간의 경계면에서 쌍극자 모멘트가 반도체 영역에 도전성 채널을 유도한다. 이는 특히 예컨대 본 발명의 일 양태에 따라 반도체 영역이 진성 반도체 재료를 포함하는 반도체 나노와이어일 때 그러하다. 상기 소자의 이점은 쌍극자층이 반도체 영역의 진성 반도체 재료상에서 로컬 자기정렬 게이트의 역할을 할 수 있다는 점이다. 따라서, 추가적인 게이트들이 매우 높은 정밀도로 나노스케일로 패터닝될 필요가 없다. 또한, 예컨대 상보 로컬 게이트 전압을 인가하기 위한 추가적인 배선이 요구되지 않는다. 도핑된 반도체 부분으로서의 반도체 영역에 가까운, 쌍극자 모멘트, 즉 쌍극자층의 전계에 의해 유도되는 도전성 채널을 생각할 수 있다. 따라서, 쌍극자층은 정전기 도핑을 구현한다.
쌍극자층은 반도체 재료와 직접 접촉할 필요가 없음을 이해해야 한다. 오히려, 쌍극자층과 예컨대 나노와이어 사이의 중간층들이 반도체 나노와이어에 쌍극자 필드(dipole field)의 영향을 주지 않고 제공될 수 있다. 그러므로, 쌍극자층으로 덮인다는 것은 층의 쌍극자 모멘트로 인한 전계가 반도체 영역의 밴드구조에 영향을 줄 수 있다는 것을 의미한다. 쌍극자층으로 덮이거나 덮는 것은 반도체 재료와 쌍극자층 재료 사이에서 정전기 상호 작용을 가능하게 하기 위해 반도체 영역 또는 나노와이어에 충분히 가깝게 상기 쌍극자층을 배치하는 것으로 해석되어야 한다.
예컨대, 쌍극자층은 적절한 쌍극자 모멘트를 가진 알칼리-할로겐화물을 포함할 수 있다. 특히, 쌍극자층은 LiF, NaCl, KCl, BaF2, CaF2, V2O5, CaO, 또는 MgO의 그룹의 재료를 포함할 수 있다. 나노와이어상에 증착될 수 있는 쌍극자 모멘트를 가진 다른 재료들을 생각할 수도 있다. 쌍극자층은 절연성일 수 있다. 그러나, 또한 전기적으로 도전성인 쌍극자층 재료들을 생각할 수도 있다. 특히, 중간 절연층들이 반도체 영역과 직접 접촉하여 제공되면, 쌍극자 전계 유도층은 도전성 재료를 포함할 수 있다. 예컨대 반도체 영역과의 경계면에 쌍극자층을 생성하는 적합한 유기 재료가 또한 존재한다.
반도체 영역을 포함하는 소자는 예컨대 제1콘택으로서의 소스 콘택 또는 드레인 콘택 및 제2콘택으로서의 게이트 콘택을 갖도록 구현될 수 있다.
소자의 일 양태에 따라, 제3콘택이 상기 반도체 영역에 전기적으로 결합될 수 있으며, 상기 제2콘택은 상기 제1콘택과 상기 제3콘택 사이에 배치된다. 이 양태에 따른 구성으로 전계 효과 트랜지스터 소자가 얻어지며, 반도체 영역은 게이트 콘택에 연결된 적절한 게이트 전위에 의해 제어되는 채널을 실현한다.
일 양태에 따라, 반도체 영역은 반도체 나노와이어이다.
다른 양태에 따라, 반도체 나노와이어 주위에 상기 제2콘택을 랩핑(wrapping)함으로써 동축 게이트-유전 채널 구조가 실현될 수 있다. 이 구성은 랩핑-게이트 구조(wrapped-gate architecture)라고도 할 수 있다. 이러한 구조는 수직 또는 측방향 구성으로 구현될 수 있다. 동축 게이트-유전 채널은 보다 양호한 게이트 제어를 가능하게 하며, 따라서 이러한 전계 효과 트랜지스터의 스위칭 특성을 향상시킨다.
전기 소자의 또 다른 양태에 따라, 쌍극자층은 상기 반도체 나노와이어의 상 기 제1콘택 및 잠재적으로 상기 제2콘택을 덮는다. 쌍극자층이 절연성이면, 쌍극자층은 추가적인 마스킹 배열 없이 전체 구조 위에 최종 제조 단계로서 증착될 수 있다.
반도체 영역에 미치는 원하는 로컬 게이팅 효과는 원하지 않는 기생 저항 또는 커패시턴스 없이 달성될 수 있다. 자기 정렬된 게이트의 역할을 하는 증착된 쌍극자층의 다른 이점은 소스 또는 드레인과 게이트 간의 기생 커패시턴스들이 감소된다는 점이다. 그러므로, 제안된 소자의 실시예들은 예컨대 종래의 나노와이어 트랜지스터에 비해 향상된 주파수 응답 및 감소된 전력 소비를 갖는다.
반도체 영역으로서의 나노와이어가 다양한 공정들에 의해 제조될 수 있다. 단지 일 예로서 반도체 나노튜브들만을 언급한다. 나노튜브를 형성하는 랩핑된 탄소 시트의 실제 구조에 따라, 전기적 특성들은 금속성, 절연성 또는 반도체일 수 있다. 따라서, 나노튜브는 제안된 소자의 실시예들에서 나노와이어의 역할을 할 수 있다. 또한, 나노와이어는 반도체 기판상에 리소그래피에 의해 또는 다른 종래의 방법에 의해 제조될 수 있다. 원칙적으로, 나노와이어의 단면 구조는 무관하다. 그러므로, 고른 단면을 가진 나노와이어를 제조할 수 있으나, 고르지 않은 구조를 가진 와이어를 생각할 수도 있다. 또한 대응하는 반도체 나노와이어는 n형 또는 p형 반도체가 되도록 처리될 수 있다.
본 발명은 또한 상기한 복수의 소자들을 포함하는 트랜지스터 장치(arrangement)에 관한 것이다. 특히, 형성된 소자들은 공통 제1콘택 또는 공통 제2콘택을 가질 수 있다. 예컨대, FinFET 또는 3중게이트 트랜지스터와 같은 다중 게이트 소자들을 생각할 수도 있다. FinFET에서, 도전성 채널은 소자의 몸체를 형성하는 얇은 실리콘 핀(fin) 주위에 랩핑된다.
본 발명은 또한 전자 소자 제조 방법에 관한 것이다. 상기 방법은, 반도체 영역을 제공하는 단계; 제1단자를 형성하기 위해 제1전기 콘택을 상기 반도체 영역에 제공하는 단계; 제2단자를 형성하기 위해 제2전기 용량성 콘택을 상기 반도체 영역에 제공하는 단계; 및 상기 제1콘택과 상기 제2콘택 사이에서 적어도 부분적으로 상기 반도체 영역 상에 쌍극자층을 형성하는 단계를 포함한다.
이 방법을 적용하면 상기 양태들에 따른 나노와이어 전계효과 트랜지스터를 얻을 수 있다. 따라서, 상기 쌍극자층을 형성하는 단계는 나노와이어 전계효과 트랜지스터 장치상에 유전 재료를 증착하는 단계를 포함할 수 있다.
본 발명의 일 변형예는 상기 나노와이어와 상기 쌍극자층 사이에 적어도 하나의 중간층을 증착하는 단계를 포함할 수 있다. 특히, 다중층들을 포함하는 중간층은 쌍극자층의 배향을 제어하는데 이용될 수도 있다. 따라서, 상기 개념들은 n 또는 p형 소자들에 쉽게 이용된다.
소자의 상기한 특징들 또는 특징들의 조합이 소자의 다양한 실시예들을 구현하는데 사용될 수 있음을 주의해야 한다. 당업자는 대응 소자의 양태 및 특징의 가능한 조합을 인식할 것이다. 이하에서, 도면을 참조하여 특별한 실시예들이 제시된다.
본 발명에 따라, 소스 콘택과 게이트 콘택 사이에 감소된 기생 저항 및/또는 커패시턴스를 가진 향상된 소자가 제공된다.
도면에는 비슷하거나 기능적으로 비슷한 요소들에는 동일한 참조 부호가 부여되어 있다.
도 2는 나노전자 소자의 제1실시예의 예시도를 도시한다. 소자(1)는 나노와이어(2), 제1(소스)콘택(3) 및 제2(게이트)콘택(4)을 포함한다. 소스 콘택(3)은 나노와이어(2)와 전기적으로 접촉되고, 게이트 콘택(4)은 나노와이어(NW)를 둘러싸는 절연층(5)을 통해 나노와이어(2)에 용량성 결합된다. 나노와이어(2)는 진성 반도체 재료를 포함한다. 따라서, 게이트 전극(4)에 게이트 전압을 인가할 때, 소스 전극(4)으로부터 제2전극(도시되지 않음)으로의 전류 흐름이 반도체 나노와이어 채널에서 제어될 수 있다. 다른 실시예들에서, 나노와이어 재료는 약간 도핑된 재료를 포함할 수 있다. 또한, 방사상 또는 축상 헤테로구조(radial or axial heterostructures)들이 포함될 수도 있다.
소스 전극(3)과 게이트 전극(4) 사이의 나노와이어의 부분을 언더랩 영역(underlap region)이라고 한다. 도 2에서, 절연 유전재료를 포함하는 쌍극자층(6)이 나노와이어(2) 상의 언더랩 영역 상에 증착된다. 유전 절연층(6)의 재료는 나노와이어(2) 상에서 쌍극자 모멘트로 작용하도록 선택된다. 이로써, 나노와이어(2)의 진성 반도체 영역과 상호작용하는 쌍극자 전계는 언더랩 영역에 가깝게 배치된 전용 게이트와 유사한 반전층(inversion layer)을 생성한다. 그러나, 예컨대 LiF 또는 MgO와 같은 쌍극자층은 자기 정렬된 로컬 게이트로 생각할 수 있다. 이러한 쌍극자층에 의한 자기 정렬된 로컬 게이팅으로 인해, 언더랩 영역의 저항이 감소된다. 이는 대응 도펀트 농도(DC)가 와이어 축(X)을 따라 도시된 도 2의 하부로부터 알 수 있다. 쌍극자 모멘트는 나노와이어(2)의 진성 영역에 반전층 또는 축적층을 유도함을 알 수 있다. 결과적으로, 기생 저항이 매우 낮다. 또한, 소스(3)와 게이트(4) 간의 잠재적인 기생 커패시턴스도 유전층에 의해 감소된다.
도 3은 도 2에 도시된 개념과 동일한 개념을 이용하는 나노와이어 전계효과 트랜지스터의 예시도를 도시한다. 나노와이어 트랜지스터(10)는 반도체 나노와이어(2), 소스 콘택(3), 및 드레인 콘택(7)을 포함한다. 소스 콘택(3)과 드레인 콘택(7) 사이에서, 게이트 콘택(4)이 나노와이어(2)에 용량성 결합된다. 예컨대, 게이트(4)가 와이어 축과 동축상으로 제공될 수 있으며, 여기서 게이트 재료(4)가 유전층(5)에 의해 와이어로부터 분리된다. 언더랩 영역에서 나노와이어(2)의 낮은 실제 도핑으로 인한 바람직하지 않은 전기적 효과를 감소시키기 위해, 전체적인 트랜지스터 구조에 유전 절연층(6)이 증착된다. 특히, 유전 쌍극자 재료는 소스 콘택(3)과 게이트 콘택(4) 사이의 언더랩 영역과 드레인 콘택(7)과 게이트 콘택(4) 사이의 언더랩 영역에 가깝다. 따라서, 종래에 높은 기생 저항을 갖는 와이어 영역들이 유전층(6A, 6B)에 의해 국부적으로 게이팅된다.
도 2에 대해 이미 도시된 바와 같이, 언더랩 영역에서의 유효 도핑 농도는 베어(bare) 나노와이어에 비해 증가된다. 출원인들의 연구에 따르면, 부착된 쌍극자층으로 인한 로컬 게이팅 효과는 특히 홀-바(Hall-bar) 구조에 알칼리-할로겐화물층을 증착함으로써 달성될 수 있다. 종래에는 어떤 온도에서는 홀-바 구조를 통 해 흐르는 전류가 없으나, 부착된 LiF 영역을 가진 동일 구조는 도전성을 띠게 된다. 홀-바와의 유전 쌍극자층 경계면을 실현함으로써 게이팅 효과를 통해 도전성 채널이 형성된다.
따라서, 나노와이어 상에서의 유전 절연층에 의한 게이팅은 실제로 베어 나노와이어를 가진 도전성 채널보다 훨씬 더 높은 캐리어 밀도를 가진 도전성 채널을 유도한다. 도 3의 전계효과 트랜지스터 장치(10)를 참조하면, 언더랩 영역에서 나노와이어(2)에 부착된 유전층 영역(6A, 6B)은 로컬 게이팅 효과를 제공한다. 로컬 게이팅은 또한 나노와이어(2)와 유전층(6) 사이에 부가적인 절연층이 제공된다면 유효 도핑 농도를 유도한다. 출원인의 연구에 따르면, 박막 실리콘 산화층도 반도체 밴드구조로 유전층(6)에 의해 생성된 유전 전계의 상호 작용에 크게 영향을 미치지 않는다.
도 4는 나노와이어 트랜지스터를 제조하는 방법의 각종 공정 단계들을 도시한다. 도 4a에서, 먼저, 기판(8)이 제공되고, 기판(8) 상에 나노와이어(2A, 2B)가 제조된다. 예컨대, 나노와이어들은 리소그래픽적으로 에칭될 수 있고 또는 다른 방법으로는 기판 상에 생성될 수도 있다. 양자 와이어에 대한 다른 예는 랩-업 흑연 시트들(wrapped-up graphite sheets)로 구성된 탄소 나노튜브(2B)이며, 이로써 금속성, 절연성 또는 반도체인 반도체 전자구조가 얻어질 수 있다. 예컨대 생성 공정에서의 어떤 촉매에 의한 랩-업 공정을 처리함으로써, 나노튜브들은 반도체가 되도록 처리될 수 있으며, 따라서 나노와이어의 예를 취한다. 반도체 또는 분자 나노와이어(2A, 2B)의 전형적인 치수의 범위는 직경이 1nm와 100nm 사이이다. 탄 소 나노튜브와 같은 분자 나노와이어는 훨씬 더 작은 치수를 가질 수 있다. 길이방향 연장부는 수백 나노미터(a couple of 100nm)일 수 있다. 도 4a의 사시도에서, 나노와이어(2A, 2B)의 구조는 예시적인 모델에 불과하다.
도 4b에서, 각각의 나노와이어(2A, 2B)에는 소스 전극(3)과 드레인 전극(7)이 제공된다. 예컨대, 금속이 나노와이어(2A, 2B) 상에 증착될 수 있다. 소스(3)와 드레인(7)은 반도체 나노와이어(2A, 2B)에 전기적으로 결합된다. 소스 콘택 또는 드레인 콘택은 또한 고농도로 도핑된 n 또는 p형 반도체에 의해 구현될 수도 있다.
도 4c는 나노와이어(2)가 사이에 배치된 기판(8), 소스 콘택(3), 및 드레인 콘택(7)의 단면도를 도시한다. 또한, 나노와이어 재료로부터 게이트 콘택(4)을 전기적으로 분리하기 위해 유전층(5)이 나노와이어(2)에 국부적으로 도포된다. 따라서, 나노와이어 전계효과 트랜지스터가 실현되며, 여기서 반도체 나노와이어(2)는 게이트 전압을 게이트 콘택(4)에 인가함으로써 제어되는 전계효과 채널을 제공한다.
도 4d는 소스(3)와 게이트(4) 사이 그리고 게이트(4)와 드레인(7) 사이의 나노와이어(2)의 언더랩 영역들이 절연 유전층(6)과 결합되는 최종 공정 단계들을 도시한다. 절연 유전층(6)은 나노와이어(2)와 상호작용하는 쌍극자 모멘트를 갖는다. 단지 예로서, LiF, NaCl, KCl, BaF2, CaF2, V2O5, CaO, MgO를 나노와이어(2) 상에 증착될 수 있는 잠재적인 유전 재료로 칭한다. 따라서, 도 3에 예시된 소자가 형성된다.
나노와이어 트랜지스터의 제조 공정의 변형예에서, 나노와이어가 기판 상에 수직으로 성장될 수 있다. 예컨대, 도 5는 나노와이어 트랜지스터의 다른 실시예를 제조하는 각종 공정 단계들을 도시한다. 도 5a에서, 먼저, 예컨대 반도체 기판(11)이 제공된다. 다음에, 예컨대 알루미늄을 포함하는 금속층(9)이 반도체 기판(11)의 후면 상에 증착된다. n 도핑된 실리콘층(11)이 촉매로 패터닝되어 수직 나노와이어 성장이 이루어진다. 도 5b는 실리콘층(11)의 위에 성장된 나노와이어(12)의 일부분을 도시한다. 나노와이어(12)는 실리콘과 같은 진성 반도체 재료를 포함할 수 있다.
다음에, 도 5c에 예시된 공정 단계에서, 실리콘 산화층(13)이 나노와이어(12)와 실리콘층(11) 상에 증착된다. 나노와이어(12)를 둘러싸는 실리콘 산화층(13)이 마찬가지로 증착될 게이트 재료의 절연 분리를 제공한다. 다른 유전 재료들도 가능하다. 원칙적으로, 실리콘 산화층(13)의 형상은 다른 공정 단계들의 요구에 적응될 수 있다.
다음의 공정 단계들에서, 예컨대 알루미늄을 포함하는 금속 게이트 전극(14), 및 예컨대 금속을 포함하는 상부 드레인 콘택(15)을 증착한다. 이는 도 5d에 도시되어 있다. 게이트(14)는 단면도로 도시된 바와 같이 나노와이어(12)를 동축상으로 둘러싼다. 이전에 설명된 바와 같이, 언더랩 영역, 즉 게이트(14)에 의해 둘러싸여 지지 않은 와이어의 도 5d의 영역이 원하지 않는 높은 저항을 보일 수 있다. 따라서, 이 언더랩 영역의 로컬 게이팅을 제공하기 위해, 절연 유전 층(6)이 나노와이어(12)의 구조 주위에 배치된다.
도 5e는 좌측에서 우측으로 소스 콘택(9, 11), 나노와이어 채널(12) 및 드레인 콘택(15)이 도시된 도 5d에 대해 회전된 도면을 도시한다. 도 5e에 도시된 구현예에서, 예컨대 LiF를 포함하는 절연 유전층(6)이 실리콘 산화층(13) 상에 증착된다. 로컬 게이팅 효과가 여전히 쌍극자층(6)의 실제 쌍극자 모멘트에 따라 실리콘 산화층(13)에 의해 떨어질 수도 있지만, 나노와이어(12)의 밴드 구조는 언더랩 영역에서 영향을 받는다. 결과적으로, 나노와이어 전계효과 트랜지스터의 전기적 특성들이 개선된다. 또한, 실리콘 산화층(13)이 쌍극자층으로부터의 알칼리 원자들에 대해 확산 장벽으로서 사용될 수 있으며, 따라서 쌍극자층으로부터의 재료의 상기 반도체와의 혼합을 피할 수 있다.
p 채널 전계효과 트랜지스터가 필요한지 아니면 n 채널 전계효과 트랜지스터가 필요한지에 따라, 쌍극자층(6)의 배향의 표면 극성이 조절될 수 있다. 예컨대, 쌍극자층(6)과 나노와이어(2) 사이의 증간층들이 쌍극자 필드의 배향을 제어하기 위해 삽입될 수 있다.
도 6은 기생 커패시턴스와 저항이 잠재적으로 발생하는 나노와이어 트랜지스터의 예시도를 도시한다. 원칙적으로, 나노와이어 트랜지스터는 소스 콘택(3)과 드레인 콘택(7) 사이의 나노와이어(2)로서 형성된다. 또한, 게이트(4)는 이들 콘택(3, 7)들 사이에 배치되어 절연층(5)에 의해 나노와이어(2)로부터 전기적으로 분리된다. 예시를 위해, 소스 콘택(3)과 게이트 콘택(4) 사이의 기생 커패시턴스(16)가 도시되고, 소스 콘택(3)과 게이트 콘택(4) 사이의 기생 저항(17)이 도시 되어 있다.
특히, 소스 또는 드레인과 게이트 콘택 간의 이 언더랩 영역 사이에 유전층을 제공함으로써, 먼저, 이 영역에서 나노와이어의 도전성이 증가하는데, 즉 로컬 자기정렬 게이트의 결과로서, 증가된 와이어(2) 내에서의 유효 도핑 농도로 인해 저항이 감소한다.
절연 유전층, 예컨대, LiF층이 소스 콘택, 게이트 콘택 및 드레인 콘택에 영향을 주지 않으므로, 절연 유전층은 예컨대 제조 공정의 끝에서 전체 구조 위에서의 열증착을 통해 증착될 수 있다. 특히, 쌍극자층으로서의 알칼리-할로겐화물은 절연체이기 때문에, 다른 처리는 요구되지 않는다. 절연 쌍극자층의 제공은 또한 멀티 게이트 구조에 대한 제조 공정들로 구현될 수도 있다.
도 7은 나노와이어 트랜지스터 장치(arrangement)의 평면도를 도시한다. 장치(100)는 공통 소스 콘택(30) 및 공통 드레인 콘택(70)을 가진 복수의 나노와이어(2, 20)를 포함한다. 각각의 나노와이어(2, 20)에는 전용 게이트(4, 40)가 제공된다. 도 7에는 도시되지 않았지만, 이제 절연 쌍극자층이 게이트(4, 40)와 소스 및 드레인(30, 70) 사이의 중첩 영역에서의 로컬 게이팅의 제공을 위한 전체 구조 위에 증착될 수 있다. 소스와 드레인 사이에 배치된 나노와이어 및 그 사이의 복수의 게이트 영역들과 같은 다른 구조들을 생각할 수도 있다.
본 발명은 바람직한 실시예들에 대해 설명되었으나, 공개된 특징 조합들이 아닌 다른 변형예들도 생각할 수도 있다.
도 1은 종래의 나노와이어 트랜지스터를 도시한 도면.
도 2는 본 발명에 따른 소자의 제1실시예의 예시도.
도 3은 본 발명에 따른 소자의 제2실시예로서의 나노와이어 트랜지스터의 예시도.
도 4는 나노와이어 트랜지스터의 일 실시예를 제조하는 방법의 각종 공정 단계들을 도시한 도면.
도 5는 나노와이어 트랜지스터의 다른 실시예를 제조하는 방법의 각종 공정 단계들을 도시한 도면.
도 6은 기생 커패시턴스 및 저항을 예시하기 위한 나노와이어 트랜지스터의 예시도.
도 7은 나노와이어 트랜지스터 장치의 일 실시예의 예시도.

Claims (10)

  1. 반도체 영역(2), 상기 반도체 영역(2)에 전기적으로 결합된 제1콘택(3), 및 상기 반도체 영역(2)에 용량성 결합된 적어도 하나의 제2콘택(4)을 포함하는 소자(1)로서,
    상기 제1콘택(3)과 상기 제2콘택(4) 간의 상기 반도체 영역(2)의 적어도 일부분이 쌍극자층(6)으로 덮인 소자.
  2. 제1항에 있어서,
    상기 반도체 영역(2)은 진성 반도체 재료를 포함하는 소자.
  3. 제1항 내지 제2항 중 어느 한 항에 있어서,
    상기 쌍극자층(6)은 알칼리-할로겐화물을 포함하는 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    적어도 하나의 중간층(13)이 상기 반도체 영역(2)과 상기 쌍극자층(6) 사이에 제공되는 소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1콘택(3)은 소스 콘택 또는 드레인 콘택이고, 상기 제2 콘택(4)은 게 이트 콘택인 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 반도체 영역(2)에 전기적으로 결합된 제3콘택(7)을 더 포함하며,
    상기 제2콘택(4)은 상기 제1콘택(3)과 상기 제3콘택(7) 사이에 배치되는 소자.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 소자(1)는 전계효과 트랜지스터인 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 반도체 영역(6)은 반도체 나노와이어인 소자.
  9. 제1항 내지 제8항 중 어느 한 항의 복수의 소자를 포함하는 트랜지스터 장치(100)로서, 상기 소자는 공통 제1콘택(30) 또는 공통 제2콘택(4, 40)을 갖는 트랜지스터 장치.
  10. 전자 소자(1)를 제조하는 방법으로서,
    반도체 영역(2)을 제공하는 단계;
    제1단자를 형성하기 위해 제1전기 콘택(3)을 상기 반도체 영역(2)에 제공하 는 단계;
    제2단자를 형성하기 위해 제2전기 용량성 콘택(4)을 상기 반도체 영역(2)에 제공하는 단계; 및
    상기 제1콘택(3)과 상기 제2콘택(4) 사이에서 적어도 부분적으로 상기 반도체 영역(2) 상에 쌍극자층(6)을 형성하는 단계를 포함하는 전자 소자 제조 방법.
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