CN115036372A - 一种具有三重多晶硅栅联合圆柱形jlt器件 - Google Patents
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Abstract
本发明涉及一种具有三重多晶硅栅联合圆柱形JLT器件，属于半导体技术领域。该器件包括源极电极、漏极电极、体硅N+区、多晶硅栅电极层、二氧化硅隔离层和二氧化铪隔离层；多晶硅栅电极层包括靠近源极电极一侧的栅极P+多晶硅控制区、位于体硅N+区中央的栅极P+多晶硅第一屏蔽区和靠近漏极电极一侧的栅极P+多晶硅第二屏蔽区，对体硅N+区进行全包围。本发明在传统JLT器件的结构上，通过使用三重多晶硅联合栅技术，在器件尺寸较小的纳米尺度上，能够大幅降低器件的漏致势垒降低效应、栅漏电流和亚阈值摆幅，增加了抗沟道长度降低的中心势变化能力，最终改善了器件的短沟道效应。
Description
技术领域
本发明属于半导体技术领域，涉及一种具有三重多晶硅栅联合圆柱形JLT器件。
背景技术
传统MOS器件在纳米尺度会遇到超陡掺杂梯度带来的源漏穿通风险，同时也带来了阈值电压下降、漏电严重，甚至无法正常关断等一系列情况。为了克服半导体器件在纳米尺度上遇到的上述问题，无结场效应型晶体管被提出来。目前主流的无结场效应型晶体管共有两种结构，一种是传统的掺杂依赖型器件；一种是基于charge-plasma结构的非掺杂依赖型器件。第一种传统无结器件的主要工作原理是利用器件内部源漏区的重掺杂，然后外加栅极偏置电压，利用载流子的漂移与扩散运动从而形成导电的载流子层，进而调制沟道电导达到控制沟道电流的目的。因此传统的掺杂依赖型无结器件的开启原理与器件本身的掺杂浓度高度相关，但高掺杂的本身却并没有带来相应载流子浓度的相应提高，因为导电沟道仅仅形成于与栅极紧密接触的薄体硅区，而体硅区内部的重掺杂反而导致了器件导通电阻的增加和漏致势垒的降低。第二种是基于charge-plasma结构的无结器件，此器件的主要结构包括体硅区、沿着体硅区分布的源区、导电沟道区、漏区；其中源区和漏区的外表面均包围着一层金属层，该金属层一般采用铝、铂等导电金属，在金属层下方部分具有隔离源区和漏区的介质层，一般采用氧化物，如常见的二氧化硅等。这种器件的导通原理是利用源漏金属层与栅极金属的功函数和晶体管内部体硅区的功函数差来调节晶体管内部沟道的开启与关断，通过源漏金属层在源漏区域内部产生诱导载流子，这些诱导载流子通过源漏金属层与源漏区接触的区域进入器件的体硅区，当栅极不通电时，晶体管由于栅极金属的功函数束缚作用导致在沟道区域积累大量正电荷，此时诱导载流子无法通过此区域，器件处于关断状态；当栅极通电时，栅极金属与体硅区形成的势垒差被内部的电场降低，内部电子具备了跃迁此势垒的能量，此时诱导载流子可以通过此区域，从而形成沟道电流，器件开启。
但是，目前无结器件在应用中仍然存在着一些问题，其中最明显的就是无结器件在纳米尺度范围内依然面临着短沟道效应所带来的一系列问题，主要包括栅漏电流明显、漏致势垒降低、开态电流小、亚阈值摆幅较小等，因此现有无结器件的电学性能仍亟待提高。
发明内容
有鉴于此，本发明的目的在于提供一种具有三重多晶硅栅联合圆柱形JLT器件，使其电学性能得以提升。
为达到上述目的，本发明提供如下技术方案：
一种具有三重多晶硅栅联合圆柱形JLT(Junctionless Field EffectTransistor,无结场效应晶体管)器件，主要由磷掺杂体硅区和硼掺杂多晶硅三重栅电极区组成，其中，二氧化硅隔离层和二氧化铪隔离层将多晶硅栅电极层与体硅区进行隔离，形成场效应型晶体管，圆柱环型栅电极区主要由控制栅区、第一屏蔽栅区、第二屏蔽栅区组成，三者都是由硼掺杂的多晶硅构成，不同的是三者的硼掺杂浓度不同，对应所处器件的区域也不同，从而在此器件中达到不同的使用效果。无结场效应晶体管(JLT)导电区由源极电极、漏极电极、体硅区组成，器件在开启时，电子从源极出发通过由栅极控制的沟道区到达漏极，从而形成导电通路。
具体的，该器件包括源极电极6、漏极电极7、体硅N+区1、多晶硅栅电极层、二氧化硅隔离层2和二氧化铪隔离层3；
所述体硅N+区1位于器件最中心，是器件的主体部分，呈圆柱形；所述二氧化硅隔离层2和二氧化铪隔离层3将体硅N+区1和多晶硅栅电极进行分离，将体硅N+区1完全包裹于圆柱体器件内部；所述二氧化硅隔离层2内侧面接触体硅N+区1，外侧面接触二氧化铪隔离层3；所述多晶硅栅电极内侧面接触二氧化铪隔离层3外侧面；
所述源极电极6和漏极电极7位于器件两端并对器件两端进行包围，其中源极电极6和漏极电极7在延O中心线方向的突出部分位于二氧化铪隔离层3外侧；
所述多晶硅栅电极层包括靠近源极电极6一侧的栅极P+多晶硅控制区8、位于体硅N+区1中央的栅极P+多晶硅第一屏蔽区9和靠近漏极电极7一侧的栅极P+多晶硅第二屏蔽区10，对体硅N+区1进行全包围。
可选的，所述栅极P+多晶硅控制区8、栅极P+多晶硅第一屏蔽区9和栅极P+多晶硅第二屏蔽区10三者中央没有间隙且对外属于一个栅极，掺杂浓度由栅极P+多晶硅控制区8至栅极P+多晶硅第二屏蔽区10由高到低，掺杂浓度变化幅度根据需要改变。
可选的，所述源极电极6和漏极电极7、体硅N+区1、多晶硅栅电极层均为中心对称。
可选的，所述源极电极6和漏极电极7在沿O中心线方向上突出部分铝电极用于诱导载流子的charge-plasma区域的长度可以根据需要调节。
可选的，二氧化硅隔离层2和二氧化铪隔离层3的厚度均可以在保证器件性能的一定范围内调整。
可选的，体硅N+区1高斯分布的阶梯浓度可以根据需要改变，其中，器件最外围接触二氧化硅隔离层2的掺杂浓度最高并逐渐向器件内部减少，即O中心线所处的位置掺杂浓度最低。
可选的，将二氧化硅隔离层2和二氧化铪隔离层3叠加为一层结构的二氧化铪隔离层Ⅰ11。
可选的，将体硅N+区1分成体硅N+边缘导电区4和体硅N+中心导电区5，其中体硅N+边缘导电区4的掺杂浓度高于体硅N中心导电区5。
可选的，体硅N+区1的掺杂类型可由N型替换为P型。
可选的，本发明的N型JLT器件可替换为P型JLT器件。
本发明的有益效果在于：本发明在传统的纳米线JLT器件的基础上，通过使用三重多晶硅联合栅技术，在器件尺寸较小的纳米尺度上，通过仿真模拟证明了该器件能够大幅降低器件的漏致势垒降低效应、栅漏电流和亚阈值摆幅，增加了抗沟道长度降低的中心势变化能力，最终改善了器件的短沟道效应。
本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
图1为实施例1的新结构JLT器件的结构示意图；
图2为图1的纵向截面的界面图；
图3为实施例2的新结构JLT器件的纵向截面的界面图；
图4为实施例3的新结构JLT器件的纵向截面的界面图；
图5为在VGS＝4V、VDS＝0.3V和X＝3.0nm、Z＝3.0nm时，体硅区掺杂浓度为1.0×1018cm-3的传统双栅JLT器件和体硅区掺杂浓度为1.0×1014cm-3至1.0×1018cm-3由O中心线至边缘高斯渐变的实施案例1的导电体硅区沿着O中心线方向电势分布情况；
图6为在VGS＝4V、VDS＝0.3V时，对比体硅区掺杂浓度为1.0×1014cm-3至1.0×1018cm-3由中心至边缘高斯渐变的新结构JLT器件和体硅区掺杂浓度为1.0×1018cm-3的双栅GAAJLT器件，两种器件的转移特性和对数模式下漏极电流上升快慢图；
图7为实施例1和传统双栅JLT器件，两者在VDS＝0.3V时栅极电流和栅极电流的关系对比图；
图8为实施例1在VDS＝0.3V时，导电沟道为20nm和100nm器件的转移特性对比图；
图9为实施例1和传统双栅JLT器件漏致势垒效应对比图。
图10为实施例1和传统双栅JLT器件中心势对比图。
图11为实施例1的主要工艺流程示意图；
附图标记：1-体硅N+区、2-二氧化硅隔离层、3-二氧化铪隔离层、4-体硅N+边缘导电区、5-体硅N+中心导电区、6-源极电极、7-漏极电极、8-栅极P+多晶硅控制区、9-栅极P+多晶硅第一屏蔽区、10-栅极P+多晶硅第二屏蔽区、11-二氧化铪隔离层Ⅰ。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
实施例1：如图1和图2所示，本实施例提供一种具有三重多晶硅栅联合圆柱形JLT器件，主要包括源极电极6、漏极电极7、体硅N+区1、多晶硅栅电极层(包括栅极P+多晶硅控制区8、栅极P+多晶硅第一屏蔽区9、栅极P+多晶硅第二屏蔽区10)、二氧化硅隔离层2、二氧化铪隔离层3。
二氧化硅隔离层2位于器件内侧，厚度为1纳米，延O中心线方向的长度等于体硅N+区1长度，均为20纳米，处于体硅N+区1外层和二氧化铪隔离层3内层之间，二氧化铪隔离层3隔离层位于二氧化硅隔离层2隔离层外侧和多晶硅栅电极层之间，厚度为1纳米，延O中心线方向的长度等于体硅区1长度，均为20纳米。二氧化硅隔离层2和二氧化铪隔离层3将体硅N+区1和多晶硅栅电极层进行分离，将导电的体硅N+区1完全包裹于圆柱体器件内部。
源极电极6和漏极电极7均由金属铝构成，位于器件两端并对器件两端进行包围，其中源极电极6和漏极电极7在延O中心线方向的突出部分位于二氧化铪隔离层3外侧，长度为2纳米，厚度为1.5纳米。源极电极6和漏极电极7形如一个瓶盖附着在体硅区两端，源极电极6和漏极电极7两端的主要部分延O中心线方向厚度也为1.5纳米，对器件进行补充包围。
体硅N+区1位于器件最中心，是器件的主体部分，它呈圆柱形，底部圆直径6纳米，延O中心线方向长度为20纳米，二氧化硅隔离层2和二氧化铪隔离层3以圆环柱包裹体硅区。其磷掺杂浓度采用高斯分布，中心线所在区域最低，为1.0×1014cm-3向圆柱四周逐渐增加，最外层掺杂浓度为1.0×1018cm-3。
多晶硅栅电极层由靠近源极电极6一侧的栅极P+多晶硅控制区8、位于器件导电区(即体硅N+区1)中央的栅极P+多晶硅第一屏蔽区9和靠近漏极电极7一侧的栅极P+多晶硅第二屏蔽区10三者组成，三者的厚度均为2纳米，延O中心线方向的长度均4纳米。其中，栅极P+多晶硅控制区8距离源极电极6突出部分的长度为2纳米，源极电极6突出部分的长度2纳米，栅极P+多晶硅第二屏蔽区10距离漏极电极7突出部分的距离为2纳米，漏极电极7突出部分长度为2纳米。多晶硅栅电极层对器件体硅N+区1进行全包围，三者中央没有间隙且依次连接，掺杂浓度由栅极P+多晶硅控制区8至栅极P+多晶硅第二屏蔽区10由浓到低，其中，栅极P+多晶硅控制区8的多晶硅硼掺杂浓度为1.0×1018cm-3，栅极P+多晶硅第一屏蔽区9的多晶硅硼掺杂浓度为1.0×1016cm-3，栅极P+多晶硅第二屏蔽区10的多晶硅硼掺杂浓度为1.0×1014cm-3。
表1为实施例1的JLT器件结构参数表
实施例2：
如图3所示，本实施例提供一种具有多重栅联合圆柱形JLT器件，主要包括源极电极6、漏极电极7、体硅N+边缘导电区4、体硅N+中心导电区5、栅极P+多晶硅控制栅8、栅极P+多晶硅第一屏蔽栅9、栅极P+多晶硅第二屏蔽栅10、二氧化硅隔离层2、二氧化铪隔离层3。
在实施例1的结构基础之上，将原有的体硅N+区1分成体硅N+边缘导电区4和体硅N+中心导电区5，其中体硅N+边缘导电区4掺杂浓度高于体硅N中心导电区5，根据需要，高斯分布的磷掺杂方式并不是唯一的最优解，采用多层次由中心到边缘的阶梯浓度分布能达到更好的器件性能。
实施例3：
如图4所示，本实施例提供一种具有三重多晶硅栅联合圆柱形JLT器件，主要包括源极电极6、漏极电极7、体硅N+区1、栅极P+多晶硅控制区8、栅极P+多晶硅第一屏蔽区9、栅极P+多晶硅第二屏蔽区10、二氧化铪隔离层Ⅰ11。
在实施例1的结构基础之上，将叠加的二氧化硅隔离层2和二氧化铪隔离层3改为只有一层结构的二氧化铪隔离层Ⅰ11。二氧化铪作为具有高介质常数的材料，在与二氧化硅相同厚度的前提下，采用二氧化铪能大幅度降低器件的栅漏电容，增加器件的开关速度，但也可能造成栅电流的增加，这其中在不同的应用场景下，按情况对二氧化铪隔离层的厚度进行加减。
图5为本发明实施例1和传统双栅JLT器件沿O中心线方向电势对比分布图。其中，X＝0nm的一端为源极，X＝20nm的一端为漏极。从图5中可知在靠近漏极的区间内，本发明实施例1提供的新结构比传统双栅JLT器件的电势下降更慢，使得器件在大部分导电体硅内的电势分布更加均匀，因此电子从源极到漏极的路径中运动加速更加恒定，提高了载流子的运输效率。
图6为在VGS＝4V、VDS＝0.3V时，对比体硅区掺杂浓度为1.0×1014cm-3至1.0×1018cm-3由中心至边缘高斯渐变的实施例1和体硅区掺杂浓度为1.0×1018cm-3的传统双栅JLT器件，两种器件的转移特性和对数模式下漏极电流上升快慢图。由图6中可知，本发明实施例1提供的新结构在到达饱和区之后，电子电流明显大于传统双栅JLT器件的，这是因为新结构在采用阶梯浓度掺杂之后，在导电沟道区拥有了更高的电子密度，在漏极电压足够高时，明显提升了器件的电子运输效率。漏极电流的上升速度则体现了器件从关断到开启的时间长短，在这个特性上，实施例1的新结构的上升速度较之传统双栅JLT亦有提升，因此新结构主要应用于开关型器件。
图7为本发明实施例1和传统双栅JLT器件，两者在VDS＝0.3V时栅极电流和栅极电压的关系对比图。从图7中可知，本发明实施例1的新结构栅电流的数量级为小数点后12位左右，而传统双栅JLT器件栅电流的数量级则为小数点后7位左右，新结构的栅电流明显远远小于传统双栅JLT器件，这是因为新结构较之传统的在维持栅氧化层厚度不变的情况下，采用了高K介质的叠加技术，既保证了栅极对导电沟道的控制能力，同时又保证了较低的栅漏电流，这对于提高器件可靠性是非常有帮助的。
图8为本发明实施案例1在VDS＝0.3V时，导电沟道为20nm和100nm器件的转移特性对比图。从图8可知，20nm的新结构器件对比100nm的新结构器件这两者在开启处的阈值电压是相差不多的，这反应了本发明提出的新器件结构并没有出现阈值电压随着导电沟道长度降低而不断降低的情况，说明了该器件在纳米尺度有更好的应用性。同时需要说明的一点是，本发明提出的新结构在导电沟道不断变长的情况下，漏极电流会出现比较明显的阶梯形状，如图8中圈出所示，这是因为控制栅和第一屏蔽栅的功函数差别较大所致，因此在沟道较长的情况下，体现则会更加明显。
图9为本发明实施案例1的新结构器件和传统双栅JLT器件漏致势垒(DrainInduced Barrier Lowering(DIBL))效应对比图。从图9可知，实施例1器件的漏致势垒降低效应远低于传统双栅JLT器件，这是因为第一屏蔽栅和第二屏蔽栅的作用使得漏端电压降仅出现靠近漏端较短的体硅区内，而无法对较大体积的体硅区导电沟道产生较大影响；此外，第二屏蔽栅的长度占整个栅长比重越高，则屏蔽作用越大。但是，第二屏蔽栅的长度占整个栅长比重越高意味着控制栅占整个栅长比例越低，这会导致器件在关断时并不能很好的关断，造成关断时栅电流较大，影响了器件的可靠性。
图10为本发明实施案例1的新结构器件和传统双栅JLT器件中心势对比图。从图10可知，图10(a)所示为实施例1器件的中心势从20nm沟道长度到80nm沟道长度，中心势降低了0.25V，对比图10(b)所示为传统双栅JLT器件的中心势从20nm沟道长度到80nm沟道长度降低的0.35V，说明实施例1器件的中心势受沟道长度变化的影响更小，这说明了实施例1器件的阈值电压特性要比传统双栅JLT器件要好。
综上，本发明在传统的纳米线JLT器件的基础上，在栅极引入了一组多重栅联合结构，使栅极由原来的传统金属栅极变为由多晶硅构成的多晶硅栅，同时采用多重栅结构(即多晶硅栅电极层)，分别由控制栅(即栅极P+多晶硅控制区8)、第一屏蔽栅(即栅极P+多晶硅第一屏蔽区9)和第二屏蔽栅(即栅极P+多晶硅第二屏蔽区10)组成，三者对整个纳米线体硅区进行全包围，大大增加了器件的导电区域，由于这三个栅的掺杂程度各不相同，因此它们的功函数也有所不同，这三者的功函数是控制栅最高，第一屏蔽栅次之，第二屏蔽栅的功函数再次之。在器件关断时，三个栅中主要由控制栅起控制关断的作用，载流子在功函数较高的栅影响的体硅区受束缚程度更高，此时载流子几乎不经过控制栅，主要限制于源极和控制栅影响的体硅区之间，控制栅构成了主要阻碍电子移动的势垒；在器件开启时，同时对三重栅级加电压，此时第一屏蔽栅和第二屏蔽栅则起主要控制作用，屏蔽了漏端在短沟道情况下造成的漏端电势变化对导电沟道区域内的影响，栅极功函数的突变导致了在器件内部电场的分布发生了变化，在栅极两个功函数突变对应的体硅区域内分别会产生一个阶梯电势(Potential Step)，阶梯电势带来的优势是屏蔽了漏断电势变化对控制栅区域下沟道的影响。器件开启进入饱和区后，两个屏蔽栅能吸收多余的漏端电势激变，使得在器件内部的电势的变化更加稳定，降低了DIBL效应。之所以采用多晶硅作为栅极，因为多晶硅可以掺杂不同极性的杂质来改变其功函数，非常契合JLT晶体管需要调整栅极功函数这一特点，且和作为导电通道的硅之间能隙(BandGap)相同，因此在降低P型JLT或N型JLT的临界电压时可以借由调整多晶硅的功函数来达到需求，同时金属材料的功函数也并没有多晶硅那么易于改变。
本发明还提出一种具有多重栅联合圆柱形JLT器件的制作方法，以实施例1的器件(图1)为例，其主要工艺流程如图11所示。其主要工艺包括：离子注入、扩散、刻蚀、氧化、淀积、多晶硅填充和退火等工艺形成体硅区(图11(a))、二氧化硅隔离层(图11(b))、二氧化铪隔离层(图11(c))、三重联合栅极(图11(d))、源极和漏极(图11(e))。最后，淀积金属电极形成源极、漏极。
在工艺上来说，多晶硅的熔点比起大多数的电极金属都高，而目前的半导体制作过程中，普遍采用高温下沉积栅极材料以增加元件效能，金属熔点低，当采用更高的沉积温度时，栅极金属将会融化。由此可以看出，本发明的JLT器件能克服现有半导体制作工艺的缺陷。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (10)
1.一种具有三重多晶硅栅联合圆柱形JLT器件，其特征在于，包括源极电极(6)、漏极电极(7)、体硅N+区(1)、多晶硅栅电极层、二氧化硅隔离层(2)和二氧化铪隔离层(3)；
所述体硅N+区(1)位于器件最中心，是器件的主体部分，呈圆柱形；所述二氧化硅隔离层(2)和二氧化铪隔离层(3)将体硅N+区(1)和多晶硅栅电极进行分离，将体硅N+区(1)完全包裹于圆柱体器件内部；所述二氧化硅隔离层(2)内侧面接触体硅N+区(1)，外侧面接触二氧化铪隔离层(3)；所述多晶硅栅电极内侧面接触二氧化铪隔离层(3)外侧面；
所述源极电极(6)和漏极电极(7)位于器件两端并对器件两端进行包围，其中源极电极(6)和漏极电极(7)在延O中心线方向的突出部分位于二氧化铪隔离层(3)外侧；
所述多晶硅栅电极层包括靠近源极电极(6)一侧的栅极P+多晶硅控制区(8)、位于体硅N+区(1)中央的栅极P+多晶硅第一屏蔽区(9)和靠近漏极电极(7)一侧的栅极P+多晶硅第二屏蔽区(10)，对体硅N+区(1)进行全包围。
2.根据权利要求1所述的具有三重多晶硅栅联合圆柱形JLT器件，其特征在于，所述栅极P+多晶硅控制区(8)、栅极P+多晶硅第一屏蔽区(9)和栅极P+多晶硅第二屏蔽区(10)三者中央没有间隙且对外属于一个栅极，掺杂浓度由栅极P+多晶硅控制区(8)至栅极P+多晶硅第二屏蔽区(10)由高到低，掺杂浓度变化幅度根据需要改变。
3.根据权利要求1所述的具有三重多晶硅栅联合圆柱形JLT器件，其特征在于，所述源极电极(6)和漏极电极(7)、体硅N+区(1)、多晶硅栅电极层均为中心对称。
4.根据权利要求1所述的具有三重多晶硅栅联合圆柱形JLT器件，其特征在于，所述源极电极(6)和漏极电极(7)在沿O中心线方向上突出部分铝电极用于诱导载流子的charge-plasma区域的长度根据需要调节。
5.根据权利要求1所述的具有三重多晶硅栅联合圆柱形JLT器件，其特征在于，所述二氧化硅隔离层(2)和二氧化铪隔离层(3)的厚度均能在保证器件性能的一定范围内调整。
6.根据权利要求1所述的具有三重多晶硅栅联合圆柱形JLT器件，其特征在于，所述体硅N+区(1)高斯分布的阶梯浓度根据需要改变，其中，器件最外围接触二氧化硅隔离层(2)的掺杂浓度最高并逐渐向器件内部减少，即O中心线所处的位置掺杂浓度最低。
7.根据权利要求1所述的具有三重多晶硅栅联合圆柱形JLT器件，其特征在于，将所述二氧化硅隔离层(2)和二氧化铪隔离层(3)叠加为一层结构的二氧化铪隔离层Ⅰ(11)。
8.根据权利要求1所述的具有三重多晶硅栅联合圆柱形JLT器件，其特征在于，将所述体硅N+区(1)分成体硅N+边缘导电区(4)和体硅N+中心导电区(5)，其中体硅N+边缘导电区(4)的掺杂浓度高于体硅N中心导电区(5)。
9.根据权利要求1～8中任意一项所述的具有三重多晶硅栅联合圆柱形JLT器件，其特征在于，将所述体硅N+区(1)掺杂类型由N型替换为P型。
10.根据权利要求1～8中任意一项所述的具有三重多晶硅栅联合圆柱形JLT器件，其特征在于，将N型JLT器件替换为P型JLT器件。
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