KR20100032224A - 박막 트랜지스터의 제조방법 - Google Patents

박막 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명의 유기전계발광소자(Organic Light Emitting Device; OLED)용 박막 트랜지스터의 제조방법은 반도체층을 결정화할 때 산소 가스에 노출시켜 상기 반도체층 위에 열적 산화막(thermal oxide)을 형성하고, 이를 박막 트랜지스터의 에치 스타퍼(etch stopper)로 사용함으로써 마스크공정의 추가 없이 액티브층의 손상을 방지하기 위한 것으로, 기판 위에 비정질 실리콘 박막을 형성하는 단계; 상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막을 형성하는 한편 상기 결정화된 실리콘 박막을 산소 가스에 노출시켜 상기 결정화된 실리콘 박막 위에 열적 산화막을 형성하는 단계; 상기 결정화된 실리콘 박막과 열적 산화막을 선택적으로 패터닝하여 상기 기판 위에 액티브층과 에치 스타퍼를 형성하는 단계; 상기 액티브층 위에 n+층을 사이에 두고 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 전면에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 상기 제 1 절연막과 제 2 절연막의 일부를 제거하여 상기 드레인전극의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
유기전계발광소자, 열적 산화막, 에치 스타퍼, 액티브층

Description

박막 트랜지스터의 제조방법{METHOD OF FABRICATING THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 마스크공정의 추가 없이 열적 산화막을 이용하여 에치 스타퍼를 형성한 유기전계발광소자용 박막 트랜지스터의 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.
이러한 평판표시장치 분야에서, 지금까지는 가볍고 전력소모가 적은 액정표시장치(Liquid Crystal Display Device; LCD)가 가장 주목받는 디스플레이 소자였지만, 상기 액정표시장치는 발광소자가 아니라 수광소자이며 밝기, 명암비(contrast ratio) 및 시야각 등에 기술적 한계가 있기 때문에 이러한 단점을 극복할 수 있는 새로운 디스플레이 소자에 대한 개발이 활발하게 전개되고 있다.
새로운 평판표시장치 중 하나인 유기전계발광소자는 자체발광형이기 때문에 액정표시장치에 비해 시야각과 명암비 등이 우수하며 백라이트(backlight)가 필요 하지 않기 때문에 경량 박형이 가능하고, 소비전력 측면에서도 유리하다. 그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르다는 장점이 있으며, 특히 제조비용 측면에서도 유리한 장점을 가지고 있다.
이와 같은 상기 유기전계발광소자의 제조공정에는 액정표시장치나 플라즈마 표시패널(Plasma Display Panel; PDP)과는 달리 증착 및 봉지(encapsulation) 공정이 공정의 전부라고 할 수 있기 때문에 제조공정이 매우 단순하다. 또한, 각 화소마다 스위칭 소자인 박막 트랜지스터(Thin Film Transistor; TFT)를 가지는 액티브 매트릭스(active matrix)방식으로 유기전계발광소자를 구동하게 되면, 낮은 전류를 인가하더라도 동일한 휘도를 나타내므로 저소비 전력, 고정세 및 대형화가 가능한 장점을 가진다.
이하, 상기 유기전계발광소자의 기본적인 구조 및 동작 특성에 대해서 도면을 참조하여 상세히 설명한다.
도 1은 일반적인 유기전계발광소자의 기본 구조를 나타내는 회로도이다.
도면에 도시된 바와 같이, 일반적인 유기전계발광소자는 제 1 방향으로 배열된 게이트라인(2) 및 상기 제 1 방향과 교차되는 제 2 방향으로 서로 이격되도록 배열된 데이터라인(3)과 전원라인(4)을 포함하며, 상기 게이트라인(2)과 데이터라인(3)이 교차되어 하나의 화소 영역을 정의하게 된다.
이때, 상기 게이트라인(2)과 데이터라인(3)의 교차영역에는 어드레싱 구성요소(addressing element)인 스위칭 박막 트랜지스터(5)가 형성되어 있고, 상기 스위칭 박막 트랜지스터(5)의 드레인전극(D)과 전원라인(4) 사이에는 스토리지 커패시 터(6)가 형성되어 있으며, 상기 전원라인(4)과 유기전계발광 다이오드(8)의 양극 사이에는 전류원 구성요소(current source element)인 구동 박막 트랜지스터(7)가 형성되어 있다.
상기 유기전계발광 다이오드(8)는 유기발광물질에 순방향으로 전류를 공급해 주면 정공을 제공하는 양극(anode electrode)과 전자를 제공하는 음극(cathode electrode) 사이의 p-n 접합(junction)부분을 통해 전자와 정공이 이동하면서 서로 재결합하게 되는데, 이 경우에는 상기 전자와 정공이 떨어져 있을 때보다 작은 에너지를 가지게 되어 이때 발생하는 에너지 차이에 해당하는 빛을 방출하게 된다.
즉, 상기 유기전계발광소자의 화소는 기본적으로 게이트 구동전압인 화소 전압을 어드레싱(addressing)하기 위한 스위칭 박막 트랜지스터(5)와 상기 유기전계발광소자의 구동전류를 제어하기 위한 구동 박막 트랜지스터(7)로 구성되어 있으며, 이때 상기 화소 전압을 안정적으로 유지하기 위한 스토리지 커패시터(6)가 추가적으로 요구된다.
이때, 상기 유기전계발광소자는 유기전계발광 다이오드에서 발광된 빛의 진행방향에 따라 상부 발광방식(top emission type)과 하부 발광방식(bottom emission type)으로 나뉜다. 또한, 상기 유기전계발광소자에 사용되는 박막 트랜지스터는 전도 채널(conductive channel)로서의 역할을 수행하는 반도체층의 상태에 따라 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터로 구분될 수 있다.
상기 유기전계발광소자용 박막 트랜지스터는 n+층을 패터닝하는 과정에서 하 부 액티브층의 손상을 방지하기 위해 상기 액티브층 상부에 절연막으로 이루어진 에치 스타퍼를 추가로 형성하게 되며, 그 결과 포토리소그래피공정(마스크공정)이 하나 추가되게 된다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어지며, 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리게 한다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 유기전계발광소자의 제조비용이 이에 비례하여 상승하게 된다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 에치 스타퍼를 형성함으로써 액티브층의 손상을 방지하도록 한 박막 트랜지스터의 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 5번의 마스크공정으로 에치 스타퍼가 포함된 박막 트랜지스터를 제작하도록 한 박막 트랜지스터의 제조방법을 제공하는데 있다.
기타, 본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터의 제조방법은 기판 위에 비정질 실리콘 박막을 형성하는 단계; 상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막을 형성하는 한편 상기 결정화된 실리콘 박막을 산소 가스에 노출시켜 상기 결정화된 실리콘 박막 위에 열적 산화막을 형성하는 단계; 상기 결정화된 실리콘 박막과 열적 산화막을 선택적으로 패터닝하여 상기 기판 위에 액티브층과 에치 스타퍼를 형성하는 단계; 상기 액티브층 위에 n+층을 사이에 두고 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 전면에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 상기 제 1 절연막과 제 2 절연막의 일부를 제거하여 상기 드레인전극의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
또한, 본 발명의 박막 트랜지스터의 다른 제조방법은 기판 위에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 비정질 실리콘 박막을 형성하는 단계; 상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막을 형성하는 한편 상기 결정화된 실리콘 박막을 산소 가스에 노출시켜 상기 결정화된 실리콘 박막 위에 열적 산화막을 형성하는 단계; 상기 결정화된 실리콘 박막과 열적 산화막을 선택적으로 패터닝하여 상기 제 1 절연막 위에 액티브층과 에치 스타퍼를 형성하는 단계; 상기 액티브층 위에 n+층을 사이에 두고 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막의 일부를 제거하여 상기 드레인전극의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터의 제조방법은 박막 트랜지스터 제조에 사용되는 마스크수를 줄여 제조공정 및 비용을 절감시키는 효과를 제공한다.
또한, 본 발명에 따른 박막 트랜지스터의 제조방법은 액티브층 상부에 에치 스타퍼를 형성하여 상기 액티브층을 보호하도록 함으로써 박막 트랜지스터의 신뢰성을 향상시키는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 박막 트랜지스터의 제조방법의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 소정의 기판(110) 위에 형성된 버퍼층(111), 상기 버퍼층(111) 위에 형성된 액티브층(124)과 에치 스타퍼(145), n+층(125)을 사이에 두고 상기 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123), 상기 소오스/드레인전극(122, 123) 위에 형성된 제 1 절연막(115a), 상기 제 1 절연막(115a)을 사이에 두고 상기 소오스/드레인전극(122, 123)과 전기적으로 절연되는 게이트전극(121), 상기 게이트전극(121) 위에 형성되며 그 일부와 상기 제 1 절연막(115a)의 일부가 제거되어 상기 드레인전극(123)의 일부영역을 노출시키는 제 2 절연막(115b) 및 상기 노출된 드레인전극(123)과 전기적으로 접속하는 화소전극(118)으로 이루어져 있다.
여기서, 상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 게이트전극(121)이 소오스/드레인전극(122, 123)보다 상층에 위치하는 탑 게이트(top gate) 구조를 가지며, 박막 트랜지스터의 액티브층(124)이 결정화된 실리콘 박막으로 이루어진 것을 특징으로 한다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 반도체층을 결정화할 때 산소 가스에 노출시켜 상기 반도체층 위에 열적 산화막을 형성하고, 하프-톤 마스크 또는 회절마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절마스크를 포함하는 것으로 한다)를 이용하여 액티브층을 패터닝할 때 상기 열적 산화막도 함께 패터닝하여 에치 스타퍼를 형성함으로써 총 5번의 마스크공정으로 제조할 수 있게 되는데, 이를 다음의 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.
도 3a 내지 도 3e는 상기 도 2에 도시된 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 3a에 도시된 바와 같이, 소정의 기판(110) 위에 버퍼층(111)과 비정질 실리콘 박막을 형성한다.
그리고, 상기 비정질 실리콘 박막을 결정화하여 소정의 결정화된 실리콘 박막을 형성한다.
이때, 상기 비정질 실리콘 박막을 결정화하는 과정에서 상기 결정화된 실리콘 박막을 산소 가스에 노출시킴으로써 상기 결정화된 실리콘 박막 위에 소정의 열적 산화막을 형성하게 된다.
이후, 상기 결정화된 실리콘 박막과 열적 산화막을 포토리소그래피공정(제 1 마스크공정)을 이용하여 패터닝함으로써 상기 버퍼층(111) 위에 각각 상기 결정화 된 실리콘 박막과 열적 산화막으로 이루어진 액티브층(124)과 에치 스타퍼(145)를 형성한다.
여기서, 본 발명의 제 1 실시예에 따른 상기 액티브층(124)과 에치 스타퍼(145)는 하프-톤 마스크를 이용하여 한번의 마스크공정(제 1 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 1 마스크공정을 상세히 설명한다.
도 4a 내지 도 4g는 상기 도 3a에 도시된 본 발명의 제 1 실시예에 따른 제 1 마스크공정을 구체적으로 나타내는 단면도이다.
도 4a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 전면에 버퍼층(111)과 비정질 실리콘 박막(120)을 형성한다.
이때, 상기 버퍼층(111)은 상기 기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
그리고, 도 4b에 도시된 바와 같이, 상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막(120')을 형성하는 한편 상기 결정화된 실리콘 박막(120')을 산소 가스에 노출시킴으로써 상기 결정화된 실리콘 박막(120') 위에 소정의 열적 산화막(140)을 형성한다.
이때, 상기 비정질 실리콘 박막을 결정화하는 방법으로는 고온의 퍼니스(furnace)에서 장시간 비정질 실리콘 박막을 가열하고 냉각시켜 결정화하는 고상 결정화(Solid Phase Crystallization; SPC) 방법과 고 강도의 레이저 에너지를 순간적으로 조사하여 가열하고 냉각시켜 결정화하는 레이저 어닐링 방법 등이 사용될 수 있다.
상기 레이저를 이용한 결정화 방법에는 엑시머 레이저를 이용하는 엑시머 레이저 결정화(Eximer Laser Annealing; ELA) 방법과 수평으로 순차적으로 결정화가 이루어지는 순차적 수평 결정화 방법(Sequential Lateral Solidification; SLS) 방법이 있으며, 금속을 결정화의 촉매로 사용하는 금속유도 결정화(Metal Induced Crystallization; MIC) 방법을 사용할 수도 있다.
상기 금속유도 결정화 방법은 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘 박막과 접촉시키거나 이들 금속을 비정질 실리콘 박막에 주입시키고 상기 금속 입자를 결정화의 촉매로 사용하는 결정화 방법이다.
또한, 상기 금속유도결정화 방법을 기본으로 하면서 결정화되는 온도를 더욱 낮출 수 있는 방법으로 전기장을 인가하여 금속유도 결정화를 촉진시키는 FEMIC(field enhanced metal induced crystallization) 방법과 교번자기장 결정화(Alternating Magnetic Field Crystallization; AMFC) 방법이 있다.
상기 교번자기장 결정화 방법은 비정질 실리콘 박막에 교번자기장을 인가하여 비정질 실리콘 박막 내에 유도기전력을 형성하여 결정화를 촉진시키는 방법으로 본 발명의 제 1 실시예는 상기 교번자기장 결정화 방법을 이용하여 비정질 실리콘 박막을 결정화한 경우를 예를 들고 있다. 다만, 본 발명이 이에 한정되는 것은 아니며 본 발명은 결정화하는 과정에서 결정화된 실리콘 박막이 산소 가스에 노출될 수 있기만 하면 전술한 어떠한 결정화 방법이라도 사용할 수 있다.
도 5는 반도체층의 결정화에 사용되는 교번자기장 결정화 방법을 개략적으로 나타내는 예시도이다.
도면에 도시된 바와 같이, 비정질 실리콘 박막(120) 주변에 자기장 발생부(192)를 설치하고 기판(110) 또는 상기 자기장발생부(192)를 이동시키며 상기 비정질 실리콘 박막(120)을 결정화한다.
여기서, 도면은 권선형의 유도코일로 이루어진 자기장발생부(192) 속에서 결정화되는 비정질 실리콘 박막(120)을 예를 들어 도시하고 있으며, 이때 도면에는 자세히 도시하지 않았지만 상기 기판(110)은 소정의 지지대 위에 형성된 가열플레이트 위에 안착되게 된다.
이때, 상기 기판(110)의 주위에는 구리관 등의 유도코일이 다수 형성되어 있으며, 상기 유도코일에 교류전압(191)이 인가됨으로써 비정질 실리콘 박막(120)에 교번자기장(190)이 인가되게 된다.
참고로, 상기 교번자기장 결정화는 약 300~500℃의 가열챔버나 가열플레이트 상에서 시편을 가열하면서 이루어질 수 있는데, 가열되는 시편에 교번자기장을 인가하면, 시편에 와전류(eddy current)가 발생하고, 상기 와전류에 의해 시편 내에서 국부적인 소용돌이형상의 전류가 유도되어 시편내의 온도를 상승시킴으로 결정화를 촉진하는 것으로 알려져 있다.
한편, 본 발명의 제 1 실시예의 경우에는 상기 교번자기장 결정화를 진공챔버 내부가 아닌 대기 중에서 진행함으로써 냉각과정에 있는 결정화된 실리콘 박막이 대기 중에 포함된 산소 가스에 노출되게 된다.
따라서, 상기 결정화된 실리콘 박막 표면에 산소 원자들이 실리콘 원자와 결 합을 하면서 형성된 열적 산화막이 성장하게 된다. 이와 같이 500Å정도의 두께로 산화막이 성장한 후에는 산소 원자들이 더 이상 실리콘 표면과 직접적인 접촉을 하기 않게 되며, 이때 반응하지 않고 남아있던 산소 원자들이 이미 형성된 산화막으로 다시 들어가서 실리콘에 도달할 때가지 움직이게 되며 결국 산화막은 느리지만 지속적인 성장을 하게 됩니다.
이후, 도 4c에 도시된 바와 같이, 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후, 본 발명의 제 1 실시예에 따른 하프-톤 마스크(180)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.
이때, 상기 하프-톤 마스크(180)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(180)를 투과한 광만이 감광막(170)에 조사되게 된다.
이어서, 상기 하프-톤 마스크(180)를 통해 노광된 감광막(170)을 현상하고 나면, 도 4d에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 열적 산화막(140) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(170a)은 제 2 투과영역(II)을 통해 형성된 제 2 감광막패턴(170b)과 제 3 감광막패턴(170c)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
다음으로, 도 4e에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)을 마스크로 하여, 그 하부에 형성된 결정화된 실리콘 박막과 열적 산화막의 일부 영역을 선택적으로 제거하게 되면, 상기 기판(110) 위에 상기 결정화된 실리콘 박막으로 이루어진 액티브층(124)이 형성되게 된다.
이때, 상기 액티브층(124) 상부에는 상기 열적 산화막으로 이루어지며 상기 액티브층(124)과 동일하게 패터닝된 열적 산화막패턴(140')이 형성되게 된다.
이후, 상기 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)의 일부를 제거하는 애싱(ashing)공정을 진행하게 되면, 도 4f에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 2 감광막패턴과 제 3 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴과 제 3 감광막패턴의 두께만큼이 제거된 제 4 감광막패턴(170a')으로 상기 차단영역(III)에 대응하는 소정 영역에만 남아있게 된다.
이후, 도 4g에 도시된 바와 같이, 상기 남아있는 제 4 감광막패턴(170a')을 마스크로 하여 상기 열적 산화막패턴의 일부를 제거함으로써 상기 액티브층(124) 위에 상기 열적 산화막으로 이루어진 에치 스타퍼(145)를 형성하게 된다.
이때, 상기 에치 스타퍼(145)는 상기 액티브층(124)의 채널영역 위에만 형성됨에 따라 상기 액티브층(124)의 소오스영역과 드레인영역이 노출되게 된다.
이와 같이 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 하프-톤 마스크를 이용함으로써 액티브층(124)과 에치 스타퍼(145)를 동시에 형성할 수 있게 되며, 이때 상기 에치 스타퍼(145)는 후술할 n+ 비정질 실리콘 박막의 식각시 상기 액티브층(124)의 손상을 방지하는 역할을 하게 된다.
다음으로, 도 3b에 도시된 바와 같이, 상기 기판(110) 전면에 n+ 비정질 실리콘 박막과 제 1 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 n+ 비정질 실리콘 박막과 제 1 도전막을 선택적으로 패터닝함으로써 상기 액티브층(124) 위에 각각 상기 n+ 비정질 실리콘 박막과 제 1 도전막으로 이루어진 n+층(125)과 소오스/드레인전극(122, 123)이 형성된다.
여기서, 상기 n+층(125)과 소오스/드레인전극(122, 123)은 상기 에치 스타퍼(145)의 일부와 중첩되게 형성되며, 상기 액티브층(124) 위에는 에치 스타퍼(145)가 형성됨에 따라 상기 n+ 비정질 실리콘 박막 식각시 하부의 액티브층(124)이 식각 플라즈마로부터 보호받게 된다.
이때, 상기 제 1 도전막은 상기 소오스전극(122)과 드레인전극(123)을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 몰리브덴 합금(Mo alloy), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질을 사용 할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
그리고, 도 3c에 도시된 바와 같이, 상기 소오스전극(122)과 드레인전극(123)이 형성된 기판(110) 전면에 게이트절연막인 제 1 절연막(115a)을 형성한다.
이후, 상기 기판(110) 전면에 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 제 1 절연막(115a) 위에 상기 제 2 도전막으로 이루어진 게이트전극(121)을 형성한다.
이때, 상기 제 2 도전막은 상기 게이트전극(121)을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 몰리브덴 합금, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
다음으로, 도 3d에 도시된 바와 같이, 상기 게이트전극(121)이 형성된 기판(110) 전면에 제 2 절연막(115b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 제 1 절연막(115a)과 제 2 절연막(115b)의 일부 영역을 제거함으로써 상기 드레인전극(123)의 일부를 노출시키는 콘택홀(140)을 형성한다.
그리고, 도 3e에 도시된 바와 같이, 상기 제 2 절연막(115b)이 형성된 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 콘택홀(140)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.
상기 제 3 도전막은 화소전극(118)을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같이 투과율이 뛰어난 투명 도전물질을 사용할 수 있다.
이와 같이 제조되는 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 게이트전극이 소오스/드레인전극보다 상층에 위치하는 탑 게이트 구조를 예를 들고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 게이트전극이 소오스/드레인전극보다 하층에 위치하는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터에도 적용되며, 이를 다음의 제 2 실시예를 통해 상세히 설명한다.
도 6은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 소정의 기판(210) 위에 형성된 버퍼층(211), 상기 버퍼층(211) 위에 형성된 게이트전극(221), 상기 게이트전극(221) 위에 형성된 제 1 절연막(215a), 상기 제 1 절연막(215a) 위에 형성된 액티브층(224)과 에치 스타퍼(245), n+층(225)을 사이에 두고 상기 액티브층(224)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(222, 223), 상기 소오스/드레인전극(222, 223) 위에 형성되며 그 일부가 제거되어 상기 드레인전극(223)의 일부영역을 노출시키는 제 2 절연막(215b) 및 상기 노출된 드레인전극(223)과 전기적으로 접속하는 화소전극(218)으로 이루어져 있다.
전술한 바와 같이 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 게이트 전극(221)이 소오스/드레인전극(222, 223)보다 하층에 위치하는 바텀 게이트 구조를 가지는 것을 제외하고는 상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터와 동일한 구조로 이루어져 있으며, 이하 도면을 참조하여 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 상세히 설명한다.
도 7a 내지 도 7e는 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 7a에 도시된 바와 같이, 소정의 기판(210) 위에 버퍼층(211)과 제 1 도전막을 형성한 후, 포토리소그래피공정(제 1 마스크공정)을 이용하여 상기 제 1 도전막을 선택적으로 패터닝함으로써 상기 버퍼층(211) 위에 상기 제 1 도전막으로 이루어진 게이트전극(221)을 형성한다.
이때, 상기 제 1 도전막은 상기 게이트전극(221)을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 몰리브덴 합금, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
그리고, 도 7b에 도시된 바와 같이, 상기 게이트전극(221)이 형성된 기판(210) 전면에 게이트절연막인 제 1 절연막(215a)과 비정질 실리콘 박막을 형성한다.
그리고, 상기 비정질 실리콘 박막을 결정화하여 소정의 결정화된 실리콘 박막을 형성한다.
이때, 상기 비정질 실리콘 박막을 결정화하는 과정에서 상기 결정화된 실리 콘 박막을 산소 가스에 노출시킴으로써 상기 결정화된 실리콘 박막 위에 소정의 열적 산화막을 형성하게 된다.
이후, 상기 결정화된 실리콘 박막과 열적 산화막을 포토리소그래피공정(제 2 마스크공정)을 이용하여 패터닝함으로써 상기 제 1 절연막(215a) 위에 각각 상기 결정화된 실리콘 박막과 열적 산화막으로 이루어진 액티브층(224)과 에치 스타퍼(245)를 형성한다.
여기서, 본 발명의 제 2 실시예에 따른 상기 액티브층(224)과 에치 스타퍼(245)는 하프-톤 마스크를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다.
도 8a 내지 도 8g는 상기 도 7b에 도시된 본 발명의 제 2 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.
도 8a에 도시된 바와 같이, 게이트전극(221)이 형성된 기판(110) 전면에 제 1 절연막(215a)과 비정질 실리콘 박막(220)을 형성한다.
그리고, 도 8b에 도시된 바와 같이, 상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막(220')을 형성하는 한편 상기 결정화된 실리콘 박막(220')을 산소 가스에 노출시킴으로써 상기 결정화된 실리콘 박막(220') 위에 소정의 열적 산화막(240)을 형성한다.
이후, 도 8c에 도시된 바와 같이, 기판(210) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(270)을 형성한 후, 본 발명의 제 2 실시예에 따른 하 프-톤 마스크(280)를 통해 상기 감광막(270)에 선택적으로 광을 조사한다.
이때, 상기 하프-톤 마스크(280)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(280)를 투과한 광만이 감광막(270)에 조사되게 된다.
이어서, 상기 하프-톤 마스크(280)를 통해 노광된 감광막(270)을 현상하고 나면, 도 8d에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(270a) 내지 제 3 감광막패턴(270c)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 열적 산화막(240) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(270a)은 제 2 투과영역(II)을 통해 형성된 제 2 감광막패턴(270b)과 제 3 감광막패턴(270c)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
다음으로, 도 8e에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(270a) 내지 제 3 감광막패턴(270c)을 마스크로 하여, 그 하부에 형성된 결정화된 실리콘 박막과 열적 산화막의 일부 영역을 선택적으로 제거하게 되면, 상기 기 판(210) 위에 상기 결정화된 실리콘 박막으로 이루어진 액티브층(224)이 형성되게 된다.
이때, 상기 액티브층(224) 상부에는 상기 열적 산화막으로 이루어지며 상기 액티브층(224)과 동일하게 패터닝된 열적 산화막패턴(240')이 형성되게 된다.
이후, 상기 제 1 감광막패턴(270a) 내지 제 3 감광막패턴(270c)의 일부를 제거하는 애싱공정을 진행하게 되면, 도 8f에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 2 감광막패턴과 제 3 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴과 제 3 감광막패턴의 두께만큼이 제거된 제 4 감광막패턴(270a')으로 상기 차단영역(III)에 대응하는 소정 영역에만 남아있게 된다.
이후, 도 8g에 도시된 바와 같이, 상기 남아있는 제 4 감광막패턴(270a')을 마스크로 하여 상기 열적 산화막패턴의 일부를 제거함으로써 상기 액티브층(224) 위에 상기 열적 산화막으로 이루어진 에치 스타퍼(245)를 형성하게 된다.
이와 같이 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 전술한 제 1 실시예와 동일하게 하프-톤 마스크를 이용함으로써 액티브층(224)과 에치 스타퍼(245)를 동시에 형성할 수 있게 되며, 이때 상기 에치 스타퍼(245)는 후술할 n+ 비정질 실리콘 박막의 식각시 상기 액티브층(224)의 손상을 방지하는 역할을 하게 된다.
다음으로, 도 7c에 도시된 바와 같이, 상기 기판(110) 전면에 n+ 비정질 실리콘 박막과 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 이 용하여 상기 n+ 비정질 실리콘 박막과 제 2 도전막을 선택적으로 패터닝함으로써 상기 액티브층(224) 위에 각각 상기 n+ 비정질 실리콘 박막과 제 2 도전막으로 이루어진 n+층(225)과 소오스/드레인전극(222, 223)이 형성된다.
여기서, 상기 n+층(225)과 소오스/드레인전극(222, 223)은 상기 에치 스타퍼(245)의 일부와 중첩되게 형성되며, 상기 액티브층(224) 위에는 에치 스타퍼(245)가 형성됨에 따라 상기 n+ 비정질 실리콘 박막 식각시 하부의 액티브층(224)이 식각 플라즈마로부터 보호받게 된다.
이때, 상기 제 2 도전막은 상기 소오스전극(222)과 드레인전극(223)을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 몰리브덴 합금, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
그리고, 도 7d에 도시된 바와 같이, 상기 소오스전극(222)과 드레인전극(223)이 형성된 기판(210) 전면에 제 2 절연막(215b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 제 2 절연막(215b)의 일부 영역을 제거함으로써 상기 드레인전극(223)의 일부를 노출시키는 콘택홀(240)을 형성한다.
그리고, 도 7e에 도시된 바와 같이, 상기 제 2 절연막(215b)이 형성된 기판(210) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 콘택홀(240)을 통해 상기 드레인전극(223)과 전기적으로 접속하는 화소전극(218)을 형성한다.
상기 제 3 도전막은 화소전극(218)을 구성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드 등과 같이 투과율이 뛰어난 투명 도전물질을 사용할 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
도 1은 일반적인 유기전계발광소자의 기본 구조를 나타내는 회로도.
도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 3a 내지 도 3e는 상기 도 2에 도시된 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 4a 내지 도 4g는 상기 도 3a에 도시된 본 발명의 제 1 실시예에 따른 제 1 마스크공정을 구체적으로 나타내는 단면도.
도 5는 반도체층의 결정화에 사용되는 교번자기장결정화 방법을 개략적으로 나타내는 예시도.
도 6은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 7a 내지 도 7e는 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 8a 내지 도 8g는 상기 도 7b에 도시된 본 발명의 제 2 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110,210 : 기판 111,211 : 버퍼층
121,221 : 게이트전극 122,222 : 소오스전극
123,223 : 드레인전극 124,224 : 액티브층
125,225 : n+층 145,245 : 에치 스타퍼

Claims (10)

  1. 기판 위에 비정질 실리콘 박막을 형성하는 단계;
    상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막을 형성하는 한편 상기 결정화된 실리콘 박막을 산소 가스에 노출시켜 상기 결정화된 실리콘 박막 위에 열적 산화막을 형성하는 단계;
    상기 결정화된 실리콘 박막과 열적 산화막을 선택적으로 패터닝하여 상기 기판 위에 액티브층과 에치 스타퍼를 형성하는 단계;
    상기 액티브층 위에 n+층을 사이에 두고 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계;
    상기 소오스/드레인전극이 형성된 기판 전면에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 게이트전극을 형성하는 단계;
    상기 게이트전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계;
    상기 제 1 절연막과 제 2 절연막의 일부를 제거하여 상기 드레인전극의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 에치 스타퍼는 상기 액티브층의 채널영역 위에만 형 성되어 상기 액티브층의 소오스영역과 드레인영역을 노출시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 비정질 실리콘 박막은 교번자기장 결정화를 통해 결정화되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  4. 제 3 항에 있어서, 상기 교번자기장 결정화는 대기 중에서 진행하여 상기 결정화된 실리콘 박막을 산소 가스에 노출시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  5. 제 1 항에 있어서, 상기 n+층과 소오스/드레인전극은 상기 에치 스타퍼의 일부와 중첩되도록 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  6. 기판 위에 게이트전극을 형성하는 단계;
    상기 게이트전극이 형성된 기판 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 비정질 실리콘 박막을 형성하는 단계;
    상기 비정질 실리콘 박막을 결정화하여 결정화된 실리콘 박막을 형성하는 한편 상기 결정화된 실리콘 박막을 산소 가스에 노출시켜 상기 결정화된 실리콘 박막 위에 열적 산화막을 형성하는 단계;
    상기 결정화된 실리콘 박막과 열적 산화막을 선택적으로 패터닝하여 상기 제 1 절연막 위에 액티브층과 에치 스타퍼를 형성하는 단계;
    상기 액티브층 위에 n+층을 사이에 두고 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계;
    상기 소오스/드레인전극이 형성된 기판 전면에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막의 일부를 제거하여 상기 드레인전극의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  7. 제 6 항에 있어서, 상기 에치 스타퍼는 상기 액티브층의 채널영역 위에만 형성되어 상기 액티브층의 소오스영역과 드레인영역을 노출시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제 6 항에 있어서, 상기 비정질 실리콘 박막은 교번자기장 결정화를 통해 결정화되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제 8 항에 있어서, 상기 교번자기장 결정화는 대기 중에서 진행하여 상기 결정화된 실리콘 박막을 산소 가스에 노출시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제 6 항에 있어서, 상기 n+층과 소오스/드레인전극은 상기 에치 스타퍼의 일부와 중첩되도록 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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