KR20100023273A - 온 칩 수동 소자를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치를 개시한다. 개시된 본 발명의 반도체 메모리 장치는, 전하를 펌핑하여 바이어스 전압을 제공하는 바이어스 전압 공급부 및 상기 바이어스 전압을 인가받는 모스(MOS) 트랜지스터 타입 커패시터를 포함하며상기 모스 트랜지스터 타입 커패시터는 상기 바이어스 전압을 인가받음으로써 문턱 전압에서도 전압의 변화에 따라 일정한 커패시턴스를 유지하는 전하 축적 모드에서 동작된다.
수동 소자, 커패시턴스, RF, 벌크 바이어스

Description

온 칩 수동 소자를 포함하는 반도체 메모리 장치{Semiconductor Memory Device Having an On-Chip Passive Element}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 구체적으로는 온 칩 수동 소자를 포함하는 반도체 메모리 장치에 관한 것이다.
통상적으로, 고속(high speed) 및 고주파로 동작하는 회로로는 고속 칩 투 칩 인터페이스(high speed chip to chip interface), RF(Radio Frequency) 회로 및 고주파 A/D(Analog to Digital) 컨버터등이 있다. 최근에는 인쇄 회로 기판(Printed Circuit Board: PCB) 상에 구성하던 시스템 대신 하나의 반도체 메모리 장치상에 상기의 고속 및 고주파의 다기능 회로를 집적시켜 온-칩(on-chip)으로 구현하는 추세이다.
한편, 고속 및 고주파 회로의 정밀한 성능을 좌우하는 수동 소자(passive element)로는 저항(resistor), 인덕터(inductor) 및 커패시터(capacitor)등이 있다. 상기의 수동 소자들도 칩 상에 형성되어야 한다. 특히, 이러한 온 칩 수동 소자중 MIM(Metal Insulator Metal) 커패시터의 경우, 큰 면적을 차지하므로 칩 면적의 효율이 저하된다. 따라서, 적은 면적의 MOS 트랜지스터 타입의 커패시터를 구현 하나, 이의 커패시턴스 효율은 낮다. 이로 인해, 적은 면적에도 성능이 우수한 커패시터를 구현하는 것은 어렵다.
본 발명의 기술적 과제는 커패시터의 성능이 개선된 온 칩 수동 소자를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 전하를 펌핑하여 바이어스 전압을 제공하는 바이어스 전압 공급부 및 상기 바이어스 전압을 인가받는 모스(MOS) 트랜지스터 타입 커패시터를 포함하며, 상기 모스 트랜지스터 타입 커패시터는 상기 바이어스 전압을 인가받음으로써 문턱 전압에서도 전압의 변화에 따라 일정한 커패시턴스를 유지하는 전하 축적 모드에서 동작된다.
본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 전하를 펌핑하여 바이어스 전압을 제공하는 바이어스 전압 공급부 및 상기 바이어스 전압을 인가받는 모스(MOS) 트랜지스터 타입 커패시터를 포함하며, 상기 모스 트랜지스터 타입 커패시터는 문턱 전압 레벨에서 게이트 산화막 커패시턴스와 동등한 양의 커패시턴스를 갖는다.
본 발명의 일 실시예에 따르면 칩상에 구비되는 커패시터의 경우, 적은 면적으로 소자의 기능을 강화시키기 위해 별도의 바이어스 전압을 인가시킨다. 즉, MOS 트랜지스터 타입의 커패시터의 바디에 소정의 바이어스 전압을 인가함으로써, 정션 커패시턴스의 영향을 감소시켜 유효 커패시턴스를 물리적 커패시턴스와 동등한 정도로 확보할 수 있다. 또는 종래와 동일한 커패시턴스를 확보하기 위해서는 더 적은 면적을 차지하는 커패시터로도 가능하므로, 면적 효율이 개선될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 온 칩 수동 소자를 포함하는 반도체 메모리 장치에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 바이어스 전압 공급부(100) 및 수동 소자부(200)를 포함한다.
바이어스 전압 공급부(100)는 출력 노드(A)의 전압 레벨을 감지하여 소정의 원하는 전압 레벨을 갖는 바이어스 전압(VBS)을 제공한다. 본 발명의 일 실시예에 따른 바이어스 전압 공급부(100)는 접지 전압보다 낮은 소정 전압 레벨의 바이어스 전압(VBS)을 생성할 수 있다. 물론, 본 발명의 일 실시예에 따른 바이어스 전압 공급부(100)가 외부 공급 전압보다 높은 소정 전압 레벨의 바이어스 전압(VBS)을 생성할 수 있음은 물론이다. 그러나, 우선 접지 전압보다 낮은 바이어스 전압(VBS)을 생성하는 경우를 예시하기로 한다.
수동 소자부(200)는 커패시터(미도시)를 포함한다. 여기서 커패시터는 MOS 트랜지스터 타입의 커패시터로서 예시하기로 한다. 그리하여, 커패시터는 바이어스 전압(VBS)을 인가받으면 확장된 전하 축적 모드(charge accumulation mode)에서 동작된다. 전하 축적 모드란, 전압의 변화에 따라 커패시턴스의 변화가 없는 모드로서 정의될 수 있다.
종래의 온 칩상에 형성된NMOS 트랜지스터 타입 커패시터는, 기판 전압(VBB; substrate voltage)을 인가받는 웰(well)이 형성되는 반도체 기판과 달리, 잘 알려진 바와 같이SOI(Silicon-On Insulator) 기판 상에 형성된다. 그리하여 온 칩상에 형성된NMOS 트랜지스터 타입 커패시터는 바디 전압으로 통상 접지 전압(VSS)을 인가받는다. 따라서, 종래의 온 칩상에 형성된NMOS 트랜지스터 타입 커패시터는 0V를 기준으로 전하 축적 모드에서 반전 모드(inversion region)로 전환된다. 이로 인하여NMOS 트랜지스터 타입 커패시터는 게이트에 인가되는 전압의 변화에 따라 커패시턴스의 변화가 생긴다. 특히, 고주파 회로에서는 NMOS 트랜지스터 타입 커패시터는 인가되는 게이트의 전압이 증가할 수록 저용량의 커패시턴스를 갖는다.
하지만, 본 발명의 일 실시예에 따르면, 접지 전압(VSS)보다 낮은 바이어스 전압(VBS)을 커패시터(미도시)의 바디(body) 전압으로서 인가함으로써 커패시터(미도시)의 유효 커패시턴스는 문턱 전압 레벨에서도 물리적으로 가질 수 있는 최대값의 커패시턴스일 수 있다.
이에 대한 자세한 설명은 다음의 도면을 참조하여 설명하기로 한다.
도 2는 도 1에 따른 바이어스 전압 공급부(100)의 회로도이다.
도 2를 참조하면, 바이어스 전압 공급부(100)는 전압 감지부(110), 오실레이 터(120), 차지 펌프(130)를 포함한다.
우선, 전압 감지부(110)는 바이어스 전압(VBS)의 전압 레벨을 감지하여 오실레이션 제어 신호(OSC_EN)를 제공한다.
전압 감지부(110)는 피드백된 바이어스 전압(VBS)의 전압 레벨을 기준 전압(Vref))과 비교한다. 그리하여, 감지된 바이어스 전압(VBS)의 레벨이 원하는 전압 레벨보다 절대치가 낮으면 활성화된 레벨의 오실레이션 제어 신호(OSC_EN)를 제공한다. 본 발명의 일 실시예의 전압 감지부(110)는 통상의 전압 감지부이므로 이에 대한 상세한 설명은 하지 않기로 한다. 다만, 전압 감지부(110)는 피드백된 바이어스 전압(VBS)의 전압 레벨을 감지하고 이에 응답하여 오실레이션 제어 신호(OSC_EN)를 제공할 수 있는 감지 회로이면 가능하다.
오실레이터(120)는 전압 감지부(110)에서 감지된 결과에 응답하여 일정한 주기의 신호인 펌핑 주기 신호(osc)를 생성한다. 여기서 오실레이터(120)는 인버터 체인으로 구성된 링 오실레이터(ring-oscillator)일 수 있다.
차지 펌프(130)는 오실레이터(120)에서 출력한 발진 파형인 펌핑 주기 신호(osc)에 응답하여 원하는 바이어스 전압(VBS)을 생성한다. 즉, 차지 펌프(130)는 소정 전압을 만족할때까지 펌핑 주기 신호(osc)에 따라 전하를 펌핑함으로써 바이어스 전압(VBS)을 생성한다. 이러한 차지 펌프(130)는 통상의 펌핑 회로이므로 당업자라면 이해 가능한 회로부이므로 간단히 설명하기로 한다. 그리하여 차지 펌 프(130)의 펌핑 소자들로서 통상의 커패시터와 다이오드를 구비할 수 있다. 따라서, 차지 펌프(130)의 커패시터와 다이오드 간에 차지 및 디스차지 동작을 함으로써 펌핑 동작이 구현될 수 있다. 다이오드 소자를 PMOS 트랜지스터 또는 NMOS 트랜지스터로서 구현할 수 있음은 물론이다. 한편, 바이어스 전압(VBS)이 과도하게 낮아지는 것을 방지하기 위하여 출력된 바이어스 전압(VBS)을 다시 전압 감지부(110)로 피드백 시킨다.
그리하여, 전술한 바와 같이 전압 감지부(110)는 피드백된 바이어스 전압(VBS) 감지시 그 레벨이 원하는 레벨이 되면 비활성화된 오실레이션 제어 신호(OSC_EN)를 제공함으로써 오실레이터(120)를 비활성화 시킬 수 있다. 이에 따라, 차지 펌프(130)의 동작도 비활성화된다.
이로써, 본 발명의 일 실시예에 따른 바이어스 전압 공급부(100)는 접지 전압보다 낮은 소정 전압 레벨의 바이어스 전압(VBS)을 생성할 수 있다. 여기서 접지 전압보다 낮은 전압(VBB)의 레벨은 통상의 반도체 집적 회로의 기판 벌크 전압 레벨을 의미한다.
도 3은 이러한 바이어스 전압(VBS)이 바디에 인가된 NMOS 트랜지스터 타입의 커패시터(200)의 등가 회로도이며, 도 4는 NMOS 트랜지스터 타입의 커패시터(200)의 단면도이다.
도 3 및 도 4를 참조하면, NMOS 트랜지스터 타입의 커패시터(200)의 게이트 에는 게이트 전압(VG)이 인가되고, 소스 및 드레인에는 접지 전압(VSS)이 인가되며, 바디(P-sub)에는 바이어스 전압(VBS)이 인가된다. 이 경우, 바디(P-sub)와 소스 및 드레인이 형성된 N형 영역사이에는 PN 정션(PN junction)이 형성됨을 알 수 있다. 이러한 PN 정션 영역은 다른 의미로는 공핍 영역(depletion region)이며, 정션 커패시턴스(Cj1)를 갖는 기생 커패시터가 형성된다. 한편, 커패시터의 유효 커패시턴스는 게이트 산화막에 형성된 게이트 산화막 커패시턴스(Cox)와 정션 커패시턴스(Cj1)를 모두 반영한 값을 갖는다. 그리하여, 유효 커패시턴스(Ceff)는 물리적 최대의 커패시턴스인 게이트 산화막 커패시턴스(Cox)에서 정션 커패시턴스(Cj1)만큼 손실된 커패시턴스를 갖게 된다.
따라서, 본 발명의 일 실시예에 따라 접지 전압(VSS)보다 낮은 레벨의 바이어스 전압(VBS)을 인가함으로써, 정션 커패시턴스(Cj1)의 영향을 낮출 수 있다. 즉, 접지 전압(VSS)보다 낮은 레벨의 바이어스 전압(VBS)이 커패시터(200)의 바디(P-sub)에 인가되면, 역방향의 전압이 인가됨에 따라 전계에 의해 공핍 영역이 확장된다. 수학식 1은 거리와 커패시턴스의 관계를 나타내는 수식이다.
Figure 112008059643302-PAT00001
(C는 커패시턴스, ε는 유전율, A는 면적)
수학식 1과 같이 거리(d)가 증가할수록 커패시턴스(C)는 낮아진다.
그리하여, 적정한 바이어스 전압(VBS)을 인가하여 공핍 영역을 확장하면 정션 커패시턴스(Cj2)는 점점 작아지므로, 정션 커패시턴스(Cj2)의 영향은 미미할 수 있다. 이로써, NMOS 트랜지스터 타입의 커패시터(200)의 유효 커패시턴스는 게이트 산화막 커패시턴스와 실질적으로 동일한 값을 구현할 수 있다.
도 5는 NMOS 트랜지스터 타입의 커패시터(200)의 C-V 특성도이다.
도 5를 참조하면, 게이트에 인가되는 전압에 따라 커패시턴스의 변화를 알 수 있다.
도시된 ①은 종래와 동일한 접지 전압(VSS)이 NMOS 트랜지스터 타입의 커패시터(200)의 바디에 인가한 것을 나타내며, ②, ③의 파형도는 본 발명의 실시예에 따라 순차적으로 높아진 바이어스 전압(VBS)을 NMOS 트랜지스터 타입 커패시터(200)의 바디에 인가한 실험예를 나타낸다.
도 5에 도시된 바와 같이, 종래(①)의 경우 0V 근처에서 커패시터의 동작 모드가 전하 축적 모드에서 반전 모드로 바뀜을 알 수 있다. 따라서, 종래(①)의 경 우 문턱 전압(VT) 레벨에서는 매우 낮은 커패시턴스(C1)를 갖는다. 또한, 게이트에 인가되는 전압이 높을수록 반전 모드에서 동작하므로 매우 낮은 커패시턴스를 갖는다.
반면, 종래(①)보다 낮은 바이어스 전압(VBS)을 인가할 경우, 바이어스 전압(VBS)의 절대치에 따라 순차적으로 점점 높은 커패시턴스(C2, C3)를 갖는 것을 알 수 있다. 특히, ③의 파형도는 문턱 전압(VT) 레벨에서 최대의 커패시턴스를 갖는 것을 알 수 있다. 다시 말하면, 적정한 바이어스 전압(VBS)을 인가하면, 문턱 전압(VT) 레벨에서도 게이트 산화막 커패시턴스(Cox)를 확보할 수 있다.
다른 관점으로 설명하면, 바이어스 전압(VBS)의 절대치를 높일수록, 커패시터의 전하 축적 모드를 보다 확장시킬 수 있다. 이로써, 인가되는 게이트 전압의 소정 범위내에서는 최대의 커패시턴스를 제공한다. 더 나아가, 종래와 동일한 커패시턴스를 얻기 위해서는 보다 작은 사이즈의 커패시터를 구비하는 것이 가능하다. 이와 같이, 본 발명의 일 실시예에 따르면, 공핍 영역을 확장시키는 바이어스 전압(VBS)을 인가함으로써 적은 사이즈로도 유효 커패시턴스가 큰 커패시터를 구현할 수 있다.
한편, 일 실시예에서는 NMOS 트랜지스터 타입의 커패시터로 설명하였으나 이에 제한되지 않음은 물론이다. 공핍 영역을 확장시키는 소정 레벨의 바이어스 전압(VBS)을 인가하여 PMOS 트랜지스터 타입의 커패시터를 구현하는 것도 가능한 것은 당업자라면 확장 가능한 실시예라고 이해될 것이다. 다만, 이 경우에는 바이어스 전압(VBS)의 소정 레벨은 NMOS 트랜지스터에 공급하던 레벨과는 다를 뿐이다.
다음으로, 외부 공급 전압(VDD)보다 높은 전압 레벨의 바이어스 전압(VBS)을 제공하는 것에 대해 설명하기로 한다.
도 2를 다시 참조하여, 바이어스 전압 공급부(100)는 외부 공급 전압(VDD)을 이용하여 이를 감지하고, 발진시켜 펌핑함으로써 외부 공급 전압(VDD)보다 높은 전압 레벨의 바이어스 전압(VBS)을 제공할 수 있다.
도 6은 이러한 외부 공급 전압(VDD)레벨보다 높은 바이어스 전압(VBS)이 인가된 PMOS 트랜지스터 타입의 커패시터(200)의 등가 회로도이다. 일 실시예와 마찬가지로, 외부 공급 전압(VDD)레벨보다 높은 바이어스 전압(VBS)을 바디에 인가받는다. 그리하여, PMOS 트랜지스터 타입의 커패시터(200)는, 공핍 영역이 확장되어 정션 커패시턴스의 영향은 낮아지고 최대의 물리적 커패시턴스를 가질 수 있다. 즉, MOS 타입에 따라 인가되는 바이어스 전압(VBS)의 레벨만 다를 뿐, 동작 원리는 동일하다.
이상과 같이, 본 발명의 일 실시예에 따르면 칩상에 구비되는 커패시터의 경우, 적은 면적으로 소자의 기능을 강화시키기 위해 별도의 바이어스 전압을 인가시킨다. 즉, MOS 트랜지스터 타입의 커패시터의 바디에 소정의 바이어스 전압을 인가함으로써, 정션 커패시턴스의 영향을 감소시켜 유효 커패시턴스를 물리적 커패시턴 스와 동등한 정도로 확보할 수 있다. 또는 종래와 동일한 커패시턴스를 확보하기 위해서는 더 적은 면적을 차지하는 커패시터로도 가능하므로, 면적 효율이 개선될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도,
도 2는 도 1에 따른 바이어스 전압 공급부의 블록도,
도 3은 도 1에 따른 커패시터의 등가 회로도,
도 4는 도 3에 따른 커패시터의 단면도,
도 5는 도 1에 따른 커패시터의 C-V 특성도, 및
도 6은 다른 실시예에 따른 바이어스 전압을 바디에 인가받은 커패시터의 등가 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 바이어스 전압 공급부 110 : 전압 감지부
120 : 오실레이터 130 : 차지 펌프
200 : 모스 타입 커패시터

Claims (16)

  1. 전하를 펌핑하여 바이어스 전압을 제공하는 바이어스 전압 공급부; 및
    상기 바이어스 전압을 인가받는 모스(MOS) 트랜지스터 타입 커패시터를 포함하며,
    상기 모스 트랜지스터 타입 커패시터는 상기 바이어스 전압을 인가받음으로써 문턱 전압에서도 전압의 변화에 따라 일정한 커패시턴스를 유지하는 전하 축적 모드에서 동작되는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 바이어스 전압 공급부는,
    피드백된 상기 바이어스 전압의 레벨을 감지하여 오실레이터 제어 신호를 제공하는 전압 감지부;
    상기 오실레이터 제어 신호를 수신하여 펌핑 주기 신호를 제공하는 오실레이터;
    상기 펌핑 주기 신호에 응답하여 전하를 펌핑하는 차지 펌프를 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 바이어스 전압 공급부는 접지 전압을 이용하여 펌핑함으로써 상기 접지 전압보다 낮은 레벨의 상기 바이어스 전압을 생성하는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 바이어스 전압 공급부는 외부 공급 전압을 이용하여 펌핑함으로써 상기 외부 공급 전압보다 높은 레벨의 상기 바이어스 전압을 제공하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 모스 트랜지스터 타입 커패시터가 상기 바이어스 전압을 기판의 바디 전압으로서 인가받음으로써, 상기 기판의 공핍 영역이 확장되는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 바이어스 전압의 레벨에 따라 상기 공핍 영역이 확장되어 상기 모스 트랜지스터 타입 커패시터의 정션 커패시턴스는 낮아지는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 커패시터가 NMOS 트랜지스터 타입 커패시터이면, 접지 전압보다 낮은 레벨의 상기 바이어스 전압을 인가받는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 커패시터가 PMOS 트랜지스터 타입 커패시터이면, 외부 공급 전압보다 높은 레벨의 상기 바이어스 전압을 인가받는 반도체 메모리 장치.
  9. 전하를 펌핑하여 바이어스 전압을 제공하는 바이어스 전압 공급부; 및
    상기 바이어스 전압을 인가받는 모스(MOS) 트랜지스터 타입 커패시터를 포함하며,
    상기 모스 트랜지스터 타입 커패시터는 문턱 전압 레벨에서 게이트 산화막 커패시턴스와 동등한 양의 커패시턴스를 갖는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 바이어스 전압 공급부는,
    피드백된 상기 바이어스 전압의 레벨을 감지하여 오실레이터 제어 신호를 제공하는 전압 감지부;
    상기 오실레이터 제어 신호를 수신하여 펌핑 주기 신호를 제공하는 오실레이터;
    상기 펌핑 주기 신호에 응답하여 전하를 펌핑하는 차지 펌프를 포함하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 바이어스 전압 공급부는 접지 전압을 이용하여 펌핑함으로써 상기 접지 전압보다 낮은 레벨의 상기 바이어스 전압을 생성하는 반도체 메모리 장치.
  12. 제 10항에 있어서,
    상기 바이어스 전압 공급부는 외부 공급 전압을 이용하여 펌핑함으로써 상기 외부 공급 전압보다 높은 레벨의 상기 바이어스 전압을 제공하는 반도체 메모리 장치.
  13. 제 9항에 있어서,
    상기 모스 트랜지스터 타입 커패시터가 상기 바이어스 전압을 기판의 바디 전압으로서 인가받음으로써, 상기 기판의 공핍 영역이 확장되는 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 바이어스 전압의 레벨에 따라 상기 공핍 영역이 확장되어 상기 모스 트랜지스터 타입 커패시터의 정션 커패시턴스는 낮아지는 반도체 메모리 장치.
  15. 제9항에 있어서,
    상기 커패시터가 NMOS 트랜지스터 타입 커패시터이면, 접지 전압보다 낮은 레벨의 상기 바이어스 전압을 인가받는 반도체 메모리 장치.
  16. 제9항에 있어서,
    상기 커패시터가 PMOS 트랜지스터 타입 커패시터이면, 외부 공급 전압보다 높은 레벨의 상기 바이어스 전압을 인가받는 반도체 메모리 장치.
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