KR20100020645A - 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법 - Google Patents

리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법 Download PDF

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Abstract

본 발명의 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법은, 반도체 기판 내에 리세스 트렌치를 형성하는 단계; 리세스 트렌치의 노출면에 건식 산화 공정으로 리세스 트렌치의 측벽이 바닥면보다 두꺼운 두께를 갖는 제1 게이트 절연막을 형성하는 단계; 제1 게이트 절연막 상에 플라즈마 산화 공정을 진행하여 플라즈마의 직진성으로 리세스 트렌치의 측벽의 성장은 억제시키면서 바닥면의 성장이 빠른 제2 게이트 절연막을 형성하여 리세스 트렌치의 측벽과 바닥면의 두께가 대등한 게이트 절연막을 형성하는 단계; 및 게이트 절연막 상에 리세스 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함한다.
리세스 트렌치, 게이트 절연막, 플라즈마 산화

Description

리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법{Method for fabricating gate dielectric layer in semiconductor device with recessed channel }
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 소자의 디자인 룰(design rule)이 감소하고 있다. 디자인 룰이 감소하면서 셀 트랜지스터의 크기가 감소되면서, 트랜지스터의 채널 길이 또한 짧아지고 있다. 트랜지스터의 채널의 길이가 짧아지게 되면 문턱전압의 감소, 누설 전류의 증가 및 리프레시 특성의 저하를 유발하는 단채널 효과(Short Channel Effect)가 발생한다. 따라서 최근에는 채널 길이를 증가시켜 단채널 효과를 억제하는 리세스 채널(recessed channel)을 갖는 반도체 소자가 제안되어 적용하고 있다. 리세스 채널을 갖는 반도체 소자는 반도체 기판의 활성영역 내에 소정 깊이의 리세스 트렌치를 형성하고, 리세스 트렌치와 중첩하는 게이트 절연막, 게이트 전극 및 하드마스크막을 형성하여 형성할 수 있다. 리세스 채널을 갖는 반도체 소자는 반도체 기판 내에 형성된 리세스 트렌치의 방향을 따라 채널이 형성된다. 이에 따라 일반적인 플래너 타입의 채널(planar type channel)을 갖는 반도체 소자보다 상대적으로 증가된 유효 채널 길이를 확보할 수 있어 단채널 효과가 감소하는 효과가 있다.
한편, 반도체 기판은 실리콘(Si)으로 이루어지고, 실리콘은 약간의 전기전도성을 띄고 있어 반도체 기판 상에 형성될 전극들로부터의 전류 누설(leakage)을 차단하여야 한다. 이 경우, 게이트 절연막이 반도체 기판과 전극 사이에 위치하여 인접하는 전극으로부터 전류가 누설되는 것을 차단하는 역할을 한다. 게이트 절연막은 리세스 트렌치의 노출면에 형성하는데, 일반적으로 열 산화(Thermal oxidation)법을 이용하여 형성하고 있다. 열 산화법은 산화 반응에 사용되는 기체의 종류에 따라 건식 산화(dry oxidation)와 습식 산화(wet oxidation)로 구분되는데, 반응기체로 순수한 산소(O2)를 사용하는 경우를 건식 산화라 하고, 산소(O2)와 수증기(H2O)의 혼합물을 사용하는 경우를 습식 산화라고 한다. 그런데 소자가 고집적화됨에 따라 리세스 트렌치의 종횡비가 높아지면서 열 산화법보다 상대적으로 Qbd(charge to breakdown) 특성이 우수한 산소 라디칼을 이용한 라디칼 산화법(radical oxidation)이 적용되어 게이트 절연막을 형성하고 있다. 라디칼 산화법은 열 산화법보다 상대적으로 얇은 두께로 형성된다. 그러나 게이트 바이어스(gate bias)가 인가되면 라디칼 산화법으로 리세스 트렌치 측벽의 게이트 절연막 두께가 열산화법보다 얇게 형성됨에 따라 항복전압(breakdown voltage)이 감소한다. 이에 따라 누설 전류가 증가되어 반도체 소자의 리프레시 특성이 열화되는 문제가 발생 한다.
본 발명에 따른 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법은, 반도체 기판 내에 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치의 노출면에 건식 산화 공정으로 상기 리세스 트렌치의 측벽이 바닥면보다 두꺼운 두께를 갖는 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막 상에 플라즈마 산화 공정을 진행하여 상기 플라즈마의 직진성으로 상기 리세스 트렌치의 측벽의 성장은 억제시키면서 바닥면의 성장이 빠른 제2 게이트 절연막을 형성하여 상기 리세스 트렌치의 측벽과 바닥면의 두께가 대등한 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 리세스 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 건식 산화 공정은 750℃ 내지 900℃의 공정 온도와 대기압 변화에 의해 게이트 절연막의 두께가 변화되는 것을 억제하는 100Torr 내지 600Torr의 낮은 압력에서 진행하는 것이 바람직하다.
상기 제1 게이트 절연막은 상기 리세스 트렌치의 바닥면보다 1.5배 두꺼운 두께로 상기 리세스 트렌치의 측벽에 형성된다
상기 플라즈마 산화 공정은 750℃ 내지 900℃의 공정 온도와 많아야 5Torr의 압력에서 1kW 이하의 바이어스를 인가하여 진행하는 것이 바람직하다.
상기 제2 게이트 절연막은 상기 플라즈마 산화 방식으로 상기 리세스 트렌치 측벽에 산소를 추가로 공급하여 상기 제1 게이트 절연막보다 박막 내의 산소 밀도가 높다.
상기 제1 게이트 절연막은 상기 리세스 트렌치의 측벽이 바닥면보다 두껍게 형성되어 항복전계를 증가시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 6은 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 1을 참조하면, 반도체 기판(100) 내에 활성영역(102)을 정의하는 소자분리막(110)을 형성한다. 소자분리막(110)은 STI(Shallow Trench Isolation) 방식으로 형성할 수 있다. 구체적으로, 반도체 기판(100) 상에 소자분리영역을 선택적으로 노출시킨다. 다음에 반도체 기판(100)의 노출부분에 대한 식각공정을 수행하여 소자분리트렌치(105)를 형성한다. 다음에 소자분리트렌치(105)를 절연막으로 매립하고, 평탄화공정을 수행한 다음 마스크 패턴을 제거하여 소자분리막(110)을 형성한다. 다음에 비록 도면에 도시하지는 않았지만, 소자분리막(110)으로 정의된 활성영역(102) 상에 이온주입공정을 진행하여 웰(well) 영역 및 정션 영역을 형성한다.
도 2를 참조하면, 반도체 기판(100) 내에 리세스 트렌치(120)를 형성한다. 구체적으로, 반도체 기판(100)의 리세스 트렌치(120)가 형성될 영역을 노출시키는 마스크막 패턴(115)을 형성한다. 마스크막 패턴(115)은 레지스트막으로 형성하거 나, 폴리실리콘을 포함하는 하드마스크막으로 형성할 수 있다. 다음에 마스크막 패턴(115)을 식각마스크로 반도체 기판(100)의 노출 부분을 식각하여 반도체 기판(100) 내에 소정 깊이의 리세스 트렌치(120)를 형성한다. 이 경우 리세스 트렌치(120)는 반도체 소자의 집적도를 높이기 위해 높은 종횡비(aspect ratio)를 갖게 형성한다.
도 3을 참조하면, 리세스 트렌치(120)의 노출면에 제1 게이트 절연막(125)을 형성한다. 구체적으로, 리세스 트렌치(120) 내부에 형성된 자연산화막 및 부산물 등을 제거하고, 후속 공정에서 산화막이 잘 성장될 수 있게 반도체 기판(100) 전면에 전처리(precleaning)를 실시한다. 여기서 전처리는 건식세정 또는 습식세정을 이용하여 진행할 수 있다. 다음에 반도체 기판(100) 상에 1차 산화 공정을 진행하여 리세스 트렌치(120)의 노출면에 제1 게이트 절연막(125)을 형성한다. 1차 산화 공정은 반응기체로 순수한 산소(O2) 가스를 사용하는 건식 산화(dry oxidation) 방식으로 진행한다. 그러면 반도체 기판(100)의 실리콘(Si)과 산소(O2)가 반응하면서 리세스 트렌치(120)의 노출면을 따라 산화막이 형성된다. 건식 산화 방식은 750℃ 내지 900℃의 공정 온도와 100Torr 내지 600Torr의 상압(760Torr)보다 낮은 압력에서 진행한다. 여기서 건식 산화 방식으로 제1 게이트 절연막(125)을 형성하는 방법은 100Torr 내지 600Torr의 낮은 압력을 유지하면서 진행하여 대기압 변화에 의해 산화막의 두께가 변화되는 것을 억제하는 것이 바람직하다. 이러한 건식 산화 방식으로 형성된 산화막은 종횡비가 높은(High aspect ratio) 리세스 트렌치(120)의 특 성에 의해 리세스 트렌치(120)의 바닥면에 형성되는 제1 게이트 절연막(125)의 두께(a)보다 측벽에 형성되는 제1 게이트 절연막(125)의 두께(b)가 상대적으로 두껍게 형성된다. 예를 들어 제1 게이트 절연막(125)은 바닥면보다 측벽이 1.5배 더 두꺼운 두께로 형성된다. 이에 따라 항복전압 전계(breakdown field)가 증가하여 누설전류가 감소되면서 소자의 리프레시 특성을 개선할 수 있다.
도 4를 참조하면, 리세스 트렌치(120) 상에 산화 소스를 추가로 공급하면서 리세스 트렌치(120)의 측벽보다 바닥면의 성장 속도가 더 높은 2차 산화 공정을 진행하여 제2 게이트 절연막(130)을 형성한다. 2차 산화 공정은 플라즈마 산화(plasma oxidation) 공정으로 진행한다. 구체적으로, 산화 소스를 공급하면서 바이어스를 인가하여 반도체 기판(100) 상에 산소 플라즈마를 형성한다. 다음에 반도체 기판(100)의 후면에서 바이어스를 인가하여 산소 플라즈마를 반도체 기판(100) 방향으로 흡착시킨다. 그러면 반도체 기판(100) 방향으로 흡착된 산소 플라즈마가 제1 게이트 절연막(125) 표면의 산소와 반응하여 제2 게이트 절연막(130), 예를 들어 산화막이 성장한다. 여기서 플라즈마 산화 방식은 750℃ 내지 900℃의 공정 온도와 많아야 5Torr의 압력에서 1kW 이하의 바이어스를 인가하여 진행한다. 이 경우 플라즈마의 직진성에 의해 리세스 트렌치의 측벽보다 바닥면으로 산소 플라즈마가 흡착되면서 바닥면의 산화막 성장 속도가 증가한다. 이에 따라 리세스 트렌치(120) 측벽에서 제2 게이트 절연막(130)의 성장은 억제되면서, 리세스 트렌치(120) 바닥면의 제2 게이트 절연막(130)의 성장속도가 증가하여 리세스 트렌치(120)의 측벽의 두께와 대등하게 바닥면의 두께(c)가 형성한다. 따라서 1차 산화 공정에서 바닥면 보다 측벽이 1.5배 더 두꺼운 두께로 형성된 제1 게이트 절연막(125)은 2차 산화 공정을 진행하면서 형성된 제2 게이트 절연막(130)으로 균일한 두께로 형성할 수 있다. 이러한 2차 산화 공정으로 제1 게이트 절연막(125) 및 제2 게이트 절연막(130)으로 이루어지는 게이트 절연막(133)이 형성된다. 여기서 플라즈마 산화 방식으로 리세스 트렌치(120) 측벽에 산소를 추가로 공급함에 따라 리세스 트렌치(120) 측벽에 형성된 제2 게이트 절연막(130)은 제1 게이트 절연막(125)보다 박막 내의 산소 밀도가 높다. 이에 따라 게이트 절연막(133)의 Qbd(charge to breakdown) 특성을 개선할 수 있다.
소자가 고집적화되어 리세스 트렌치(120)의 종횡비가 높아지면서 건식 산화 방식 또는 습식 산화 방식을 포함하는 열 산화법으로 성장된 산화막은 리세스 트렌치의 측벽의 두께가 바닥면의 두께보다 1.5배 이상 두껍게 형성된다. 이에 리세스 트렌치의 내측면에 균일한 두께로 게이트 절연막을 형성하기 위해 라디칼 산화법을 적용하여 왔다. 라디칼 산화법은 열 산화법보다 상대적으로 얇은 두께로 형성되며, Qbd 특성이 우수하다. 그러나 소자를 동작시키기 위해 게이트 바이어스를 인가시키면 라디칼 산화법으로 형성된 게이트 절연막은 리세스 트렌치 측벽 부분의 두께가 열 산화법보다 얇게 형성된다. 이 경우 게이트 절연막의 두께가 낮으면 항복전압이 감소하면서 누설전류가 증가하여 리프레시 특성을 열화시킬 수 있다. 이에 따라 본원 발명에서는 건식 산화 방식으로 1차 산화 공정을 진행하여 제1 게이트 절연막(125)을 형성함으로써 리세스 트렌치(120) 측벽의 두께를 확보하고, 플라즈마 산화로 2차 산화 공정을 진행하여 제2 게이트 절연막(130)을 형성함으로써 리세스 트 렌치(120)의 측벽의 성장은 억제하면서 바닥면의 성장을 증가시켜 균일한 두께의 게이트 절연막(133)을 구현할 수 있다.
도 5를 참조하면, 리세스 트렌치(120)에 형성된 게이트 절연막(133) 위에 게이트 도전막(135)을 형성한다. 게이트 도전막(135)은 반도체층, 예를 들어 폴리실리콘막으로 형성할 수 있다. 다음에 게이트 도전막(135) 위에 게이트 금속막(140)을 형성한다. 게이트 금속막(140)은 텅스텐막을 포함하여 형성할 수 있다. 다음에 게이트 금속막(140) 위에 하드마스크막(145)을 형성한다. 하드마스크막(145)은 이후 게이트 스택을 형성하기 위해 진행할 식각 공정에서 하부의 게이트 금속막(135) 및 게이트 도전막(130)이 식각되는 것을 방지하는 역할을 한다. 이러한 하드마스크막(145)은 질화막으로 형성할 수 있다. 그리고 하드마스크막(145) 위에 게이트 스택이 형성될 영역을 정의하는 레지스트막 패턴(147)을 형성한다.
도 6을 참조하면, 레지스트막 패턴(147)을 식각마스크로 하드마스크막(145)의 노출 부분을 식각하여 하드마스크막 패턴(150)을 형성한다. 계속해서 레지스트막 패턴(147) 및 하드마스크막 패턴(150)을 식각마스크막으로 하부의 게이트 금속막(140), 게이트 도전막(135) 및 게이트 절연막(133)을 식각하여 게이트 스택(170)을 형성한다. 이 게이트 스택(170)은 게이트 절연막 패턴(165), 게이트 도전막 패턴(160), 게이트 금속막 패턴(155) 및 하드마스크막 패턴(150)이 적층된 구조로 이루어진다.
본 발명에 의한 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법은, 높은 종횡비로 형성되는 리세스 트렌치 내부에 성장시키는 게이트 절연막을 2 단계로 산화 공정을 진행하여 형성함으로써 게이트 절연막의 두께를 두껍고 균일하게 성장시킬 수 있다. 여기서 1차 산화 공정은 건식 산화 방식으로 리세스 트렌치 측벽에 두꺼운 산화막을 성장시켜 항복전압 필드를 증가시켜 누설전류를 감소시키고 리프레시 특성을 개선할 수 있다. 또한 2차 산화 공정은 플라즈마 산화 방식으로 진행함으로써 플라즈마 직진성을 사용해 리세스 트렌치의 측벽의 산화막 성장은 억제하면서 바닥면의 산화막 성장을 증가시킴으로써 리세스 트렌치 내측 전체에 균일하고 두꺼우면서 Qbd 특성이 우수한 산화막을 성장시킬 수 있다.
도 1 내지 도 6은 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법을 설명하기 위해 나타내보인 도면들이다.

Claims (6)

  1. 반도체 기판 내에 리세스 트렌치를 형성하는 단계;
    상기 리세스 트렌치의 노출면에 건식 산화 공정으로 상기 리세스 트렌치의 측벽이 바닥면보다 두꺼운 두께를 갖는 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 플라즈마 산화 공정을 진행하여 상기 플라즈마의 직진성으로 상기 리세스 트렌치의 측벽의 성장은 억제시키면서 바닥면의 성장이 빠른 제2 게이트 절연막을 형성하여 상기 리세스 트렌치의 측벽과 바닥면의 두께가 대등한 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 상기 리세스 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법.
  2. 제1항에 있어서,
    상기 건식 산화 공정은 750℃ 내지 900℃의 공정 온도와 대기압 변화에 의해 게이트 절연막의 두께가 변화되는 것을 억제하는 100Torr 내지 600Torr의 낮은 압력에서 진행하는 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법.
  3. 제1항에 있어서,
    상기 제1 게이트 절연막은 상기 리세스 트렌치의 바닥면보다 1.5배 두꺼운 두께로 상기 리세스 트렌치의 측벽에 형성된 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법.
  4. 제1항에 있어서,
    상기 플라즈마 산화 공정은 750℃ 내지 900℃의 공정 온도와 많아야 5Torr의 압력에서 1kW 이하의 바이어스를 인가하여 진행하는 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법.
  5. 제1항에 있어서,
    상기 제2 게이트 절연막은 상기 플라즈마 산화 방식으로 상기 리세스 트렌치 측벽에 산소를 추가로 공급하여 상기 제1 게이트 절연막보다 박막 내의 산소 밀도가 높은 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법.
  6. 제1항에 있어서,
    상기 제1 게이트 절연막은 상기 리세스 트렌치의 측벽이 바닥면보다 두껍게 형성되어 항복전계를 증가시키는 리세스 채널을 갖는 반도체 소자의 게이트 절연막 형성방법.
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* Cited by examiner, † Cited by third party
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US9312124B2 (en) 2011-12-27 2016-04-12 Samsung Electronics Co., Ltd. Methods of fabricating gate insulating layers in gate trenches and methods of fabricating semiconductor devices including the same

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