KR20100019707A - Semiconductor device and method for forming the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a method for forming the same are provided to secure CD of a gate pattern by etching using a spacer as an etching mask. CONSTITUTION: A conductive layer pattern is included on the upper part of a semiconductor substrate(110) having a recess. A metal barrier pattern is included on the upper part of the conductive layer. A hard mask pattern(132a) is included on the upper part of the metal barrier pattern. A spacer is formed on the hard mask pattern sidewall. A lower conductor layer pattern(128a) and a lower part metal barrier pattern are included on the upper part of the semiconductor substrate.

Description

반도체 소자 및 그 형성 방법{semiconductor device and method for forming the same}Semiconductor device and method for forming the same

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 리세스 게이트 및 그 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of forming the same, and more particularly, to a recess gate and a method of forming the same.

반도체 소자의 고집적화됨으로 인하여 웨이퍼에 구현되어야 할 패턴이 노광 공정의 해상도보다 더 미세해짐에 따라 웨이퍼 상에 패턴을 구현하는데 한계가 있다.Due to the high integration of the semiconductor device, the pattern to be implemented on the wafer becomes finer than the resolution of the exposure process, thereby limiting the implementation of the pattern on the wafer.

하지만, 이와 같이 미세한 패턴을 구현하기 위한 노광 및 현상 공정의 해상도는 한계가 있다. However, the resolution of the exposure and development processes for realizing such a fine pattern is limited.

이러한 한계를 극복하고 보다 정밀한 패턴을 구현하기 위하여 하드마스크를 장벽으로 하여 패턴을 형성하는 방법, 이중 패터닝 기술(DPT:Double exposure patterning technology), 스페이서 패터닝 기술(SPT:spacer patterning technology) 등을 이용한 방법이 이용되고 있다.In order to overcome these limitations and realize more precise patterns, a pattern is formed using a hard mask as a barrier, a double patterning technology (DPT), and a spacer patterning technology (SPT). Is used.

이중, 하드마스크를 이용하여 패턴을 형성하는 방법이 일반적으로 가장 널리 쓰이고 있는데, 두꺼운 두께를 갖는 하드마스크를 식각장벽으로 이용하여 식각하는 경우에는 네거티브 슬롭(negative slop)이 발생하는 현상이 유발된다.Among them, a method of forming a pattern using a hard mask is generally used most widely. When a hard mask having a thick thickness is used as an etch barrier, negative slop occurs.

도 1a 내지 도 1f는 종래 기술에 따른 게이트 형성 방법을 나타낸 것이다.1A to 1F illustrate a gate forming method according to the prior art.

도 1a에 도시된 바와 같이, 소자분리막(14)으로 정의되는 활성영역(12)이 구비된 반도체 기판(10) 상부에 리세스 게이트용 하드마스크층(16)이 형성되고, 하드마스크층(16)에 감광막(18)이 도포된다.As shown in FIG. 1A, a hard mask layer 16 for a recess gate is formed on a semiconductor substrate 10 having an active region 12 defined as an isolation layer 14, and a hard mask layer 16. ), A photosensitive film 18 is applied.

그 다음 도 1b에 도시된 바와 같이, 리세스 영역을 정의하는 노광마스크를 사용하여 감광막(18)을 노광 및 현상하여 감광막 패턴(18a)을 형성한다.1B, the photoresist film 18 is exposed and developed using an exposure mask defining a recessed region to form the photoresist pattern 18a.

그 다음 도 1c에 도시된 바와 같이, 감광막 패턴(18a)을 식각마스크로 하여 하드마스크층(16)을 식각하여 리세스 게이트용 하드마스크 패턴(16a)을 형성한다.Next, as shown in FIG. 1C, the hard mask layer 16 is etched using the photoresist pattern 18a as an etch mask to form a recessed hard mask pattern 16a.

그 다음 도 1d에 도시된 바와 같이, 하드마스크 패턴(16a)을 식각마스크로 하여 활성영역(12)에 리세스(20)를 형성한 후 하드마스크 패턴(16a)을 제거한다.Next, as shown in FIG. 1D, the recess 20 is formed in the active region 12 using the hard mask pattern 16a as an etch mask, and then the hard mask pattern 16a is removed.

그 다음 도 1e에 도시된 바와 같이, 리세스(20)를 포함하는 반도체 기판(10) 상부에 게이트 산화막(22), 게이트 전극용 폴리실리콘층(24), 도전층(26) 및 하드마스크층(28)을 순차적으로 적용하여 형성한다.Next, as shown in FIG. 1E, the gate oxide film 22, the polysilicon layer 24 for the gate electrode 24, the conductive layer 26, and the hard mask layer are disposed on the semiconductor substrate 10 including the recess 20. It is formed by applying (28) sequentially.

그 다음 도 1f에 도시된 바와 같이, 게이트 마스크를 식각마스크로 하여 하드마스크층(28) 상부에 형성된 감광막(미도시)을 패터닝하고, 이로 인해 형성된 감광막 패턴(미도시)를 식각마스크로 하여 하드마스크층(28), 도전층(26), 게이트 전극용 폴리실리콘층(24) 및 게이트 산화막(22)을 식각하여 게이트 패턴(30)을 형성한다.Next, as shown in FIG. 1F, the photoresist layer (not shown) formed on the hard mask layer 28 is patterned using the gate mask as an etching mask, and the photoresist layer pattern (not shown) thus formed is hard as the etching mask. The mask layer 28, the conductive layer 26, the polysilicon layer 24 for the gate electrode 24, and the gate oxide layer 22 are etched to form a gate pattern 30.

이때, 하드마스크층(28)을 식각마스크로 하여 게이트 패턴(30)을 형성하는 과정에서 도전층(26)에 네거티브 슬롭이 유발되어 게이트 패턴(30)의 하부 CD 대비 도전층(26)의 중간부 CD가 작아진다.At this time, in the process of forming the gate pattern 30 using the hard mask layer 28 as an etch mask, a negative slop is induced in the conductive layer 26, so that the middle of the conductive layer 26 is lower than the lower CD of the gate pattern 30. The sub CD becomes smaller.

이와 같은 구조는 반도체 소자가 고집적화될수록 게이트의 저항을 증가시키는 문제점을 유발한다.Such a structure causes a problem of increasing the resistance of the gate as the semiconductor device is highly integrated.

본 발명은 게이트 하드마스크 하부의 게이트 도전층에 네거티브 슬롭이 발생되어 게이트 도전층의 CD 감소에 의해 게이트 저항이 증가되는 문제를 해결하고자 한다.The present invention is to solve the problem that the negative resistance is generated in the gate conductive layer under the gate hard mask to increase the gate resistance by reducing the CD of the gate conductive layer.

본 발명의 반도체 소자는 리세스가 구비된 반도체 기판 상부에 구비된 도전층패턴과 상기 도전층 상부에 구비된 금속 장벽층패턴과 상기 금속 장벽층패턴 상부에 구비된 하드마스크패턴 및 상기 하드마스크패턴 측벽에 형성된 스페이서를 포함하는 것을 특징으로 한다.The semiconductor device of the present invention includes a conductive layer pattern provided on the semiconductor substrate having a recess, a metal barrier layer pattern provided on the conductive layer, a hard mask pattern provided on the metal barrier layer pattern, and the hard mask pattern. It characterized in that it comprises a spacer formed on the side wall.

이때, 상기 반도체 기판 상부에 하부 도전층 패턴 및 하부 금속 장벽층패턴이 더 구비되는 것을 특징으로 한다.In this case, a lower conductive layer pattern and a lower metal barrier layer pattern are further provided on the semiconductor substrate.

그리고, 상기 도전층패턴은 텅스텐을 포함하는 것을 특징으로 한다.The conductive layer pattern may include tungsten.

또한, 상기 스페이서는 산화막 또는 질화막을 포함하는 것을 특징으로 한다.In addition, the spacer is characterized in that it comprises an oxide film or a nitride film.

그리고, 상기 스페이서는 상기 금속 장벽층패턴 상부측벽에 더 구비된 것을 특징으로 한다.The spacer may be further provided on the upper side wall of the metal barrier layer pattern.

그리고, 상기 하부 도전층패턴, 상기 하부 금속 장벽층 패턴, 상기 도전층 패턴, 상기 금속 장벽층 패턴 및 상기 스페이서 측벽과 상기 하드마스크패턴 표면에 더 구비된 캡핑 스페이서를 포함하는 것을 특징으로 한다.And a capping spacer further provided on the lower conductive layer pattern, the lower metal barrier layer pattern, the conductive layer pattern, the metal barrier layer pattern, and the spacer sidewall and the hard mask pattern surface.

이때, 상기 하부 도전층 패턴은 폴리실리콘을 포함하는 것을 특징으로 한다.At this time, the lower conductive layer pattern is characterized in that it comprises polysilicon.

그리고, 상기 금속 장벽층패턴 및 상기 하부 금속 장벽층패턴은 단층 또는 다층구조로 형성하는 것을 특징으로 한다.The metal barrier layer pattern and the lower metal barrier layer pattern may be formed in a single layer or a multilayer structure.

본 발명의 반도체 소자의 형성 방법은 리세스가 형성된 반도체 기판 상부에 도전층을 형성하는 단계와 상기 도전층 상부에 금속장벽층을 형성하는 단계와 상기 장벽층 상부에 하드마스크패턴을 형성하는 단계와 상기 하드마스크 패턴 측벽에 스페이서를 형성하는 단계 및 상기 스페이서를 식각마스크로 하여 상기 장벽층 및 상기 도전층을 식각하여 금속 장벽층패턴 및 도전층패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.The method of forming a semiconductor device of the present invention includes the steps of forming a conductive layer on the recessed semiconductor substrate, forming a metal barrier layer on the conductive layer, and forming a hard mask pattern on the barrier layer; Forming a spacer on sidewalls of the hard mask pattern and etching the barrier layer and the conductive layer using the spacer as an etch mask to form a metal barrier layer pattern and a conductive layer pattern.

이때, 상기 반도체 기판 상부에 도전층을 형성하는 단계 이전 하부 도전층 및 하부 금속 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.In this case, the method may further include forming a lower conductive layer and a lower metal barrier layer before forming the conductive layer on the semiconductor substrate.

그리고, 상기 도전층은 텅스텐으로 형성되는 것을 특징으로 한다.The conductive layer is formed of tungsten.

또한, 상기 스페이서는 산화막 또는 질화막으로 형성되는 것을 특징으로 한다.The spacer may be formed of an oxide film or a nitride film.

그리고, 상기 스페이서는 상기 금속 장벽층패턴 상부측벽에 더 형성되는 것을 특징으로 한다.The spacer is further formed on the upper side wall of the metal barrier layer pattern.

또한, 상기 금속 장벽층패턴 및 상기 도전층패턴을 형성하는 단계는 상기 스페이서를 식각마크로 하여 상기 하부 금속장벽층을 더 식각하여 하부 금속 장벽층 패턴을 더 형성하는 것을 특징으로 한다.The forming of the metal barrier layer pattern and the conductive layer pattern may further form the lower metal barrier layer pattern by further etching the lower metal barrier layer using the spacer as an etch mark.

그리고, 상기 금속 장벽층패턴 및 상기 도전층패턴을 형성하는 단계는 상기 스페이서를 식각마크로 하여 상기 하부 금속장벽층 및 상기 하부 도전층을 더 식각 하여 하부 금속 장벽층 패턴 및 하부 도전층패턴을 더 형성하는 것을 특징으로 한다.The forming of the metal barrier layer pattern and the conductive layer pattern may further form the lower metal barrier layer pattern and the lower conductive layer pattern by further etching the lower metal barrier layer and the lower conductive layer using the spacer as an etch mark. Characterized in that.

이때, 상기 하부 도전층은 폴리실리콘으로 형성되는 것을 특징으로 한다.In this case, the lower conductive layer is characterized in that formed of polysilicon.

그리고, 상기 금속 장벽층 및 상기 하부 금속 장벽층은 단층 또는 다층구조로 형성하는 것을 특징으로 한다.The metal barrier layer and the lower metal barrier layer may be formed in a single layer or a multilayer structure.

또한, 상기 하부 금속 장벽층패턴, 상기 도전층패턴 및 상기 금속 장벽층패턴을 형성하는 단계 이후 상기 하부 금속 장벽층패턴, 상기 도전층패턴, 상기 장벽층패턴, 상기 스페이서 및 상기 하드마스크패턴을 포함하는 상기 하부 도전층 상부에 캡핑 절연막을 형성하는 단계와 상기 반도체 기판이 노출되도록 상기 캡핑 절연막을 식각마스크하여 캡핑 스페이서를 형성하는 단계 및 상기 캡핑 스페이서를 식각마스크로 하여 상기 하부 도전층을 식각하여 하부 도전층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The lower metal barrier layer pattern, the conductive layer pattern, the barrier layer pattern, the spacer, and the hard mask pattern may be formed after the forming of the lower metal barrier layer pattern, the conductive layer pattern, and the metal barrier layer pattern. Forming a capping insulating layer over the lower conductive layer; forming a capping spacer by etching the capping insulating layer to expose the semiconductor substrate; and etching the lower conductive layer by etching the capping spacer as an etch mask. Forming a conductive layer pattern is characterized in that it further comprises.

본 발명에서는 미세한 게이트 패턴을 형성하기 위해 하드마스크의 두께를 두껍게 하는 경우에도 게이트 도전층의 CD 감소를 최소화하여 게이트 저항의 증가를 방지할 수 있으며, 반도체 소자의 동작 마진을 향상시켜 줄 수 있는 효과를 제공한다.In the present invention, even when the thickness of the hard mask is increased to form a fine gate pattern, CD reduction of the gate conductive layer can be minimized to prevent an increase in gate resistance, and an operation margin of a semiconductor device can be improved. To provide.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2는 본 발명에 따라 형성된 반도체 소자를 나타낸 단면도이다.2 is a cross-sectional view showing a semiconductor device formed in accordance with the present invention.

도 2를 참조하면, 본 발명에 따른 반도체 소자는 소자분리막(114)으로 정의되는 활성영역(112)에 형성된 리세스를 포함하는 반도체 기판(110) 상부에 순차적으로 게이트 산화막 패턴(122a), 게이트 전극용 폴리실리콘 패턴(124a), 제 1 금속 장벽층패턴(126a), 도전층패턴(128a), 제 2 금속 장벽층패턴(130a), 하드마스크패턴(132a) 구비되고, 제 2 금속 장벽층패턴(130a)의 상부 측벽 및 하드마스크패턴(132a)의 측벽에 제 1 스페이서(134a)가 구비된다.Referring to FIG. 2, a semiconductor device according to the present invention may sequentially include a gate oxide layer pattern 122a and a gate on an upper portion of a semiconductor substrate 110 including a recess formed in an active region 112 defined as an isolation layer 114. The polysilicon pattern 124a for electrodes, the first metal barrier layer pattern 126a, the conductive layer pattern 128a, the second metal barrier layer pattern 130a, and the hard mask pattern 132a are provided, and the second metal barrier layer is provided. The first spacer 134a is provided on the upper sidewall of the pattern 130a and the sidewall of the hard mask pattern 132a.

이때, 게이트 전극용 폴리실리콘 패턴(124a)의 상부 측벽, 제 1 금속 장벽층패턴(126a), 도전층패턴(128a), 제 2 금속 장벽층패턴(130a), 하드마스크 패턴(132a) 및 제 1 스페이서(134a)의 측벽에 제 2 스페이서(136a)가 더 구비될 수 있다.At this time, the upper sidewall of the polysilicon pattern 124a for the gate electrode, the first metal barrier layer pattern 126a, the conductive layer pattern 128a, the second metal barrier layer pattern 130a, the hard mask pattern 132a and the first The second spacer 136a may be further provided on the sidewall of the first spacer 134a.

이때, 제 1 금속 장벽층패턴(126a) 및 제 2 금속 장벽층패턴(130a)은 단층 또는 다층구조를 포함한다.In this case, the first metal barrier layer pattern 126a and the second metal barrier layer pattern 130a may include a single layer or a multilayer structure.

제 2 금속 장벽층패턴(130a)은 도전층(128a) 상부에 구비되어 하드마스크층(132a)의 패터닝시에 식각정지막으로 사용된다.The second metal barrier layer pattern 130a is provided on the conductive layer 128a to be used as an etch stop layer when the hard mask layer 132a is patterned.

또한, 제 1 스페이서(134a)는 하드마스크 패턴(132a)의 측벽에 구비되어 이를 식각마스로 하여 도전층(128)을 식각함으로써 제 1 스페이서(134a)의 CD만큼 도전층패턴(128a)의 CD를 확보할 수 있어 도전층패턴(128a)의 CD 감소를 방지하는 역할을 한다. In addition, the first spacer 134a is provided on the sidewall of the hard mask pattern 132a to etch the conductive layer 128 using the etching mask as the CD of the conductive layer pattern 128a by the CD of the first spacer 134a. It can be secured to serve to prevent the reduction of the CD of the conductive layer pattern (128a).

도 3a 내지 도 3k는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면 도이다.3A to 3K are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 3a에 도시된 바와 같이, 소자분리막(114)으로 정의되는 활성영역(112)이 구비된 반도체 기판(110) 상부에 리세스 게이트용 하드마스크층(116)이 형성되고, 하드마스크층(116)에 감광막(118)이 도포된다.As shown in FIG. 3A, a hard mask layer 116 for a recess gate is formed on a semiconductor substrate 110 having an active region 112 defined as an isolation layer 114, and a hard mask layer 116. ), A photosensitive film 118 is applied.

그 다음 도 3b에 도시된 바와 같이, 리세스 영역을 정의하는 노광마스크를 사용한 노광 및 현상공정을 수행하여 감광막 패턴(118a)을 형성한다.3B, the photosensitive film pattern 118a is formed by performing an exposure and development process using an exposure mask defining a recessed region.

그 다음 도 3c에 도시된 바와 같이, 감광막 패턴(118a)을 식각마스크로 하드마스크층(116)을 식각하여 리세스 게이트용 하드마스크 패턴(116a)을 형성한다.3C, the hard mask layer 116 is etched using the photoresist pattern 118a as an etch mask to form a recessed hard mask pattern 116a.

그 다음 도 3d에 도시된 바와 같이, 하드마스크 패턴(116a)을 식각마스크로 하여 리세스(120)를 형성한 후 하드마스크 패턴(116a)을 제거한다.3D, the recess 120 is formed using the hard mask pattern 116a as an etch mask, and then the hard mask pattern 116a is removed.

그 다음 도 3e에 도시된 바와 같이, 리세스(120)를 포함하는 반도체 기판(110) 상부에 게이트 산화막(122), 게이트 전극용 폴리실리콘층(124), 제 1 장벽층(126), 도전층(128), 제 2 장벽층(130) 및 하드마스크층(132)을 순차적으로 적층하여 형성한다.3E, the gate oxide film 122, the polysilicon layer 124 for the gate electrode, the first barrier layer 126, and the conductive layer are formed on the semiconductor substrate 110 including the recess 120. The layer 128, the second barrier layer 130, and the hard mask layer 132 are sequentially stacked.

그 다음 도 3f에 도시된 바와 같이, 게이트 마스크를 식각마스크로 하여 하드마스크층(132) 상부에 형성된 감광막(미도시)을 패터닝하고, 이로 인해 형성된 감광막 패턴(미도시)를 식각마스크로 하여 제 2 장벽층(130)이 노출되도록 하드마스크층(132)을 식각하여 하드마스크 패턴(132a)을 형성한다.3F, the photoresist layer (not shown) formed on the hard mask layer 132 is patterned by using the gate mask as an etching mask, and the photoresist layer pattern (not shown) formed thereon is used as an etching mask. The hard mask layer 132 is etched to expose the second barrier layer 130 to form a hard mask pattern 132a.

이때, 제 2 장벽층(130)은 도전층(128a) 상부에 구비되어 하드마스크층(132a)의 패터닝시 식각정지막의 역할을 한다.In this case, the second barrier layer 130 is provided on the conductive layer 128a to serve as an etch stop layer when the hard mask layer 132a is patterned.

그 다음 도 3g에 도시된 바와 같이, 제 2 장벽층(130) 및 하드마스크 패턴(132a)을 포함하는 전체 상부에 절연막(134)을 형성한다.Next, as shown in FIG. 3G, an insulating film 134 is formed over the entire surface including the second barrier layer 130 and the hard mask pattern 132a.

이때, 절연막(134)은 산화막 또는 질화막을 포함한다.In this case, the insulating film 134 includes an oxide film or a nitride film.

그 다음 도 3h에 도시된 바와 같이, 절연막(134)을 식각하여 제 1 스페이서(134a)를 형성한다.Next, as shown in FIG. 3H, the insulating layer 134 is etched to form the first spacer 134a.

이때, 제 1 스페이서(134a)는 제 2 장벽층(130) 상부 측벽에 형성되므로 후속 식각공정에 의해 도전층패턴(128a)의 CD감소를 방지하는 역할을 한다.In this case, since the first spacer 134a is formed on the upper sidewall of the second barrier layer 130, the first spacer 134a serves to prevent CD reduction of the conductive layer pattern 128a by a subsequent etching process.

그 다음 도 3i에 도시된 바와 같이, 제 1 스페이서(134a)를 식각마스크로 하여 게이트 전극용 폴리실리콘층(124)이 노출되도록 제 2 장벽층(130), 도전층(128), 제 1 장벽층(126)을 식각하여 제 2 금속 장벽층패턴(130a), 도전층패턴(128a), 제 1 금속 장벽층패턴(126a)을 형성한다.3I, the second barrier layer 130, the conductive layer 128, and the first barrier are exposed to expose the polysilicon layer 124 for the gate electrode using the first spacer 134a as an etch mask. The layer 126 is etched to form the second metal barrier layer pattern 130a, the conductive layer pattern 128a, and the first metal barrier layer pattern 126a.

이때, 제 1 스페이서(134a)를 식각마스크로 하여 식각함으로써 도전층패턴(128a)에 네거티브 슬롭의 발생을 최소화하여, 게이트 패턴의 CD를 확보할 수 있도록 한다. At this time, by etching the first spacer 134a as an etch mask, the occurrence of negative slop in the conductive layer pattern 128a can be minimized to secure the CD of the gate pattern.

그 다음 도 3j에 도시된 바와 같이, 전체 상부에 캡핑 절연막(136)을 형성한다.Then, as shown in FIG. 3J, a capping insulating layer 136 is formed over the entirety.

그 다음 도 3k에 도시된 바와 같이, 게이트 패턴을 형성하도록 반도체 기판(110)이 노출되도록 캡핑 절연막(136)을 식각하여 제 2 스페이서(136a)를 형성한 후, 제 2 스페이서(136a)를 식각마스크로 하여 게이트 전극용 폴리실리콘층(124) 및 게이트 산화막(122)을 식각하여 게이트 전극용 폴리실리콘 패턴(124a) 및 게이 트 산화막 패턴(122a)를 형성한다.Next, as illustrated in FIG. 3K, the capping insulating layer 136 is etched to expose the semiconductor substrate 110 to form the gate pattern, thereby forming the second spacer 136a, and then the second spacer 136a is etched. The gate electrode polysilicon layer 124 and the gate oxide layer 122 are etched to form a gate electrode polysilicon pattern 124a and a gate oxide layer pattern 122a.

이때, 캡핑 절연막(136)은 반드시 형성해야하는 것은 아니고 공정 진행에 따라 생략가능하다.In this case, the capping insulating layer 136 is not necessarily formed, and may be omitted as the process proceeds.

캡핑 절연막(136)을 형성하지 않는 경우에는 게이트 패턴을 형성하기 위한 식각공정을 두번에 나누어 수행하는 것이 아니라 한번에 식각한다.When the capping insulating layer 136 is not formed, the etching process for forming the gate pattern is etched at once instead of being divided twice.

즉, 도 3i와 같이 게이트 전극용 폴리실리콘층(124)이 노출되도록 식각하는 것이 아니라 제 1 스페이서(134a)를 식각마스크로 하여 반도체 기판(110)이 노출되도록 게이트 전극용 폴리실리콘층(124)까지 한번의 식각공정으로 식각하여 게이트 패턴을 형성한다.That is, instead of etching to expose the polysilicon layer 124 for the gate electrode as shown in FIG. 3I, the polysilicon layer 124 for the gate electrode so that the semiconductor substrate 110 is exposed using the first spacer 134a as an etch mask. The gate pattern is formed by etching by one etching process.

본 발명은 리세스 게이트를 일실시예로서 설명한 것이므로, 리세스 게이트 형성 방법에 한정되는 것이 아니라 당업자가 용이하게 실시할 수 있는 범위내 예컨대, 비트라인 또는 금속배선 형성 방법등으로 변경가능하다.Since the present invention has been described as a recess gate as an embodiment, the present invention is not limited to the recess gate forming method, and may be changed to, for example, a bit line or a metal wiring forming method within a range that can be easily implemented by those skilled in the art.

도 1a 내지 도 1f는 종래 기술에 따른 게이트 형성 방법을 나타낸 단면도.1A to 1F are cross-sectional views illustrating a gate forming method according to the prior art.

도 2는 본 발명에 따라 형성된 반도체 소자를 나타낸 단면도.2 is a cross-sectional view showing a semiconductor device formed in accordance with the present invention.

도 3a 내지 도 3k는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.3A to 3K are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

Claims (18)

리세스가 구비된 반도체 기판 상부에 구비된 도전층패턴;A conductive layer pattern provided on the semiconductor substrate having a recess; 상기 도전층 상부에 구비된 금속 장벽층패턴; A metal barrier layer pattern provided on the conductive layer; 상기 금속 장벽층패턴 상부에 구비된 하드마스크패턴; 및A hard mask pattern provided on the metal barrier layer pattern; And 상기 하드마스크패턴 측벽에 형성된 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.And a spacer formed on sidewalls of the hard mask pattern. 제 1항에 있어서,The method of claim 1, 상기 반도체 기판 상부에 하부 도전층 패턴 및 하부 금속 장벽층패턴이 더 구비되는 것을 특징으로 하는 반도체 소자.And a lower conductive layer pattern and a lower metal barrier layer pattern on the semiconductor substrate. 제 1항에 있어서,The method of claim 1, 상기 도전층패턴은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자.The conductive layer pattern is a semiconductor device characterized in that it comprises tungsten. 제 1항에 있어서,The method of claim 1, 상기 스페이서는 산화막 또는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.And the spacer comprises an oxide film or a nitride film. 제 1항에 있어서,The method of claim 1, 상기 스페이서는 상기 금속 장벽층패턴 상부측벽에 더 구비된 것을 특징으로 하는 반도체 소자.The spacer is a semiconductor device, characterized in that further provided on the upper side wall of the metal barrier layer pattern. 제 2항에 있어서,3. The method of claim 2, 상기 하부 도전층패턴, 상기 하부 금속 장벽층 패턴, 상기 도전층 패턴, 상기 금속 장벽층 패턴 및 상기 스페이서 측벽과 상기 하드마스크패턴 표면에 더 구비된 캡핑 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.And a capping spacer further disposed on the lower conductive layer pattern, the lower metal barrier layer pattern, the conductive layer pattern, the metal barrier layer pattern, and the spacer sidewall and the hard mask pattern surface. 제 2항에 있어서,3. The method of claim 2, 상기 하부 도전층 패턴은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자.The lower conductive layer pattern may include polysilicon. 제 2항에 있어서, 3. The method of claim 2, 상기 금속 장벽층패턴 및 상기 하부 금속 장벽층패턴은 단층 또는 다층구조로 형성하는 것을 특징으로 하는 반도체 소자.And the metal barrier layer pattern and the lower metal barrier layer pattern are formed in a single layer or a multilayer structure. 리세스가 형성된 반도체 기판 상부에 도전층을 형성하는 단계;Forming a conductive layer on the recessed semiconductor substrate; 상기 도전층 상부에 금속장벽층을 형성하는 단계;Forming a metal barrier layer on the conductive layer; 상기 장벽층 상부에 하드마스크패턴을 형성하는 단계; Forming a hard mask pattern on the barrier layer; 상기 하드마스크 패턴 측벽에 스페이서를 형성하는 단계; 및Forming a spacer on sidewalls of the hard mask pattern; And 상기 스페이서를 식각마스크로 하여 상기 장벽층 및 상기 도전층을 식각하여 금속 장벽층패턴 및 도전층패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a metal barrier layer pattern and a conductive layer pattern by etching the barrier layer and the conductive layer using the spacers as an etch mask. 제 9항에 있어서,The method of claim 9, 상기 반도체 기판 상부에 도전층을 형성하는 단계 이전Before forming a conductive layer on the semiconductor substrate 하부 도전층 및 하부 금속 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a lower conductive layer and a lower metal barrier layer. 제 9에 있어서,The method according to claim 9, 상기 도전층은 텅스텐으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.And the conductive layer is formed of tungsten. 제 9항에 있어서,The method of claim 9, 상기 스페이서는 산화막 또는 질화막으로 형성되는 것을 특징으로 하는 반도체 소자.And the spacer is formed of an oxide film or a nitride film. 제 9항에 있어서,The method of claim 9, 상기 스페이서는 상기 금속 장벽층패턴 상부측벽에 더 형성되는 것을 특징으로 하는 반도체 소자.And the spacer is further formed on an upper sidewall of the metal barrier layer pattern. 제 10항에 있어서,The method of claim 10, 상기 금속 장벽층패턴 및 상기 도전층패턴을 형성하는 단계는 Forming the metal barrier layer pattern and the conductive layer pattern 상기 스페이서를 식각마스크로 하여 상기 하부 금속장벽층을 더 식각하여 하부 금속 장벽층 패턴을 더 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.And etching the lower metal barrier layer further using the spacer as an etch mask to form a lower metal barrier layer pattern. 제 10항에 있어서,The method of claim 10, 상기 금속 장벽층패턴 및 상기 도전층패턴을 형성하는 단계는 Forming the metal barrier layer pattern and the conductive layer pattern 상기 스페이서를 식각마스크로 하여 상기 하부 금속장벽층 및 상기 하부 도전층을 더 식각하여 하부 금속 장벽층 패턴 및 하부 도전층패턴을 더 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.And forming the lower metal barrier layer pattern and the lower conductive layer pattern by further etching the lower metal barrier layer and the lower conductive layer using the spacer as an etch mask. 제 10항에 있어서,The method of claim 10, 상기 하부 도전층은 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.The lower conductive layer is a method of forming a semiconductor device, characterized in that formed of polysilicon. 제 10항에 있어서, The method of claim 10, 상기 금속 장벽층 및 상기 하부 금속 장벽층은 단층 또는 다층구조로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.And the metal barrier layer and the lower metal barrier layer are formed in a single layer or a multilayer structure. 제 12항에 있어서,The method of claim 12, 상기 하부 금속 장벽층패턴, 상기 도전층패턴 및 상기 금속 장벽층패턴을 형성하는 단계 이후After forming the lower metal barrier layer pattern, the conductive layer pattern, and the metal barrier layer pattern 상기 하부 금속 장벽층패턴, 상기 도전층패턴, 상기 장벽층패턴, 상기 스페이서 및 상기 하드마스크패턴을 포함하는 상기 하부 도전층 상부에 캡핑 절연막을 형성하는 단계;Forming a capping insulating layer on the lower conductive layer including the lower metal barrier layer pattern, the conductive layer pattern, the barrier layer pattern, the spacer, and the hard mask pattern; 상기 반도체 기판이 노출되도록 상기 캡핑 절연막을 식각하여 캡핑 스페이서를 형성하는 단계; 및Etching the capping insulating layer to expose the semiconductor substrate to form a capping spacer; And 상기 캡핑 스페이서를 식각마스크로 상기 하부 도전층을 식각하여 하부 도전층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And forming the lower conductive layer pattern by etching the lower conductive layer using the capping spacer as an etch mask.
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