KR20060098646A - Fabrication method of a mos transistor having a spacer - Google Patents
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Abstract
스페이서를 갖는 모스 트랜지스터의 제조방법을 제공한다. 이 방법은 반도체기판의 활성영역을 가로지르는 트렌치를 형성하는 것을 구비한다. 상기 트렌치를 채우는 폴리실리콘막 및 금속 실리사이드막을 차례로 형성한다. 상기 금속 실리사이드막 상에 캐핑막을 형성한다. 상기 금속 실리사이드막이 소정 두께 잔존하도록 상기 캐핑막 및 상기 금속 실리사이드막을 차례로 패터닝하여 상기 트렌치 상부에 중첩되는 상부 게이트 패턴을 형성한다. 상기 상부 게이트 패턴의 측벽을 덮는 내측 스페이서를 형성한다. A method of manufacturing a MOS transistor having a spacer is provided. The method includes forming a trench across the active region of the semiconductor substrate. A polysilicon film and a metal silicide film that fill the trench are sequentially formed. A capping film is formed on the metal silicide film. The capping layer and the metal silicide layer are sequentially patterned so that the metal silicide layer remains a predetermined thickness to form an upper gate pattern overlapping the upper portion of the trench. An inner spacer covering sidewalls of the upper gate pattern is formed.
Description
도 1 내지 도 8은 본 발명의 실시예에 따른 스페이서를 갖는 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.1 to 8 are cross-sectional views illustrating a method of manufacturing a MOS transistor having a spacer according to an embodiment of the present invention.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 스페이서를 갖는 모스 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a MOS transistor having a spacer.
종래기술에 따른 모스 트랜지스터의 제조방법에 의하면, 먼저 반도체기판의 활성영역을 한정하는 소자분리막을 형성한다. 상기 소자분리막을 갖는 상기 반도체기판 전면 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막은 다른 도전 물질에 비해 상대적으로 큰 저항을 가지고 있어서 디바이스의 주파수 특성을 저하시킬 수 있기 때문에 상기 폴리실리콘막 상에 금속 실리사이드막을 더 형성한다. 상기 금속 실리사이드막 상에 이후의 식각 공정으로부터 상기 금속 실리사이드막을 보호하기 위한 캐핑막을 형성한다. 상기 캐핑막, 상기 금속 실리사이드막 및 상기 폴리실리콘막을 순차적으로 식각하 여 게이트 패턴을 형성한다. 상기 식각 공정은 이방성 식각 방식을 이용하여 수행된다. 상기 게이트 패턴의 측벽에 스페이서를 형성하고, 상기 스페이서 및 상기 게이트 패턴을 이온주입 마스크로 사용하여 소오스/드레인 영역을 형성한다. According to the method of manufacturing a MOS transistor according to the prior art, first, an isolation layer for defining an active region of a semiconductor substrate is formed. A gate insulating film is formed on the entire surface of the semiconductor substrate having the device isolation film. A polysilicon film is formed on the gate insulating film. Since the polysilicon film has a relatively large resistance compared to other conductive materials and may lower the frequency characteristic of the device, a metal silicide film is further formed on the polysilicon film. A capping layer is formed on the metal silicide layer to protect the metal silicide layer from subsequent etching. The capping layer, the metal silicide layer and the polysilicon layer are sequentially etched to form a gate pattern. The etching process is performed using an anisotropic etching method. Spacers are formed on sidewalls of the gate patterns, and source / drain regions are formed using the spacers and the gate patterns as ion implantation masks.
한편, 디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 상기 디램 소자의 집적도가 증가하더라도, 상기 모스 트랜지스터의 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 트렌치를 갖는 모스 트랜지스터가 소개된 바 있다.Meanwhile, as the degree of integration of semiconductor memory devices such as DRAM devices increases, the planar area occupied by MOS transistors decreases. Although the integration degree of the DRAM device increases, a MOS transistor having a trench capable of suppressing a short channel effect by increasing a channel length of the MOS transistor has been introduced.
상기 트렌치를 갖는 모스 트랜지스터는 구조상 트렌치에 기인한 단차에 의하여 상기 폴리실리콘막 증착시 그루브(groove)가 발생하게 된다. 이후, 상기 금속 실리사이드막 또한 그루브(groove)를 갖는 형태로 증착된다. 상기 금속 실리사이드막 상에 계면특성을 향상시키기 위하여 산화막을 형성하고, 차례로 캐핑막을 형성한다. 상기 캐핑막을 형성하는 공정은 고온의 증착 공정으로 수행되기 때문에 상기 금속 실리사이드막에서 결정립들(grains)이 성장하게 된다. 상기 결정립들(grains)은 상기 그루브(groove)를 기준으로 대칭하는 형태로 성장하게 된다. 이후, 상기 캐핑막, 상기 금속 실리사이드막 및 상기 폴리실리콘막을 차례로 식각하여 게이트 패턴을 형성한다. 이후, 식각 손상을 치유하기 위하여 상기 게이트 패턴을 갖는 반도체기판의 전면에 열산화 공정을 수행한다. 이때, 상기 캐핑막과 상기 금속 실리사이드막 사이에 존재하는 상기 산화막이 산소의 확산 경로로 제공되어, 상기 그루브(groove)를 기준으로 대칭적으로 성장된 결정립(grains)들의 경계를 따라 산화가 발생할 수 있다. 그 결과, 패터닝된 상기 금속 실리사이드막이 상기 그루브 (groove)를 따라 쪼개질 수 있다. 이 경우, 자기 정렬 콘택(SAC; self aligned contact)이 형성되어야 할 위치에 상기 금속 실리사이드막이 무너지는 현상이 발생하게 되고, 상기 게이트 패턴과 상기 자기 정렬 콘택(SAC; self aligned contact) 사이에 쇼트를 유발하게 된다. In the MOS transistor having the trench, grooves are generated when the polysilicon layer is deposited due to a difference in structure. Thereafter, the metal silicide layer is also deposited in the form of a groove. An oxide film is formed on the metal silicide film to improve interfacial properties, and a capping film is formed in turn. Since the capping film is formed by a high temperature deposition process, grains grow in the metal silicide film. The grains grow in a symmetrical form with respect to the groove. Thereafter, the capping layer, the metal silicide layer, and the polysilicon layer are sequentially etched to form a gate pattern. Thereafter, a thermal oxidation process is performed on the entire surface of the semiconductor substrate having the gate pattern in order to cure the etching damage. In this case, the oxide layer between the capping layer and the metal silicide layer is provided as a diffusion path of oxygen, so that oxidation may occur along boundaries of grains symmetrically grown with respect to the groove. have. As a result, the patterned metal silicide film can be cleaved along the grooves. In this case, the metal silicide layer collapses at a position where a self aligned contact (SAC) is to be formed, and a short is formed between the gate pattern and the self aligned contact (SAC). Will cause.
본 발명이 이루고자 하는 기술적 과제는 금속 실리사이드막의 쪼개짐을 방지할 수 있는 신뢰성 있는 모스 트랜지스터의 제조방법을 제공하는 데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a reliable MOS transistor that can prevent cracking of a metal silicide film.
상기 기술적 과제를 이루기 위하여 본 발명은 스페이서를 갖는 모스 트랜지스터의 제조방법을 제공한다. 이 방법은 먼저 반도체기판의 활성영역을 가로지르는 트렌치를 형성한다. 상기 트렌치를 채우는 폴리실리콘막 및 금속 실리사이드막을 차례로 형성한다. 상기 금속 실리사이드막 상에 캐핑막을 형성한다. 상기 금속 실리사이드막이 소정 두께 잔존하도록 상기 캐핑막 및 상기 금속 실리사이드막을 차례로 패터닝하여 상기 트렌치 상부에 중첩되는 상부 게이트 패턴을 형성한다. 상기 상부 게이트 패턴의 측벽을 덮는 내측 스페이서를 형성한다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a MOS transistor having a spacer. This method first forms a trench across the active region of the semiconductor substrate. A polysilicon film and a metal silicide film that fill the trench are sequentially formed. A capping film is formed on the metal silicide film. The capping layer and the metal silicide layer are sequentially patterned so that the metal silicide layer remains a predetermined thickness to form an upper gate pattern overlapping the upper portion of the trench. An inner spacer covering sidewalls of the upper gate pattern is formed.
본 발명의 몇몇 실시예들에서, 상기 금속 실리사이드막은 텅스텐 실리사이드막으로 형성할 수 있다.In some embodiments of the present invention, the metal silicide layer may be formed of a tungsten silicide layer.
다른 실시예들에서, 상기 상부 게이트 패턴 및 상기 내측 스페이서를 식각마스크로 사용하여 상기 폴리실리콘막 상에 잔존하는 상기 금속 실리사이드막 및 상기 폴리실리콘막을 이방성 식각하여 하부 게이트 패턴을 형성하고, 상기 내측 스페 이서 및 상기 하부 게이트 패턴의 측벽을 덮는 외측 스페이서를 더 형성할 수 있다.In example embodiments, the upper gate pattern and the inner spacers may be used as an etch mask to anisotropically etch the metal silicide layer and the polysilicon layer remaining on the polysilicon layer to form a lower gate pattern. An outer spacer covering the sidewalls of the lower gate pattern may be further formed.
또 다른 실시예들에서, 상기 내측 스페이서 및 상기 외측 스페이서는 실리콘 질화막으로 형성할 수 있다. In still other embodiments, the inner spacers and the outer spacers may be formed of silicon nitride.
또 다른 실시예들에서, 상기 외측 스페이서를 형성한 후, 상기 트렌치 양측 활성영역에 소오스/드레인 영역을 더 형성할 수 있다.In other embodiments, after forming the outer spacers, source / drain regions may be further formed in both active regions of the trench.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 스페이서를 갖는 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.1 to 8 are cross-sectional views illustrating a method of manufacturing a MOS transistor having a spacer according to a preferred embodiment of the present invention.
도 1을 참조하면, 반도체기판(100) 상에 활성영역을 한정하기 위한 소자분리막(101)을 형성한다. 상기 소자분리막(101)은 버즈 빅 문제가 발생하지 않는 트렌치 소자분리 공정(STI; shallow trench isolation)을 통하여 형성할 수 있다. Referring to FIG. 1, an
도 2를 참조하면, 상기 활성영역 내에 트렌치(103)를 형성한다. 상기 트렌치는 유효 채널의 길이를 증가시켜줌으로써, 반도체소자의 집적화에 기인한 단채널 효과를 극복하기 위해 형성한다. 상기 트렌치(103)는 건식 또는 습식 식각공정을 통해 형성할 수 있으며, 상기 반도체기판(100)의 평탄한 표면에 단차가 발생하도록 일정한 깊이와 폭을 갖고, 사각형 또는 둥근 모양의 방사형으로 함몰된 구조로 형성할 수 있다. 상기 트렌치(103)를 갖는 반도체기판(100) 상에 게이트 절연막(104)을 형성한다. 상기 게이트 절연막(104)은 이후 형성될 게이트 패턴과 소오스/드레인 영역을 절연시키기 위해 형성한다.Referring to FIG. 2, a
도 3을 참조하면, 상기 게이트 절연막(104) 상에 폴리실리콘막(105)을 형성한다. 상기 폴리실리콘막(105)은 저압 화학 증착 공정(LPCVD; low pressure chemical vapor deposition)을 이용하여 형성될 수 있다. 상기 폴리실리콘막(105)은 증착후 불순물들로 도핑될 수 있다. 이와는 달리, 상기 폴리실리콘막(105)은 증착 공정중에 불순물들로 인-시투(in-situ) 도핑될 수도 있다. Referring to FIG. 3, a
다음으로, 상기 폴리실리콘막(105) 상에 금속 실리사이드막(107)을 형성한다. 상기 금속 실리사이드막(107)은 상기 폴리실리콘막(105)보다 저항이 작은 고융점 금속 실리사이드막으로 형성될 수 있다. 상기 폴리실리콘막(105)은 다른 도전 물질에 비해 상대적으로 큰 저항을 가지고 있어 디바이스의 주파수 특성을 저하시킬 수 있기 때문에, 상기 금속 실리사이드막(107)이 이를 보완하는 역할을 한다. 상기 금속 실리사이드막(107)은 텅스텐 실리사이드, 탄탈륨 실리사이드 또는 몰리브덴 실리사이드로 형성할 수 있다. Next, a
이 과정에서, 상기 폴리실리콘막(105) 및 상기 금속 실리사이드막(107)은 상기 트렌치(103)에 의하여 상기 반도체기판(100)에 형성된 단차의 영향을 받는다. 그 결과, 도 3에 도시한 바와 같이 상기 금속 실리사이드막(107)은 상기 트렌치(103)의 상부에서 그루브(groove; 108)를 갖도록 형성된다.In this process, the
도 4를 참조하면, 상기 금속 실리사이드막(107) 상에 캐핑막(109)을 형성한다. 상기 캐핑막(109)은 이후의 식각 공정으로부터 상기 금속 실리사이드막(107)을 보호하기 위하여 형성된다. 상기 캐핑막(109)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.Referring to FIG. 4, a
도 5를 참조하면, 상기 캐핑막(109) 상에 포토 레지스트 패턴을 형성한 후 상기 포토 레지스트 패턴을 식각마스크로 사용하여 상기 캐핑막(109)을 이방성 식각한다. 이때 상기 캐핑막(109)을 과도 식각하여 상기 금속 실리사이드막(107)의 일부까지 식각되도록 하여 캐핑막 패턴(109a) 및 상부 금속 실리사이드 패턴(107a)으로 이루어진 상부 게이트 패턴(110)을 형성한다. 이때, 상기 상부 게이트 패턴(110) 양 옆의 상기 폴리실리콘막(105) 상에 식각되지 않은 금속 실리사이드막(107b)이 남아있게 된다. Referring to FIG. 5, after forming a photoresist pattern on the
도 6을 참조하면, 상기 상부 게이트 패턴(110)을 갖는 상기 반도체기판(100)의 전면 상에 절연막, 예들 들어 실리콘 산화막 또는 실리콘 질화막 등을 증착한 다음 상기 절연막을 이방성 식각하여 내측 스페이서(111)를 형성한다. 상기 내측 스페이서(111)는 상기 상부 게이트 패턴(110)의 측벽을 덮도록 형성되어, 이후의 열산화 공정시 상기 금속 실리사이드막 패턴(107a)의 산화를 저지할 수 있고, 또 산화되더라도 상기 내측 스페이서(111)가 지지대 역할을 하여 상기 금속 실리사이드 패턴(107a)의 쪼개짐 현상을 방지할 수 있게 된다.Referring to FIG. 6, an insulating film, for example, a silicon oxide film or a silicon nitride film is deposited on the entire surface of the
도 7을 참조하면, 상기 내측 스페이서(111) 및 상기 상부 게이트 패턴(110)을 식각마스크로 사용하여 잔존하는 상기 금속 실리사이드막(107b) 및 상기 폴리실리콘막(105)을 차례로 식각하여 하부 금속 실리사이드막 패턴(107c) 및 폴리실리콘막 패턴(105a)으로 이루어진 하부 게이트 패턴(112)을 형성한다. 이때 이방성 건식 식각 공정을 이용할 수 있다. 이후 상기 식각 공정에 의해 손상된 부분을 치유하기 위한 열산화 공정을 실시할 수 있다. 앞서 설명한 바와 같이 이때 상기 내측 스페이서(111)가 상기 열산화 공정에서 발생할 수 있는 상기 상부 금속 실리사이드 패턴(107a)의 산화를 저지하여, 상기 상부 금속 실리사이드 패턴(107a)의 부피 팽창에 의한 쪼개짐을 막을 수 있게 된다.Referring to FIG. 7, the remaining
이후, 도시하지는 않았지만, 상기 상부 게이트 패턴(110) 및 상기 하부 게이트 패턴(112)을 이온주입 마스크로 사용하여 상기 트렌치(103) 양측 활성영역 내로 불순물 이온들을 주입하여 저농도 불순물 영역을 형성할 수 있다. Subsequently, although not shown, a low concentration impurity region may be formed by implanting impurity ions into the active region on both sides of the
도 8을 참조하면, 상기 내측 스페이서(111)로 싸여진 상기 상부 게이트 패턴(110) 및 상기 하부 게이트 패턴(112)의 측벽을 덮는 외측 스페이서(113)를 형성한다. 상기 외측 스페이서(113)는 상기 상부 게이트 패턴(110) 및 상기 하부 게이트 패턴(112)을 갖는 상기 반도체기판(100)의 전면 상에 절연막을 증착하고, 상기 절연막을 이방성 식각하여 형성될 수 있다. 상기 외측 스페이서(113)는 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 반도체 메모리 소자의 집적도가 증가함에 따라 상기 외측 스페이서(113)의 두께 또한 점차적으로 감소시켜야 하는데, 이에 의하여 상기 반도체 메모리 소자의 전기적 특성이 불안정해질 수 있다. 본 발 명에 의하면 상기 외측 스페이서(113)의 두께가 감소하더라도 상기 내측 스페이서(111)가 상기 상부 게이트 패턴(110)을 보호해 주므로 소자의 전기적 특성을 향상시킬 수 있다. Referring to FIG. 8, an
상기 외측 스페이서(113) 및 상기 상부 게이트 패턴(110)을 이온주입 마스크로 사용하여 상기 활성영역 내로 불순물 이온들을 주입하여 소오스/드레인 영역(115)을 형성할 수 있다. 이 과정에서, 상기 불순물 이온들은 상기 저농도 불순물 영역을 형성하기 위하여 주입되는 불순물 이온들 보다 큰 도즈로 주입될 수 있다.The source /
상술한 바와 같이 본 발명에 의하면, 스페이서가 금속 실리사이드막의 쪼개짐을 방지하는 역할을 하여 반도체 소자의 전기적 특성을 향상시켜 신뢰성 있는 반도체소자를 제조할 수 있다.As described above, according to the present invention, the spacer plays a role of preventing the cleavage of the metal silicide film, thereby improving the electrical characteristics of the semiconductor device, thereby manufacturing a reliable semiconductor device.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050017871A KR20060098646A (en) | 2005-03-03 | 2005-03-03 | Fabrication method of a mos transistor having a spacer |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020050017871A KR20060098646A (en) | 2005-03-03 | 2005-03-03 | Fabrication method of a mos transistor having a spacer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060098646A true KR20060098646A (en) | 2006-09-19 |
Family
ID=37630034
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| KR1020050017871A KR20060098646A (en) | 2005-03-03 | 2005-03-03 | Fabrication method of a mos transistor having a spacer |
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| KR (1) | KR20060098646A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100876834B1 (en) * | 2007-07-03 | 2009-01-07 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| KR101031471B1 (en) * | 2008-08-11 | 2011-04-26 | 주식회사 하이닉스반도체 | semiconductor device and method for forming the same |
-
2005
- 2005-03-03 KR KR1020050017871A patent/KR20060098646A/en not_active Application Discontinuation
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