KR20070017787A - Recessed channel array transistor and method of forming the same - Google Patents

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김용성
신수호
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Abstract

리세스드 채널 어레이 트랜지스터 및 그 형성 방법을 제공한다. 이 트랜지스터는 리세스된 영역 안에 형성되는 게이트 전극이 폴리실리콘막에 의해 게이트 절연막과 이격되는 보이드 베리어 패턴을 구비하는 것을 특징으로 한다. 이로써, 폴리실리콘의 유동시 보이드를 보이드 베리어 패턴의 안쪽에 가둬둘 수 있어, 보이드가 게이트 절연막과 폴리실리콘막 사이에 위치하여 신뢰도를 저하시키는 것을 방지할 수 있다. A recessed channel array transistor and a method of forming the same are provided. The transistor is characterized in that the gate electrode formed in the recessed region has a void barrier pattern spaced apart from the gate insulating film by the polysilicon film. As a result, the voids can be trapped inside the void barrier pattern when the polysilicon flows, and the voids can be prevented from being located between the gate insulating film and the polysilicon film to lower the reliability.
리세스드 채널 어레이 트랜지스터 Recessed channel array transistor

Description

리세스드 채널 어레이 트랜지스터 및 그 제조 방법{Recessed channel array transistor and method of forming the same}Recessed channel array transistor and method of manufacturing the same
도 1은 종래 기술에 따른 반도체 장치의 문제점을 나타내는 SEM(주사전자현미경) 사진이다. 1 is a scanning electron microscope (SEM) photograph showing a problem of a semiconductor device according to the prior art.
도 2 내지 9는 본 발명의 일 예에 따라 스페리컬 리세스드 채널 어레이 트랜지스터를 형성하는 방법을 나타내는 공정 단면도들이다. 2 through 9 are process cross-sectional views illustrating a method of forming a spherical recessed channel array transistor according to an embodiment of the present invention.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 스페리컬 리세스드 채널 어레이 트랜지스터 및 그 제조 방법에 관한 것이다. TECHNICAL FIELD The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a spherical recessed channel array transistor and a method of manufacturing the same.
반도체 장치가 고집적화됨에 따라 채널 길이도 짧아진다. 이러한 짧은 채널 길이에 의해 펀치 쓰루(punch through)등 다양한 문제가 발생한다. 이러한 문제를 해결하기 위하여 고집적화된 반도체 장치에서 채널 길이를 길게 할 수 있는 다양한 구조 및 방법들이 연구되고 있다. As semiconductor devices become more integrated, channel lengths also become shorter. This short channel length causes various problems such as punch through. In order to solve this problem, various structures and methods for increasing the channel length in highly integrated semiconductor devices have been studied.
그 중에 하나로, 반도체 기판에 리세스된 영역을 형성하고, 상기 리세스된 영역 상에 게이트 패턴을 형성함으로써, 상기 리세스된 영역의 측벽과 바닥을 모두 채널 영역으로 사용하는 리세스된 채널 어레이 트랜지스터(Recessed channel array transistor, RCAT)가 제시되었다. 상기 RCAT을 형성하는 과정에서 반도체 기판에 이방성 식각 공정으로 리세스된 영역을 형성한다. 이로써, 상기 리세스된 영역은 소자 분리막이 위치하는 트렌치와 같이 바닥과 측벽이 거의 직각을 이루는 형태를 갖도록 형성된다. 이러한 상태에서 게이트 절연막을 형성하기 위한 열산화 공정을 진행하면, 상기 바닥과 측벽이 만나는 모서리에는 열산화막이 잘 자라지 않을 수 있고, 이 모서리에 전계가 집중될 수 있어 이 부분으로 누설전류가 발생할 가능성이 커진다. Among them, a recessed channel array transistor using both a sidewall and a bottom of the recessed region as a channel region by forming a recessed region in a semiconductor substrate and forming a gate pattern on the recessed region. (Recessed channel array transistor, RCAT) is presented. In the process of forming the RCAT, a region recessed through an anisotropic etching process is formed on the semiconductor substrate. As a result, the recessed region may be formed such that the bottom and the sidewall are substantially perpendicular to each other, such as a trench in which the device isolation layer is located. In this state, when the thermal oxidation process for forming the gate insulating film is performed, the thermal oxide film may not grow well at the corner where the bottom and the sidewall meet, and an electric field may be concentrated at the corner, so that a leakage current may occur in this portion. Will grow.
이를 해결하기 위해 제안된 구조로 스페리컬 리세스드 채널 어레이 트랜지스터(Spherical recessed channel array transistor, SRCAT)를 들 수 있다. 상기 SRCAT을 형성하는 방법을 도 1을 참조하여 설명하기로 한다.In order to solve this problem, a spherical recessed channel array transistor (SRCAT) is proposed. A method of forming the SRCAT will be described with reference to FIG. 1.
도 1을 참조하면, 반도체 기판(101)에 소자분리막(103)을 형성한 후, 상기 반도체 기판(101)에 하부가 원형의 프로파일을 갖는 리세스된 영역(104)을 형성한다. 상기 리세스된 영역(104)이 형성된 상기 반도체 기판(101)에 게이트 절연막(105)을 형성한다. 상기 SRCAT은 리세스된 영역의 하부가 원형의 프로파일을 갖는다. 따라서, 상기 RCAT처럼 특정 부위에서 열산화막이 잘자라지 않는 등의 문제가 발생하지 않는다. 그리고 상기 반도체 기판(100) 상에 폴리실리콘막(107)을 형성하여 상기 리세스된 영역(104)을 채운다. 이때 상기 리세스된 영역(104)의 하부에서 보이드(V)가 형성될 수 있다. 상기 폴리실리콘막(107) 상에 텅스텐함유막(109) 및 캐핑막을 형성하고 패터닝하여 게이트 패턴을 형성한다. 그 리고 상기 게이트 패턴의 양측의 상기 반도체 기판(101)에 소오스/드레인 영역을 형성하기 위한 이온주입 공정을 진행한다. 상기 게이트패턴의 측벽을 덮는 스페이서(113)를 형성하고, 상기 이온주입 공정에서 주입된 불순물들을 활성화하기 위하여 열처리 공정을 진행한다. 상기 열처리 공정은 1000℃ 내외의 높은 온도에서 진행되는데, 이때 고온으로 인해 상기 폴리실리콘막(107)이 유동할 수 있다. 이때 상기 폴리실리콘막을 형성할 때 형성된 보이드(V)는 상기 리세스된 영역(104)의 하부에서 상기 게이트 절연막(105)쪽으로 이동한다. 즉, 도 1처럼, 상기 리세스된 영역(104)에서 상기 폴리실리콘막(107)과 상기 게이트 절연막(105) 사이에 보이드(V)가 위치하게 된다. 이 경우, 후속에 소자 동작시, 보이드가 위치하는 곳은 채널 형성이 원만하지 않거나 문턱 전압의 상승 요인으로 작용할 수 있어 반도체 소자의 신뢰도를 저하시킨다. Referring to FIG. 1, after the device isolation layer 103 is formed on the semiconductor substrate 101, a recessed region 104 having a circular profile in a lower portion thereof is formed in the semiconductor substrate 101. A gate insulating layer 105 is formed on the semiconductor substrate 101 on which the recessed region 104 is formed. The SRCAT has a circular profile at the bottom of the recessed area. Therefore, there is no problem that the thermal oxide film does not grow well at a specific site like the RCAT. A polysilicon film 107 is formed on the semiconductor substrate 100 to fill the recessed region 104. In this case, a void V may be formed under the recessed region 104. A tungsten-containing film 109 and a capping film are formed and patterned on the polysilicon film 107 to form a gate pattern. In addition, an ion implantation process is performed to form source / drain regions in the semiconductor substrate 101 on both sides of the gate pattern. A spacer 113 is formed to cover sidewalls of the gate pattern, and a heat treatment process is performed to activate impurities implanted in the ion implantation process. The heat treatment process is performed at a high temperature of about 1000 ℃, at this time, the polysilicon film 107 may flow due to the high temperature. At this time, the void V formed when the polysilicon film is formed moves from the recessed region 104 toward the gate insulating layer 105. That is, as shown in FIG. 1, the void V is positioned between the polysilicon layer 107 and the gate insulating layer 105 in the recessed region 104. In this case, in the subsequent device operation, where the void is located, the channel formation may not be smooth or may act as an increase factor of the threshold voltage, thereby lowering the reliability of the semiconductor device.
상기 보이드는 SRCAT에서 자주 형성이되는 일반적인 RCAT에서 형성될 수 있으며 상기와 같은 문제들을 유발한다. The voids may be formed in a general RCAT which is frequently formed in SRCAT and causes the above problems.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 높은 신뢰도를 갖는 리세스드 채널 어레이 트랜지스터(RCAT)의 제조 방법 및 그에 의해 형성된 트랜지스터를 제공하는데 있다.Accordingly, in order to solve the above problem, a technical object of the present invention is to provide a method of manufacturing a recessed channel array transistor (RCAT) having a high reliability and a transistor formed thereby.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 RCAT는 리세스된 영역 안에서 폴리실리콘막에 의해 게이트 절연막과 이격되는 보이드 베리어 패턴을 구비하 는 것을 특징으로 한다. 상기 보이드 베리어 패턴은 폴리실리콘의 유동시 보이드를 보이드 베리어 패턴의 안쪽에 가둬두는 역할을 하여 보이드가 게이트 절연막과 폴리실리콘막 사이에 위치하여 신뢰도를 저하시키는 것을 방지한다. RCAT according to the present invention for achieving the above technical problem is characterized in that it comprises a void barrier pattern spaced apart from the gate insulating film by a polysilicon film in the recessed region. The void barrier pattern serves to trap the void inside the void barrier pattern when the polysilicon flows, thereby preventing the void from being located between the gate insulating film and the polysilicon film to reduce reliability.
좀 더 상세하게, 본 발명에 따른 RCAT는 반도체 기판에 형성되는 리세스된 영역; 상기 2 리세스된 영역 상에 형성되는 게이트 전극; 상기 리세스된 영역 안에서 상기 게이트 전극과 상기 반도체 기판 사이에 개재되는 게이트 절연막; 및 상기 게이트 전극의 양측의 상기 반도체 기판에 형성되는 소오스/드레인 영역을 구비하되, 상기 게이트 전극은, 상기 리세스된 영역의 프로파일을 따라 콘포말한 제 1 도전패턴; 상기 제 1 도전막 상에서 상기 리세스된 영역의 측벽을 덮는 보이드 베리어 패턴; 및 상기 리세스된 영역을 채우는 제 2 도전 패턴을 구비한다. More specifically, the RCAT according to the present invention includes a recessed region formed in the semiconductor substrate; A gate electrode formed on the two recessed regions; A gate insulating layer interposed between the gate electrode and the semiconductor substrate in the recessed region; And a source / drain region formed in the semiconductor substrate on both sides of the gate electrode, wherein the gate electrode comprises: a first conductive pattern conforming to a profile of the recessed region; A void barrier pattern covering sidewalls of the recessed region on the first conductive layer; And a second conductive pattern filling the recessed region.
상기 보이드 베리어 패턴은 열산화막, CVD 산화막, 실리콘 질화막, 실리콘산화질화막, 및 알루미늄산화막을 구비하는 그룹에서 선택되는 적어도 하나로 이루어질 수 있다. 상기 제 2 도전막은 차례로 적층된 폴리실리콘막과 금속함유막으로 이루어질 수 있다. 상기 제 1 도전막은 폴리실리콘막으로 이루어질 수 있다. 상기 보이드 베리어 패턴은 상기 리세스된 영역의 바닥의 적어도 일부를 덮을 수 있다. 상기 리세스된 영역은, 반도체 기판에 형성되는 제 1 리세스된 영역; 및 상기 제 1 리세스된 영역의 하부엣 상기 제 1 리세스된 영역과 연결되되 원형의 프로파일을 갖는 제 2 리세스된 영역을 구비할 수 있다. The void barrier pattern may be formed of at least one selected from the group consisting of a thermal oxide film, a CVD oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film. The second conductive film may be formed of a polysilicon film and a metal containing film that are sequentially stacked. The first conductive film may be made of a polysilicon film. The void barrier pattern may cover at least a portion of the bottom of the recessed area. The recessed region may include a first recessed region formed in the semiconductor substrate; And a second recessed area at the lower portion of the first recessed area, the second recessed area having a circular profile connected to the first recessed area.
상기 RCAT을 형성하는 방법은 반도체 기판 상에 리세스된 영역을 형성하는 단계; 상기 리세스된 영역이 형성된 상기 반도체 기판에 게이트 절연막을 형성하는 단계; 상기 리세스된 영역을 채우지 않는 두께를 갖는 제 1 도전막을 콘포말하게 형성하는 단계; 상기 제 1 도전막 상에서 상기 리세스된 영역의 측벽을 덮는 보이드 베리어 패턴을 형성하는 단계; 상기 리세스된 영역을 채우는 제 2 도전막을 형성하는 단계; 상기 제 2 및 제 1 도전막을 패터닝하여 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 구비한다. The method of forming the RCAT includes forming a recessed region on a semiconductor substrate; Forming a gate insulating film on the semiconductor substrate on which the recessed region is formed; Conformally forming a first conductive film having a thickness not filling the recessed region; Forming a void barrier pattern covering sidewalls of the recessed region on the first conductive layer; Forming a second conductive film filling the recessed region; Patterning the second and first conductive layers to form a gate electrode; And forming a source / drain region in the semiconductor substrate on both sides of the gate electrode.
상기 보이드 베리어 패턴을 형성하는 단계는, 상기 제 1 도전막 상에 보이드 베리어막을 콘포말하게 형성하는 단계; 및 상기 보이드 베리어막에 대해 이방성 식각 공정을 진행하는 단계를 구비할 수 있다. 상기 보이드 베리어막을 형성하는 단계는 열산화 공정, CVD 또는 ALD로 진행될 수 있다. The forming of the void barrier pattern may include: conformally forming a void barrier layer on the first conductive layer; And performing an anisotropic etching process on the void barrier layer. The void barrier layer may be formed by a thermal oxidation process, CVD, or ALD.
상기 리세스된 영역을 형성하는 단계는, 상기 반도체 기판 상에 상기 리세스된 영역을 한정하는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각 마스크로 이용하여 이방성 식각 공정을 진행하는 단계를 구비할 수 있다. The forming of the recessed region may include forming a mask pattern on the semiconductor substrate to define the recessed region; And performing an anisotropic etching process using the mask pattern as an etching mask.
또는, 상기 리세스된 영역은 제 1 리세스된 영역, 및 상기 제 1 리세스된 영역의 하부에서 상기 제 1 리세스된 영역과 연결되되 원형의 프로파일을 갖는 제 2 리세스된 영역을 구비할 수 있다. 이때, 상기 리세스된 영역을 형성하는 단계는, 상기 반도체 기판 상에 상기 제 1 리세스된 영역을 한정하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 이용하여 이방성 식각 공정을 진행하여 제 1 리세스된 영역을 형성하는 단계; 상기 제 1 리세스된 영역의 내측벽을 덮되 상기 제 1 리세스된 영역의 바닥을 노출시키는 식각 저지 패턴을 형성하는 단 계; 및 상기 노출된 바닥의 반도체 기판에 대해 등방성 식각 공정을 진행하는 단계를 구비할 수 있다. Alternatively, the recessed area may include a first recessed area and a second recessed area connected to the first recessed area below the first recessed area and having a circular profile. Can be. The forming of the recessed region may include forming a mask pattern on the semiconductor substrate, the mask pattern defining the first recessed region; Performing an anisotropic etching process using the mask pattern as an etching mask to form a first recessed region; Forming an etch stop pattern covering an inner sidewall of the first recessed region and exposing a bottom of the first recessed region; And performing an isotropic etching process on the exposed semiconductor substrate.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록한다. 본 실시예에서는 SRCAT를 예로 들어 설명하나, 이에 한정되지 않고, RCAT등의 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In this embodiment, the SRCAT is described as an example, but the present invention is not limited thereto and may be embodied in other forms such as RCAT. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Also, if it is mentioned that the layer is on another layer or substrate, it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween. Like numbers refer to like elements throughout.
도 2 내지 9는 본 발명의 일 예에 따라 스페리컬 리세스드 채널 어레이 트랜지스터를 형성하는 방법을 나타내는 공정 단면도들이다. 2 through 9 are process cross-sectional views illustrating a method of forming a spherical recessed channel array transistor according to an embodiment of the present invention.
도 2를 참조하면, 반도체 기판(1)에 소자분리막(3)을 형성하여 활성 영역을 정의한다. 상기 소자분리막(3)은 일반적인 얕은 트렌치 격리(Shallow trench isolation) 방법으로 형성될 수 있다. 상기 반도체 기판(1) 상에 게이트 전극을 한정하는 개구부를 갖는 마스크 패턴(5)을 형성한다. 상기 마스크 패턴(5)은 예를 들면 포토레지스트 패턴 또는 하드마스크일 수 있다. 상기 마스크 패턴(5)을 식각 마스크로 이용하여 상기 반도체 기판(1)을 이방성 식각하여 제 1 리세스된 영역(6)을 형성한다. 상기 이방성 식각 공정은 예를 들면 건식 식각일 수 있다. 그리고 상기 반도체 기판(1) 상에 식각 저지막을 콘포말하게 형성한 후에 이방성 식각 공정을 진행하여 상기 제 1 리세스된 영역(6)의 측벽을 덮되 상기 제 1 리세스된 영역의 바닥을 노출시키는 식각 저지 패턴(7)을 형성한다. 상기 식각 저지 패턴(7)은 상기 반도체 기판(1)에 대해 식각 선택비를 갖는 물질로 형성되며, 예를 들면 실리콘질화막 또는 실리콘산화막일 수 있다. Referring to FIG. 2, an isolation region 3 is formed on a semiconductor substrate 1 to define an active region. The device isolation layer 3 may be formed by a general shallow trench isolation method. A mask pattern 5 having an opening defining a gate electrode is formed on the semiconductor substrate 1. The mask pattern 5 may be, for example, a photoresist pattern or a hard mask. The semiconductor substrate 1 is anisotropically etched using the mask pattern 5 as an etch mask to form a first recessed region 6. The anisotropic etching process may be, for example, dry etching. After forming an etch stop layer conformally on the semiconductor substrate 1, an anisotropic etching process is performed to cover sidewalls of the first recessed region 6 to expose a bottom of the first recessed region. An etch stop pattern 7 is formed. The etch stop pattern 7 may be formed of a material having an etch selectivity with respect to the semiconductor substrate 1, and may be, for example, a silicon nitride film or a silicon oxide film.
도 3을 참조하면, 상기 식각 저지 패턴(7)이 형성된 상기 반도체 기판(1)에 대해 등방성 식각 공정을 진행하여 상기 제 1 리세스된 영역(6) 하부에 원형의 프로파일을 갖는 제 2 리세스된 영역(9)을 형성한다. 상기 등방성 식각 공정은 예를 들면 습식 식각 공정일 수 있다. 상기 식각 저지 패턴(7)은 상기 등방성 식각 공정에서 상기 제 1 리세스된 영역의 측벽이 식각되는 것을 방지하는 역할을 한다. Referring to FIG. 3, an isotropic etching process is performed on the semiconductor substrate 1 having the etch stop pattern 7 to form a second recess having a circular profile under the first recessed region 6. Formed regions 9. The isotropic etching process may be, for example, a wet etching process. The etch stop pattern 7 prevents sidewalls of the first recessed region from being etched in the isotropic etching process.
도 4를 참조하면, 상기 식각 저지 패턴(7)과 상기 마스크 패턴(5)을 제거하여 상기 제 1 및 제 2 리세스된 영역들(6, 9)이 형성된 상기 반도체 기판(1)을 노출시킨다. Referring to FIG. 4, the etch stop pattern 7 and the mask pattern 5 are removed to expose the semiconductor substrate 1 on which the first and second recessed regions 6 and 9 are formed. .
도 5를 참조하면, 상기 노출된 반도체 기판(1) 상에 게이트 절연막(11)을 콘포말하게 형성한다. 상기 게이트 절연막(11)은 열산화 공정에 의한 열산화막으로 형성될 수 있다. 이때, 상기 제 2 리세스된 영역(9)이 원형의 프로파일을 가지므로, 상기 제 1 및 제 2 리세스된 영역들의 프로파일이 완만하고 종래의 RCAT처럼 모가 진 부분이 없어, 열산화막이 균일한 두께로 형성될 수 있다. 이로써 후속의 소자 동작시 전계가 집중되지 않으며 누설전류가 발생하지 않는다. 상기 게이트 절연막(11)을 형성한 후에, 상기 제 1 및 제 2 리세스된 영역들(6, 9)을 채우지 않을 정도의 두께를 갖는 제 1 도전막(13)을 콘포말하게 형성한다. 상기 제 1 도전막(13)은 예를 들면 불순물이 도핑된 폴리실리콘막으로 형성될 수 있으며, 100~200Å의 두께를 가질 수 있다. Referring to FIG. 5, a gate insulating film 11 is conformally formed on the exposed semiconductor substrate 1. The gate insulating layer 11 may be formed of a thermal oxide film by a thermal oxidation process. At this time, since the second recessed region 9 has a circular profile, the profile of the first and second recessed regions is gentle and there is no gathering like the conventional RCAT, so that the thermal oxide film is uniform. It may be formed in a thickness. This ensures that no electric field is concentrated during subsequent device operation and no leakage current occurs. After the gate insulating layer 11 is formed, the first conductive layer 13 having a thickness that does not fill the first and second recessed regions 6 and 9 is conformally formed. The first conductive layer 13 may be formed of, for example, a polysilicon layer doped with impurities, and may have a thickness of about 100 to about 200 μs.
도 6을 참조하면, 상기 제 1 도전막(11) 상에 보이드 베리어막(15)을 형성한다. 상기 보이드 베리어막(15)은 열산화 공정에 의한 열산화막으로 형성될 수 있다. 또는 CVD(화학기상증착)나 ALD(원자박막증착) 방법을 이용하여 실리콘산화막, 실리콘 질화막, 실리콘산화질화막, 및 알루미늄산화막을 구비하는 그룹에서 선택되는 적어도 하나로 형성될 수 있다. 상기 보이드 베리어막(15)은 예를 들면 10Å의 두께를 가질 수 있다. Referring to FIG. 6, a void barrier layer 15 is formed on the first conductive layer 11. The void barrier layer 15 may be formed as a thermal oxide layer by a thermal oxidation process. Or at least one selected from the group consisting of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film using CVD (chemical vapor deposition) or ALD (atomic thin film deposition) method. The void barrier layer 15 may have, for example, a thickness of 10 μs.
도 7을 참조하면, 상기 보이드 베리어막(15)에 대해 이방성 식각 공정을 진행하여, 상기 제 1 도전막의 상부면을 노출시키는 동시에 상기 제 1 G 제 2 리세스된 영역(6, 9)의 적어도 측벽을 덮는 보이드 베리어 패턴(15a)을 형성한다. 상기 이방성 식각 공정에 의해 상기 제 2 리세스된 영역(9)의 바닥에 위치하는 상기 보이드 베리어막(15)의 일부도 식각될 수 있다. Referring to FIG. 7, an anisotropic etching process is performed on the void barrier layer 15 to expose an upper surface of the first conductive layer and at least the first G second recessed region 6 and 9. The void barrier pattern 15a covering the sidewall is formed. A portion of the void barrier layer 15 positioned on the bottom of the second recessed region 9 may also be etched by the anisotropic etching process.
도 8을 참조하면, 상기 반도체 기판(1)의 전면 상에 제 2 도전막(17)을 형성하여 상기 제 1 및 제 2 리세스된 영역(6, 9)을 채운다. 이때, 상기 제 2 리세스된 영역(9) 안에 보이드(V)가 형성될 수 있다. 상기 제 2 도전막(17)은 예를 들면 불순물이 도핑된 폴리실리콘일 수 있다. 이로써 상기 제 2 도전막(17)은 상기 제 1 도전막(13)과 접하도록 형성된다. 상기 제 2 도전막(17) 상에 제 3 도전막(19) 및 캐핑막(21)을 차례로 적층한다. 상기 제 3 도전막(19)은 금속 함유막으로 예를 들 면 텅스텐으로 형성할 수 있다. 상기 캐핑막(21)은 예를 들면 실리콘질화막으로 형성할 수 있다. Referring to FIG. 8, a second conductive layer 17 is formed on the entire surface of the semiconductor substrate 1 to fill the first and second recessed regions 6 and 9. In this case, a void V may be formed in the second recessed region 9. The second conductive layer 17 may be, for example, polysilicon doped with impurities. As a result, the second conductive layer 17 is formed to contact the first conductive layer 13. The third conductive film 19 and the capping film 21 are sequentially stacked on the second conductive film 17. The third conductive film 19 may be formed of, for example, tungsten as a metal containing film. The capping layer 21 may be formed of, for example, a silicon nitride layer.
도 9를 참조하면, 상기 캐핑막(21), 상기 제 3 도전막(19), 상기 제 2 도전막(17) 및 상기 제 1 도전막(13)을 차례대로 패터닝하여, 제 1 도전 패턴(13a), 제 2 도전 패턴(17a), 제 3 도전 패턴(19a) 및 캐핑막 패턴(21a)로 이루어지는 게이트 패턴을 형성한다. 그리고 상기 게이트 패턴을 이온 주입 마스크로 이용하여 이온주입 공정을 진행하여 상기 반도체 기판(1)에 불순물을 주입하여 소오스/드레인 영영(25)을 형성한다. 상기 게이트 패턴의 측벽을 덮는 스페이서(23)을 더 형성할 수 있다. 그리고 상기 이온 주입 공정시 주입된 불순물을 활성화시키기 위하여 상기 반도체 기판(1)에 대해 열처리 공정을 진행한다. 이때 상기 제 1 및 제 2 도전패턴들(13a, 17a)들이 유동하여 상기 보이드(V)가 이동할지라도 상기 보이드 베리어 패턴(15a)에 의해 상기 보이드(V)는 상기 게이트 절연막(11)에 닿지 못하고, 상기 보이드 베리어 패턴(15a) 내에 갇히게 된다. 즉, 상기 보이드(V)는 상기 보이드 베리어 패턴(15a)과 상기 제 2 도전 패턴(17a) 사이에 존재하게 된다. 따라서, 상기 방법으로 형성된 SRCAT를 후속에 구동할 지라도, 상기 제 1 및 제 2 리세스된 영역(6, 9) 안에서 상기 게이트 절연막(11)을 따라 제 1 도전 패턴(13a)이 콘포말하게 위치하고 이를 따라 전압이 고르게 인가되므로 종래와 같이 채널의 형성이 원할하지 않아 문턱전압이 상승하는 등의 문제점이 발생하지 않는다. 이로써 신뢰도를 향상시킬 수 있다. Referring to FIG. 9, the capping layer 21, the third conductive layer 19, the second conductive layer 17, and the first conductive layer 13 are sequentially patterned to form a first conductive pattern ( 13a), the gate pattern which consists of the 2nd conductive pattern 17a, the 3rd conductive pattern 19a, and the capping film pattern 21a is formed. An ion implantation process is performed using the gate pattern as an ion implantation mask to implant impurities into the semiconductor substrate 1 to form source / drain regions 25. A spacer 23 may be further formed to cover sidewalls of the gate pattern. In addition, a heat treatment process is performed on the semiconductor substrate 1 to activate impurities implanted in the ion implantation process. In this case, even though the voids V move due to the flow of the first and second conductive patterns 13a and 17a, the voids V do not touch the gate insulating layer 11 by the void barrier pattern 15a. It is trapped in the void barrier pattern 15a. That is, the void V is present between the void barrier pattern 15a and the second conductive pattern 17a. Thus, even when the SRCAT formed by the method is subsequently driven, the first conductive pattern 13a is conformally positioned along the gate insulating film 11 in the first and second recessed regions 6 and 9. Accordingly, since the voltage is evenly applied, there is no problem in that the threshold voltage is increased because the channel is not formed as in the related art. This can improve the reliability.
따라서, 본 발명에 의한, 리세스드 채널 어레이 트랜지스터 및 그 형성 방법에 따르면, 게이트 전극이 리세스된 영역 안에서 폴리실리콘막에 의해 게이트 절연막과 이격되는 보이드 베리어 패턴을 구비하므로, 폴리실리콘의 유동시 보이드를 보이드 베리어 패턴의 안쪽에 가둬둘 수 있어, 보이드가 게이트 절연막과 폴리실리콘막 사이에 위치하여 신뢰도를 저하시키는 것을 방지할 수 있다. Therefore, according to the recessed channel array transistor and the method for forming the same according to the present invention, since the gate electrode has a void barrier pattern spaced apart from the gate insulating film by the polysilicon film in the recessed region, the void during polysilicon flow Can be trapped inside the void barrier pattern, thereby preventing the void from being located between the gate insulating film and the polysilicon film, thereby lowering the reliability.

Claims (15)

  1. 반도체 기판에 형성되는 리세스된 영역;A recessed region formed in the semiconductor substrate;
    상기 2 리세스된 영역 상에 형성되는 게이트 전극;A gate electrode formed on the two recessed regions;
    상기 리세스된 영역 안에서 상기 게이트 전극과 상기 반도체 기판 사이에 개재되는 게이트 절연막; 및A gate insulating layer interposed between the gate electrode and the semiconductor substrate in the recessed region; And
    상기 게이트 전극의 양측의 상기 반도체 기판에 형성되는 소오스/드레인 영역을 구비하되,Source / drain regions formed in the semiconductor substrate on both sides of the gate electrode,
    상기 게이트 전극은,The gate electrode,
    상기 리세스된 영역의 프로파일을 따라 콘포말한 제 1 도전패턴;A first conductive pattern conforming to the profile of the recessed region;
    상기 제 1 도전막 상에서 상기 리세스된 영역의 측벽을 덮는 보이드 베리어 패턴; 및A void barrier pattern covering sidewalls of the recessed region on the first conductive layer; And
    상기 리세스된 영역을 채우는 제 2 도전 패턴을 구비하는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터. And a second conductive pattern filling the recessed region.
  2. 제 1 항에 있어서,The method of claim 1,
    상기 보이드 베리어 패턴은 열산화막, CVD 산화막, 실리콘 질화막, 실리콘산화질화막, 및 알루미늄산화막을 구비하는 그룹에서 선택되는 적어도 하나로 이루어지는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터. And the void barrier pattern is at least one selected from the group consisting of a thermal oxide film, a CVD oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film.
  3. 제 1 항에 있어서,The method of claim 1,
    상기 제 2 도전막은 차례로 적층된 폴리실리콘막과 금속함유막으로 이루어지는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터.And the second conductive film is formed of a polysilicon film and a metal containing film that are sequentially stacked.
  4. 제 1 항에 있어서,The method of claim 1,
    상기 제 1 도전막은 폴리실리콘막으로 이루어지는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터. And the first conductive film is made of a polysilicon film.
  5. 제 1 항에 있어서,The method of claim 1,
    상기 보이드 베리어 패턴은 상기 리세스된 영역의 바닥의 적어도 일부를 덮는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터. And the void barrier pattern covers at least a portion of a bottom of the recessed region.
  6. 제 1 내지 5 항에 있어서,The method according to claim 1, wherein
    상기 리세스된 영역은,The recessed area is
    반도체 기판에 형성되는 제 1 리세스된 영역; 및A first recessed region formed in the semiconductor substrate; And
    상기 제 1 리세스된 영역의 하부엣 상기 제 1 리세스된 영역과 연결되되 원형의 프로파일을 갖는 제 2 리세스된 영역을 구비하는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터.And a second recessed region at the bottom of the first recessed region, the second recessed region having a circular profile connected to the first recessed region.
  7. 반도체 기판 상에 리세스된 영역을 형성하는 단계;Forming a recessed region on the semiconductor substrate;
    상기 리세스된 영역이 형성된 상기 반도체 기판에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate on which the recessed region is formed;
    상기 리세스된 영역을 채우지 않는 두께를 갖는 제 1 도전막을 콘포말하게 형성하는 단계;Conformally forming a first conductive film having a thickness not filling the recessed region;
    상기 제 1 도전막 상에서 상기 리세스된 영역의 측벽을 덮는 보이드 베리어 패턴을 형성하는 단계;Forming a void barrier pattern covering sidewalls of the recessed region on the first conductive layer;
    상기 리세스된 영역을 채우는 제 2 도전막을 형성하는 단계; Forming a second conductive film filling the recessed region;
    상기 제 2 및 제 1 도전막을 패터닝하여 게이트 전극을 형성하는 단계; 및Patterning the second and first conductive layers to form a gate electrode; And
    상기 게이트 전극의 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 구비하는 리세스드 채널 어레이 트랜지스터의 형성 방법. Forming a source / drain region in the semiconductor substrate on both sides of the gate electrode.
  8. 제 7 항에 있어서,The method of claim 7, wherein
    상기 보이드 베리어 패턴을 형성하는 단계는,Forming the void barrier pattern,
    상기 제 1 도전막 상에 보이드 베리어막을 콘포말하게 형성하는 단계; 및Conformally forming a void barrier film on the first conductive film; And
    상기 보이드 베리어막에 대해 이방성 식각 공정을 진행하는 단계를 구비하는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터의 형성 방법. And performing an anisotropic etching process on the void barrier layer.
  9. 제 8 항에 있어서,The method of claim 8,
    상기 보이드 베리어막을 형성하는 단계는 열산화 공정, CVD 또는 ALD로 진행되는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터의 형성 방법. And forming the void barrier film by a thermal oxidation process, CVD, or ALD.
  10. 제 7 항에 있어서,The method of claim 7, wherein
    상기 보이드 베리어 패턴은 열산화막, CVD 산화막, 실리콘 질화막, 실리콘산화질화막, 및 알루미늄산화막을 구비하는 그룹에서 선택되는 적어도 하나로 형성되는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터의 형서 방법.And the void barrier pattern is formed of at least one selected from the group consisting of a thermal oxide film, a CVD oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film.
  11. 제 7 항에 있어서,The method of claim 7, wherein
    상기 제 2 도전막은 차례로 적층된 폴리실리콘막과 금속함유막으로 형성되는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터의 형성 방법.And the second conductive film is formed of a polysilicon film and a metal containing film that are sequentially stacked.
  12. 제 7 항에 있어서,The method of claim 7, wherein
    상기 제 1 도전막은 폴리실리콘막으로 형성되는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터의 형성 방법. And the first conductive film is formed of a polysilicon film.
  13. 제 7 항에 있어서,The method of claim 7, wherein
    상기 보이드 베리어 패턴은 상기 리세스된 영역의 바닥의 적어도 일부를 덮도록 형성되는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터의 형성 방법. And the void barrier pattern is formed to cover at least a portion of a bottom of the recessed region.
  14. 제 7 항에 있어서,The method of claim 7, wherein
    상기 리세스된 영역을 형성하는 단계는,Forming the recessed region,
    상기 반도체 기판 상에 상기 리세스된 영역을 한정하는 마스크 패턴을 형성하는 단계; 및Forming a mask pattern defining the recessed region on the semiconductor substrate; And
    상기 마스크 패턴을 식각 마스크로 이용하여 이방성 식각 공정을 진행하는 단계를 구비하는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터의 형성 방법. And performing an anisotropic etching process using the mask pattern as an etching mask.
  15. 제 7 항에 있어서,The method of claim 7, wherein
    상기 리세스된 영역은 제 1 리세스된 영역, 및 상기 제 1 리세스된 영역의 하부에서 상기 제 1 리세스된 영역과 연결되되 원형의 프로파일을 갖는 제 2 리세스된 영역을 구비하되,Wherein the recessed area comprises a first recessed area and a second recessed area connected to the first recessed area below the first recessed area, the second recessed area having a circular profile,
    상기 리세스된 영역을 형성하는 단계는,Forming the recessed region,
    상기 반도체 기판 상에 상기 제 1 리세스된 영역을 한정하는 마스크 패턴을 형성하는 단계; Forming a mask pattern defining the first recessed region on the semiconductor substrate;
    상기 마스크 패턴을 식각 마스크로 이용하여 이방성 식각 공정을 진행하여 제 1 리세스된 영역을 형성하는 단계;Performing an anisotropic etching process using the mask pattern as an etching mask to form a first recessed region;
    상기 제 1 리세스된 영역의 내측벽을 덮되 상기 제 1 리세스된 영역의 바닥을 노출시키는 식각 저지 패턴을 형성하는 단계; 및Forming an etch stop pattern covering an inner wall of the first recessed region but exposing a bottom of the first recessed region; And
    상기 노출된 바닥의 반도체 기판에 대해 등방성 식각 공정을 진행하는 단계를 구비하는 것을 특징으로 하는 리세스드 채널 어레이 트랜지스터의 형성 방법. And performing an isotropic etching process on the exposed bottom semiconductor substrate.
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