KR100613345B1 - Method of manufacturging semiconductor device - Google Patents

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Abstract

반도체 기판, 반도체 기판 위에 게이트 전극을 형성하는 단계, 반도체 기판 위와 게이트 전극 측벽에 산화막을 형성하는 단계, 산화막 위에 나이트라이드막을 형성하는 단계, 나이트라이드막을 식각하여 산화막이 드러나게 하는 단계, 산화막을 소정의 시간동안 식각하여 게이트 전극의 상부 및 측벽을 노출하는 단계, 산화막 양측에 남아있는 나이트라이드막을 제거하는 단계, 반도체 기판과 산화막 위에 소정의 각도로 이온 주입을 하는 단계, 게이트 전극 양측의 상기 반도체 기판에 저농도 접합 영역 및 고농도 접합 영역을 형성하는 단계, 그리고 고농도 접합 영역의 상부와 게이트 전극이 노출된 부분에 샐리사이드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법. Forming a gate electrode on the semiconductor substrate, forming an oxide film on the semiconductor substrate and on the sidewalls of the semiconductor substrate, forming a nitride film on the oxide film, etching the nitride film to expose the oxide film, and depositing the oxide film Etching to expose the top and sidewalls of the gate electrode, removing the nitride film remaining on both sides of the oxide film, implanting ions at a predetermined angle on the semiconductor substrate and the oxide film, onto the semiconductor substrate on both sides of the gate electrode Forming a low concentration junction region and a high concentration junction region, and forming a salicide in an upper portion of the high concentration junction region and an exposed portion of the gate electrode.

샐리사이드, 접합 영역Salicide, junction region

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURGING SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD OF MANUFACTURGING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래의 반도체 소자의 트랜지스터를 형성하는 제조 공정을 단계별로 도시한 단면도이다.1A to 1D are cross-sectional views showing step-by-step manufacturing processes for forming a transistor of a conventional semiconductor device.

도 2a 내지 도 2f는 본 발명의 한 실시예에 따른 반도체 소자의 트랜지스터를 형성하는 제조 공정을 단계별로 도시한 단면도이다.2A through 2F are cross-sectional views illustrating a manufacturing process of forming a transistor of a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 트랜지스터를 형성하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a transistor of the semiconductor device.

일반적으로 반도체 소자는 LOCOS(local oxidation of silicon) 또는 STI(swallow trench isolation) 소자 분리 방법에 의해 소자 영역에 소스 및 드레인 및 게이트를 구비하는 트랜지스터를 구비하고 있다.In general, a semiconductor device includes a transistor having a source, a drain, and a gate in a device region by a local oxidation of silicon (LOCOS) or shallow trench isolation (STI) device isolation method.

이러한 반도체 소자의 트랜지스터 제조 공정에서는 소자의 동작 속도가 매우 중요한 요소로 작용하기 때문에 저항 감소를 위하여 실리사이드(silicide)를 적용하고 있다. In the semiconductor manufacturing process of the semiconductor device, since the operation speed of the device is very important, silicide is applied to reduce the resistance.

실리사이드는 소스 및 드레인 영역에 형성할 때, 게이트, 소스 및 드레인 영 역을 포함한 반도체 기판 위에 금속막을 증착한 다음, 소정의 온도로 열처리를 하여 금속 실리사이드를 형성한다. When the silicide is formed in the source and drain regions, a metal film is deposited on the semiconductor substrate including the gate, source and drain regions, and then heat treated at a predetermined temperature to form the metal silicide.

이때, 게이트, 소스 및 드레인 영역 이외의 산화막 상에서 반응하지 않고 남은 금속막을 선택적으로 식각하여 실리콘으로 구성되어 있는 소스 및 드레인 영역과 게이트 전극 형성 물질인 폴리 실리콘 상에만 실리사이드가 형성되고 나머지 절연 물질에는 실리사이드가 형성되지 않게 하는 샐리 사이드(salicide) 형성 공정이 채택되고 있다.In this case, by selectively etching the remaining metal film without reacting on the oxide films other than the gate, source and drain regions, silicide is formed only on the source and drain regions composed of silicon and polysilicon, the gate electrode forming material, and the silicide on the remaining insulating material. A salicide formation process is adopted in which no is formed.

그러면, 도 1a 내지 도 1d를 참고로 하여 종래의 반도체 소자의 실리사이드 형성에 관해 설명한다.Next, the silicide formation of the conventional semiconductor device will be described with reference to FIGS. 1A to 1D.

도 1a 내지 도 1d는 종래의 반도체 소자의 트랜지스터를 형성하는 제조 공정을 단계별로 도시한 단면도이다.1A to 1D are cross-sectional views showing step-by-step manufacturing processes for forming a transistor of a conventional semiconductor device.

도 1a에 도시한 바와 같이, 반도체 기판(1) 위에 폴리(poly) 실리콘 층을 증착하여 사진 식각 공정을 통해 게이트 전극(2)을 형성한다. 이어, 게이트 전극(2)을 마스크로 삼아 n형 또는 p형 불순물 이온을 저농도로 주입하여 게이트 전극(2)의 양측으로 노출되는 반도체 기판(1)의 활성 영역에 얕은 접합영역, 즉 저농도 접합 영역(10)을 형성한다.As shown in FIG. 1A, a polysilicon layer is deposited on the semiconductor substrate 1 to form the gate electrode 2 through a photolithography process. Subsequently, n-type or p-type impurity ions are implanted at low concentration using the gate electrode 2 as a mask, and thus, a shallow junction region, that is, a low concentration junction region, is formed in the active region of the semiconductor substrate 1 exposed to both sides of the gate electrode 2. To form (10).

그 다음, 도 1b에 도시한 바와 같이, 반도체 기판(1) 위와 게이트 전극(2) 측벽에 산화막(3)과 나이트라이드막(4)을 순차적으로 형성한 다음 포토레지스트(7)를 형성한다. 여기서 나이트라이드막(4)은 두껍게 형성하여 후술하게 될 소스 및 드레인 영역 형성을 위한 이온 주입에 따라 저농도 접합 영역(10)에서 발생할 수 있는 써멀 버짓(thermal budget) 현상을 방지한다.Next, as shown in FIG. 1B, an oxide film 3 and a nitride film 4 are sequentially formed on the semiconductor substrate 1 and on the sidewalls of the gate electrode 2, and then a photoresist 7 is formed. In this case, the nitride film 4 is formed thick to prevent thermal budget phenomena that may occur in the low concentration junction region 10 due to ion implantation for forming source and drain regions, which will be described later.

그런 다음, 도 1c에 도시한 바와 같이, 전술한 포토레지스터(7)를 마스크로 삼아 산화막(3)과 나이트라이드막(4)을 식각하여 사이드 월(side wall)을 형성한다. 이어, 사이드 월(3, 4)을 마스크로 하여 n형 또는 p형 불순물을 고농도로 주입하여 저농도 접합 영역(10)을 포함하는 반도체 기판(1)의 활성영역에 각각 깊은 접합영역인 고농도 접합 영역(20)을 형성한다. 이로써 소스 및 드레인 영역이 형성된다.Then, as shown in FIG. 1C, the oxide film 3 and the nitride film 4 are etched using the above-described photoresist 7 as a mask to form side walls. Subsequently, a high concentration junction region, which is a deep junction region, is respectively formed in the active region of the semiconductor substrate 1 including the low concentration junction region 10 by injecting high concentrations of n-type or p-type impurities using the sidewalls 3 and 4 as masks. 20 is formed. This forms source and drain regions.

그 다음, 도 1d에 도시한 바와 같이, 반도체 기판(1), 사이드 월(2, 4) 및 게이트 전극(2) 위에 코발트(Co), 탄탈륨(Ta) 또는 텅스텐(w) 등으로 이루어진 금속층을 증착한 후, 열처리 공정을 실시하여 샐리사이드(5a, 5b, 5c)를 형성한다.Next, as shown in FIG. 1D, a metal layer made of cobalt (Co), tantalum (Ta), tungsten (w), or the like is disposed on the semiconductor substrate 1, the sidewalls 2 and 4, and the gate electrode 2. After deposition, heat treatment is performed to form salicides 5a, 5b, and 5c.

이와 같이, 종래에는 반도체 소자의 트랜지스터를 형성하는 공정에는 2회의 사진공정과 식각 공정이 소요되며, 저농도 접합 영역(10)과 고농도 접합 영역(20)을 형성하기 위해 2회의 이온 주입 공정이 필요하다.As described above, the process of forming a transistor of a semiconductor device requires two photolithography and etching processes, and two ion implantation processes are required to form the low concentration junction region 10 and the high concentration junction region 20. .

이처럼 복잡한 공정은 반도체 소자의 불량률을 증가시켜 반도체 소자의 신뢰성을 저하시키고, 원가를 증가하게 한다.Such a complicated process increases the defect rate of the semiconductor device, thereby lowering the reliability of the semiconductor device and increasing the cost.

따라서, 본 발명의 기술적 과제는 반도체 소자의 제조 방법을 단순화하는 것이다. Therefore, the technical problem of this invention is to simplify the manufacturing method of a semiconductor element.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판, 상기 반 도체 기판 위에 게이트 전극을 형성하는 단계, 상기 반도체 기판 위와 상기 게이트 전극 측벽에 산화막을 형성하는 단계, 상기 산화막 위에 나이트라이드막을 형성하는 단계, 상기 나이트라이드막을 식각하여 상기 산화막이 드러나게 하는 단계, 상기 산화막을 소정의 시간동안 식각하여 상기 게이트 전극의 상부 및 측벽을 노출하는 단계, 상기 산화막 양측에 남아있는 상기 나이트라이드막을 제거하는 단계, 상기 반도체 기판과 상기 산화막 위에 소정의 각도로 이온 주입을 하는 단계, 상기 게이트 전극 양측의 상기 반도체 기판에 저농도 접합 영역 및 고농도 접합 영역을 형성하는 단계, 그리고 상기 고농도 접합 영역의 상부와 상기 게이트 전극이 노출된 부분에 샐리사이드를 형성하는 단계를 포함한다. The present invention relates to a method of manufacturing a semiconductor device, comprising: forming a gate electrode on a semiconductor substrate, the semiconductor substrate, forming an oxide film on the semiconductor substrate and sidewalls of the gate electrode, and forming a nitride film on the oxide film Etching the nitride film to expose the oxide film; etching the oxide film for a predetermined time to expose the top and sidewalls of the gate electrode; removing the nitride film remaining on both sides of the oxide film; Implanting ions at a predetermined angle on the semiconductor substrate and the oxide film, forming a low concentration junction region and a high concentration junction region in the semiconductor substrate on both sides of the gate electrode, and the upper portion of the high concentration junction region and the gate electrode Salicide on exposed areas And forming.

상기 식각 공정은 습식 식각 방식으로 할 수 있다. The etching process may be a wet etching method.

상기 산화막의 두께는 상기 저농도 접합 영역이 갖는 깊이에 대응할 수 있다.The thickness of the oxide film may correspond to the depth of the low concentration junction region.

상기 소정의 각도는 상기 산화막의 두께에 대응할 수 있다.The predetermined angle may correspond to the thickness of the oxide film.

상기 저농도 접합 영역은 n형 또는 p형 불순물이 저농도로 주입되어 형성될 수 있다.The low concentration junction region may be formed by implanting n-type or p-type impurities at low concentration.

상기 고농도 접합 영역은 n형 또는 p형 불순물이 고농도로 주입되어 형성될 수 있다.The high concentration junction region may be formed by implanting a high concentration of n-type or p-type impurities.

상기 샐리 사이드는 코발트, 탄탈륨 또는 텅스텐으로 이루어질 수 있다.The sally side may be made of cobalt, tantalum or tungsten.

반도체 기판, 상기 반도체 기판 위에 형성된 게이트 전극, 상기 반도체 기판 위와 게이트 전극의 양측에 형성된 산화막, 상기 반도체 기판과 평행하게 형성된 산화막 아래에 형성하는 저농도 접합 영역, 상기 게이트 전극 아래 부분을 제외한 저농도 접합 영역 측면에 형성하는 고농도 접합 영역, 상기 노출된 게이트 전극의 상부 및 측면과 상기 고농도 접합 영역 상부에 형성하는 샐리사이드를 포함한다.A semiconductor substrate, a gate electrode formed on the semiconductor substrate, an oxide film formed on both sides of the semiconductor substrate and the gate electrode, a low concentration junction region formed under the oxide film formed in parallel with the semiconductor substrate, and a side of the low concentration junction region except the lower portion of the gate electrode. It includes a high concentration junction region formed in, the upper and side surfaces of the exposed gate electrode and the salicide formed on the high concentration junction region.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세하게 설명하면 다음과 같다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명의 한 실시예에 따른 반도체 소자의 트랜지스터를 형성하는 제조 공정을 단계별로 도시한 단면도이다2A to 2F are cross-sectional views illustrating step-by-step manufacturing processes for forming a transistor of a semiconductor device according to an embodiment of the present invention.

도 2a에 도시한 바와 같이, 반도체 기판(1) 위에 폴리(poly) 실리콘 층을 증착하여 사진 식각 공정을 통해 게이트 전극(2)을 형성하고, 게이트 전극(2) 측벽 및 반도체 기판(1) 위에 산화막(3)과 나이트라이드막(4)을 순차적으로 형성한다. 이때, 나이트라이드막(4)은 두껍게 형성하여 후술하게 될 소스 및 드레인 영역 형성을 위한 이온 주입에 따라 저농도 접합 영역(10)에서 발생할 수 있는 써멀 버짓(thermal budget) 현상을 방지한다.As shown in FIG. 2A, a polysilicon layer is deposited on the semiconductor substrate 1 to form a gate electrode 2 through a photolithography process, and the sidewalls of the gate electrode 2 and the semiconductor substrate 1 are formed. The oxide film 3 and the nitride film 4 are sequentially formed. In this case, the nitride film 4 is formed thick to prevent thermal budget phenomena that may occur in the low concentration junction region 10 due to ion implantation for forming source and drain regions, which will be described later.

산화막(3)의 두께는 저농도 접합 영역(10)이 갖는 깊이를 고려하여 형성한다. The thickness of the oxide film 3 is formed in consideration of the depth of the low concentration bonding region 10.

그 다음, 도 2b에 도시한 바와 같이, 습식 식각 공정을 통하여 산화막(3)을 식각하여 나이트라이드막(4)이 드러나게 한다.Next, as illustrated in FIG. 2B, the oxide film 3 is etched through a wet etching process to expose the nitride film 4.

이어, 도 2c에 도시한 바와 같이, 선택비를 갖는 습식 식각 공정을 통하여 산화막(3) 측면에 남아있는 나이트라이드막(4)을 소정의 시간동안 식각하여 게이트 전극(2)의 측면이 드러나도록 한다. 그런 다음, 산화막(3) 측면에 남아있는 나이 트라이드막(4)을 제거한다.Next, as shown in FIG. 2C, the nitride film 4 remaining on the side of the oxide film 3 is etched for a predetermined time through a wet etching process having a selectivity so that the side of the gate electrode 2 is exposed. do. Then, the nitrided film 4 remaining on the side of the oxide film 3 is removed.

그 다음, 도 2d에 도시한 바와 같이, 반도체 기판(1) 위에 소정의 각도로 n형 또는 p형의 불순물 이온을 고농도로 주입하여 저농도 접합 영역(10)과 고농도 접합 영역(20)을 형성한다.Next, as shown in FIG. 2D, n-type or p-type impurity ions are implanted at high concentration on the semiconductor substrate 1 to form a low concentration junction region 10 and a high concentration junction region 20. .

저농도 접합 영역(10)은 n형 또는 p형 불순물이 저농도로 주입되어 형성되며, 고농도 접합 영역(20)은 n형 또는 p형 불순물이 고농도로 주입되어 형성된다.The low concentration junction region 10 is formed by implanting n-type or p-type impurities at low concentration, and the high concentration junction region 20 is formed by implanting n-type or p-type impurity at high concentration.

설명의 편의를 위해 한 실시예로, 산화막(3)의 두께가 105Å∼200Å인 경우, 이온 주입의 각도는 약 30°정도로 한다. For convenience of explanation, in one embodiment, when the thickness of the oxide film 3 is 105 kPa to 200 kPa, the angle of ion implantation is about 30 degrees.

이와 같은 공정을 거치면, 도 2e에 도시한 바와 같이, 저농도 접합 영역(10) 및 고농도 접합 영역(20)이 형성되는데, 저농도 접합 영역(10)은 게이트 전극(2)의 양측에 형성된 산화막(3) 아래 부분에 형성되고, 고농도 접합 영역(20)은 게이트 전극(2) 아래 부분을 제외한 저농도 접합 영역(10) 측면에 각각 깊게 형성되어, 소스 및 드레인 영역을 형성한다. 여기서, 저농도 접합 영역(10)은 산화막(3)으로 덮여 있어 고농도 접합 영역(20)에 비해 깊이가 얕게 형성된다. Through this process, as shown in FIG. 2E, the low concentration junction region 10 and the high concentration junction region 20 are formed, and the low concentration junction region 10 is formed of the oxide film 3 formed on both sides of the gate electrode 2. ) And a high concentration junction region 20 are deeply formed on the side of the low concentration junction region 10 except for the lower portion of the gate electrode 2 to form a source and a drain region. Here, the low concentration bonding region 10 is covered with the oxide film 3 and is formed to have a shallower depth than the high concentration bonding region 20.

이때, 게이트 전극(2)의 측벽에 형성된 산화막(3)과 반도체 기판(1)에 평행하게 형성된 산화막(3)의 두께에 비해 이것들이 연결되는 부분의 산화막(3)의 두께(d)는 소정의 길이만큼 두껍다. 따라서, 이온 주입의 각도는 산화막(3)이 갖는 두께(d)에 따라 정해진다.At this time, the thickness d of the portion of the oxide film 3 to be connected thereto is a predetermined thickness as compared with the thickness of the oxide film 3 formed on the sidewall of the gate electrode 2 and the oxide film 3 formed parallel to the semiconductor substrate 1. It is as thick as its length. Therefore, the angle of ion implantation is determined according to the thickness d of the oxide film 3.

그 다음, 도 2f에 도시한 바와 같이, 반도체 기판(1), 노출된 게이트 전극(2) 및 산화막(3) 위에 코발트(Co), 탄탈륨(Ta) 또는 텅스텐(w) 등으로 이루어진 금속층을 증착한 후, 열처리 공정을 실시하여 샐리사이드(6a, 6b, 6c)를 형성한다.Next, as shown in FIG. 2F, a metal layer made of cobalt (Co), tantalum (Ta), tungsten (w), or the like is deposited on the semiconductor substrate 1, the exposed gate electrode 2, and the oxide film 3. After that, heat treatment is performed to form salicides 6a, 6b, and 6c.

이때, 상부 및 측면이 노출된 게이트 전극(2) 위에 샐리사이드(6a, 6b, 6c)가 형성되어 게이트 전극(2)이 구성하는 복수개의 게이트 선의 저항값이 작아진다.At this time, salicides 6a, 6b, and 6c are formed on the gate electrode 2 with the upper and side surfaces exposed, thereby reducing the resistance values of the plurality of gate lines of the gate electrode 2.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Accordingly, the true scope of protection of the invention should be defined only by the appended claims.

본 발명에 따르면 게이트 전극 위에 형성되는 샐리사이드의 면적을 넓힘으로써 반도체 소자의 저항값을 줄일 수 있다.According to the present invention, the resistance value of the semiconductor device can be reduced by increasing the area of the salicide formed on the gate electrode.

또한, 1회의 이온 주입을 통하여 저농도 접합 영역 및 고농도 접합 영역을 형성하여 공정 단계를 줄임으로써 반도체 소자의 불량률 감소와 신뢰성을 향상시킬 수 있다.In addition, the low concentration junction region and the high concentration junction region are formed through one ion implantation, thereby reducing the process steps and improving the defect rate and reliability of the semiconductor device.

Claims (8)

반도체 기판,Semiconductor substrate, 상기 반도체 기판 위에 게이트 전극을 형성하는 단계,Forming a gate electrode on the semiconductor substrate, 상기 반도체 기판 위와 상기 게이트 전극 측벽에 산화막을 형성하는 단계,Forming an oxide film on the semiconductor substrate and on the sidewalls of the gate electrode; 상기 산화막 위에 나이트라이드막을 형성하는 단계,Forming a nitride film on the oxide film, 상기 나이트라이드막을 식각하여 상기 산화막이 드러나게 하는 단계,Etching the nitride film to expose the oxide film; 상기 산화막을 소정의 시간동안 식각하여 상기 게이트 전극의 상부 및 측벽을 노출하는 단계,Etching the oxide film for a predetermined time to expose the top and sidewalls of the gate electrode; 상기 산화막 양측에 남아있는 상기 나이트라이드막을 제거하는 단계,Removing the nitride film remaining on both sides of the oxide film, 상기 반도체 기판과 상기 산화막 위에 소정의 각도로 이온 주입을 하는 단계,Implanting ions at a predetermined angle on the semiconductor substrate and the oxide film; 상기 게이트 전극 양측의 상기 반도체 기판에 저농도 접합 영역 및 고농도 접합 영역을 형성하는 단계, 그리고Forming a low concentration junction region and a high concentration junction region on the semiconductor substrate on both sides of the gate electrode, and 상기 고농도 접합 영역의 상부와 상기 게이트 전극이 노출된 부분에 샐리사이드를 형성하는 단계Forming a salicide on an upper portion of the high concentration junction region and an exposed portion of the gate electrode; 를 포함하는 반도체 소자의 제조 방법. Method for manufacturing a semiconductor device comprising a. 제1항에서,In claim 1, 상기 산화막의 식각 공정은 습식 식각 방식으로 하는 반도체 제조 방법. The etching process of the oxide film is a semiconductor manufacturing method using a wet etching method. 제1항에서,In claim 1, 상기 산화막의 두께는 상기 저농도 접합 영역이 갖는 깊이에 대응하는 반도체 소자의 제조 방법.And a thickness of the oxide film corresponds to a depth of the low concentration junction region. 제3항에서,In claim 3, 상기 소정의 각도는 상기 산화막의 두께에 대응하는 반도체 소자의 제조 방법.And said predetermined angle corresponds to a thickness of said oxide film. 제3항에서,In claim 3, 상기 저농도 접합 영역은 n형 또는 p형 불순물이 저농도로 주입되어 형성되는 반도체 소자의 제조 방법.The low concentration junction region is a semiconductor device manufacturing method is formed by implanting a low concentration of n-type or p-type impurities. 제1항에서,In claim 1, 상기 고농도 접합 영역은 n형 또는 p형 불순물이 고농도로 주입되어 형성되는 반도체 소자의 제조 방법.The high concentration junction region is formed by implanting a high concentration of n-type or p-type impurities. 제1항에서,In claim 1, 상기 샐리 사이드는 코발트, 탄탈륨 또는 텅스텐으로 이루어지는 반도체 소자의 제조 방법.The sally side is a manufacturing method of a semiconductor device made of cobalt, tantalum or tungsten. 반도체 기판,Semiconductor substrate, 상기 반도체 기판 위에 형성된 게이트 전극,A gate electrode formed on the semiconductor substrate, 상기 반도체 기판 위와 게이트 전극의 양측에 형성된 산화막,An oxide film formed on the semiconductor substrate and on both sides of the gate electrode, 상기 반도체 기판과 평행하게 형성된 산화막 아래에 형성하는 저농도 접합 영역,A low concentration junction region formed under an oxide film formed in parallel with the semiconductor substrate, 상기 게이트 전극 아래 부분을 제외한 저농도 접합 영역 측면에 형성하는 고농도 접합 영역,A high concentration junction region formed on the side of the low concentration junction region except for the lower portion of the gate electrode; 상기 노출된 게이트 전극의 상부 및 측면과 상기 고농도 접합 영역 상부에 형성하는 샐리사이드Salicide formed on top and side surfaces of the exposed gate electrode and on the high concentration junction region 를 포함하는 반도체 소자. Semiconductor device comprising a.
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