KR20010109369A - Method for fotming self aligned contact hole of semiconductor device - Google Patents
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Abstract
본 발명은 자기 정렬 콘택홀의 형성 방법에 관한 것으로, 반도체 기판 상에 게이트 산화막, 게이트 전극막 및 게이트 캡핑막으로 구성된 게이트 패턴을 형성하고, 게이트 패턴의 측벽에 스페이서를 형성한다. 게이트 패턴을 포함하는 반도체 기판 상에 제 1 층간절연막을 형성하고, 제 1 층간절연막 및 게이트 갭핑막을 부분적으로 습식 식각하여 스페이서의 상부가 돌출되도록 한다. 돌출된 스페이서가 형성된 결과물 상에 실리콘 질화막을 형성한 후 이방성 식각하여 게이트 캡핑막 및 스페이서의 상부를 덮는 질화막 패턴을 형성한다. 질화막 패턴이 형성된 결과물 상에 제 2 층간절연막을 형성한다. 패터닝 공정으로 제 2 및 제 1 층간절연막을 차례로 식각하여 콘택홀을 형성한다. 이와 같은 제조 방법에 의하면, 게이트 패턴 사이에 보이드 없이 층간절연막을 형성할 수 있고, 질화막 패턴이 식각 마스크로 작용하므로 콘택홀 형성시 게이트 전극이 노출되는 것을 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a self-aligned contact hole, wherein a gate pattern including a gate oxide film, a gate electrode film, and a gate capping film is formed on a semiconductor substrate, and spacers are formed on sidewalls of the gate pattern. A first interlayer insulating layer is formed on the semiconductor substrate including the gate pattern, and the first interlayer insulating layer and the gate gapping layer are partially wet-etched to allow the upper portion of the spacer to protrude. After the silicon nitride film is formed on the resultant protruding spacer, anisotropic etching is performed to form a nitride film pattern covering the gate capping film and the upper portion of the spacer. A second interlayer insulating film is formed on the resultant formed with the nitride film pattern. In the patterning process, the second and first interlayer insulating layers are sequentially etched to form contact holes. According to such a manufacturing method, an interlayer insulating film can be formed without voids between the gate patterns, and since the nitride film pattern acts as an etching mask, it is possible to prevent the gate electrode from being exposed when forming the contact hole.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀더 구체적으로 자기 정렬 콘택홀의 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a self-aligned contact hole.
반도체 소자의 고집적화되어 디자인룰(design rule)이 감소됨에 따라 사진 공정의 도우즈(dose), 포커스(focus) 및 정렬 마진(alignment margin) 부족과 식각 공정의 식각 선택비의 한계에 의해 미세 패턴 형성이 점점 어려워지고 있다. 또한, 다층 구조의 반도체 소자가 형성되고 인접한 패턴간의 간격이 좁아지면서, 층간을 절연시키기 위한 절연막이나 인접한 패턴 간에 차지 커플링(charge coupling)이 발생하여, 소자에서 요구되는 동작 특성을 얻는데 어려움을 겪고 있다.As semiconductor devices are highly integrated and design rules are reduced, fine patterns are formed due to the lack of dose, focus and alignment margins in the photolithography process and the limitation of the etching selectivity of the etching process. This is getting harder. In addition, as semiconductor devices having a multi-layer structure are formed and gaps between adjacent patterns are narrowed, charge coupling occurs between insulating patterns or adjacent patterns to insulate the layers, thus making it difficult to obtain operating characteristics required for the devices. have.
특히, 최근 디자인룰 0.15 ㎛ 이하의 공정에서는 사진 공정, 식각 장비 및 단위 공정 기술의 발전에도 불구하고 소자를 집적시키는데 있어서 여전히 많은 문제들이 발생하고 있다.Particularly, in the process of 0.15 μm or less in recent years, many problems still occur in integrating devices despite advances in photographic processes, etching equipment, and unit process technologies.
이를 개선하기 위한 방법 중 워드 라인 및 비트 라인 사이에 컨택을 형성할 때 선택적인 식각 방법을 사용하는 자기 정렬 콘택(self aligned contact) 공정은 사진 공정에서 정렬 마진을 증가시키고 층간 혹은 배선간의 전기적인 단락을 방지할 수 있는 방법으로 널리 사용되고 있다.One way to improve this is to use a self-aligned contact process that uses an optional etch method when forming contacts between word lines and bit lines, which increases alignment margins in the photo process and creates electrical shorts between layers or interconnects. It is widely used as a way to prevent the.
도 1a 내지 도 1d, 도 2a 및 도 2b를 참조하여 종래 기술의 문제점을 설명한다.The problems of the prior art will be described with reference to FIGS. 1A-1D, 2A and 2B.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2a 및 도 2b는 종래 기술 의해 제조된 반도체 장치의 문제점을 설명하기 위한 단면도들이다.2A and 2B are cross-sectional views illustrating a problem of a semiconductor device manufactured by the prior art.
도 1a 를 참조하면, 반도체 기판(10)에 활성 영역을 한정하기 위한 소자분리막(11)을 형성한 후 게이트 산화막(13), 게이트 도전막(14) 및 게이트 갭핑막(15)으로 구성된 게이트 패턴(16)을 형성한다. 게이트 패턴(16)의 양옆에 소오스/드레인 영역(17)을 형성하고, 게이트 패턴(16)의 측벽에 질화막 스페이서(18)를 형성한다.Referring to FIG. 1A, a gate pattern including a gate oxide layer 13, a gate conductive layer 14, and a gate gapping layer 15 after forming an isolation layer 11 for defining an active region in a semiconductor substrate 10 is formed. (16) is formed. The source / drain regions 17 are formed on both sides of the gate pattern 16, and the nitride film spacers 18 are formed on the sidewalls of the gate pattern 16.
도 1b 및 도 1c를 참조하면, 게이트 패턴(16) 및 스페이서(18)를 포함하는 반도체 기판(10) 전면에 식각저지막(20)인 실리콘 질화막을 콘포말하게 형성한다. 식각저지막(20) 상에 층간절연막(21)을 형성한 후 패터닝하여 소오스/드레인(17) 영역을 노출시키는 콘택홀(22)을 형성한다.1B and 1C, a silicon nitride film, which is an etch stop film 20, is conformally formed on the entire surface of the semiconductor substrate 10 including the gate pattern 16 and the spacer 18. The interlayer insulating layer 21 is formed on the etch stop layer 20 and then patterned to form contact holes 22 exposing the source / drain 17 regions.
도 1d를 참조하면, 콘택홀(22)이 형성된 결과물 전면에 도전막을 형성한 후 층간절연막(21)의 상부면이 노출될 때까지 에치백하여 콘택 플러그(24)를 형성한다.Referring to FIG. 1D, a conductive film is formed on the entire surface of the resultant in which the contact hole 22 is formed, and then the contact plug 24 is formed by etching back until the upper surface of the interlayer insulating film 21 is exposed.
이와 같은 종래 기술에 의하여 자기 정렬 콘택 형성 공정을 진행할 경우 다음과 같은 문제가 발생하게 된다.When the self-aligned contact forming process is performed by the conventional technology, the following problem occurs.
도 2a를 참조하면, 디자인룰의 감소에 의해 패턴이 미세해지면서 이에 따라 식각저지막(20)이 얇게 형성된 경우에는, 콘택홀(22)을 형성하기 위한 식각 공정에서 식각저지막(20)이 과다 식각되어 게이트 전극(14)들을 노출시키게 된다. 그러면, 콘택 패드(24)를 통해 인접한 게이트 전극(14)들간에 단락이 발생하게 된다.Referring to FIG. 2A, when the pattern becomes fine due to the reduction of the design rule, and thus the etch stop layer 20 is thinly formed, the etch stop layer 20 is etched in the etching process for forming the contact hole 22. Excessive etching may expose the gate electrodes 14. As a result, a short circuit may occur between the adjacent gate electrodes 14 through the contact pads 24.
도 2b를 참조하면, 식각저지막(20)이 두껍게 형성된 경우에는, 게이트 패턴(16)들 사이의 종횡비(aspect ratio)가 증가하여 층간절연막(21)을 형성할 때, 보이드(void)가 생성된다. 그러면, 층간절연막(21) 내의 보이드를 통해 콘택 패드(24)간의 브리지(bridge)가 유발된다.Referring to FIG. 2B, when the etch stop layer 20 is formed thick, voids are generated when the aspect ratio between the gate patterns 16 is increased to form the interlayer insulating layer 21. do. Then, a bridge between the contact pads 24 is caused through the voids in the interlayer insulating film 21.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 인접한 게이트 패턴들 간의 단락을 방지하고, 층간절연막 형성시 게이트 패턴들 사이에 보이드가 생성되는 것을 방지할 수 있는 자기 정렬 콘택홀의 형성 방법을 제공하는 데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and a method of forming a self-aligned contact hole capable of preventing short circuits between adjacent gate patterns and preventing voids from being generated between gate patterns when forming an interlayer insulating layer is disclosed. The purpose is to provide.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2a 및 도 2b는 종래 기술의 문제점을 설명하기 위한 단면도들이다.2A and 2B are cross-sectional views illustrating problems of the prior art.
도 3a 내지 도 3g는 본 발명의 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10, 30 : 반도체 기판 11, 31 : 소자분리막10, 30: semiconductor substrate 11, 31: device isolation film
13, 33 : 게이트 산화막 14, 34 : 게이트 전극막13, 33: gate oxide film 14, 34: gate electrode film
15, 35 : 게이트 갭핑막 16, 36 : 게이트 패턴15, 35: gate gapping film 16, 36: gate pattern
17, 37 : 소오스/드레인 영역 18, 38 : 스페이서17, 37: source / drain regions 18, 38: spacer
20 : 식각저지막 21, 40, 43 : 층간절연막20: etching stop film 21, 40, 43: interlayer insulating film
41 : 실리콘 질화막 22, 44 : 콘택홀41 silicon nitride film 22, 44 contact hole
24, 46 : 콘택 패드24, 46: contact pad
(구성)(Configuration)
상술한 목적을 달성하기 위한 본 발명에 의하면, 자기 정렬 콘택홀의 형성 방법은, 반도체 기판 상에 게이트 산화막, 게이트 도전막 및 게이트 갭핑막이 차례로 적층된 복수개의 게이트 패턴들을 형성하는 단계; 상기 게이트 패턴들의 측벽에 스페이서를 형성하는 단계; 상기 게이트 패턴들을 포함하는 상기 반도체 기판 전면에 제 1 층간절연막을 형성하는 단계; 상기 제 1 층간절연막 및 상기 게이트 캡핑막을 부분적으로 습식 식각하여 상기 스페이서의 상부를 돌출시키는 단계; 상기 돌출된 스페이서가 형성된 결과물 전면에 물질층을 형성하는 단계; 상기 제 1 층간절연막이 노출될 때까지 상기 물질층을 이방성 식각하여 상기 돌출된 스페이서 및 상기 게이트 갭핑막을 덮는 물질층 패턴을 형성하는 단계; 상기 물질층 패턴이 형성된 결과물 상에 제 2 층간절연막을 형성하는 단계; 및 상기 제 2 및 제 1 층간절연막을 패터닝하여 상기 게이트 패턴들 사이의 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.According to the present invention for achieving the above object, a method of forming a self-aligned contact hole, forming a plurality of gate patterns in which a gate oxide film, a gate conductive film and a gate gapping film are sequentially stacked on a semiconductor substrate; Forming a spacer on sidewalls of the gate patterns; Forming a first interlayer insulating film over the semiconductor substrate including the gate patterns; Partially wet etching the first interlayer dielectric layer and the gate capping layer to protrude an upper portion of the spacer; Forming a material layer on the entire surface of the resultant protruding spacer; Anisotropically etching the material layer until the first interlayer insulating film is exposed to form a material layer pattern covering the protruding spacers and the gate gapping film; Forming a second interlayer insulating film on the resultant material layer pattern formed; And patterning the second and first interlayer insulating layers to form contact holes exposing predetermined regions of the semiconductor substrate between the gate patterns.
본 발명의 바람직한 실시예에 의하면, 상기 게이트 캡핑막은 실리콘 산화막으로 형성하는 것이 적합하다.According to a preferred embodiment of the present invention, the gate capping film is preferably formed of a silicon oxide film.
또한, 상기 물질층은 LPCVD(low pressure chemical vapor deposition)방법으로 형성된 실리콘 질화막인 것이 바람직하다.In addition, the material layer is preferably a silicon nitride film formed by a low pressure chemical vapor deposition (LPCVD) method.
(실시예)(Example)
이하, 도 3a 내지 3g를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3A to 3G.
도 3a 내지 도 3g는 본 발명의 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 3a를 참조하면, 반도체 기판(30)의 소정 영역을 활성 영역으로 한정하기 위한 소자분리막(31)을 형성한다. 소자분리막(31)을 포함하는 반도체 기판(30) 전면에 게이트 산화막(33), 게이트 전극막(34) 및 게이트 갭핑막(35)을 차례로 증착한 후 패터닝하여 게이트 패턴(36)을 형성한다. 이때, 본 발명의 특징적인 요소인 게이트 캡핑막(35)은 실리콘 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 3A, an isolation layer 31 is formed to limit a predetermined region of the semiconductor substrate 30 to an active region. The gate oxide layer 33, the gate electrode layer 34, and the gate gapping layer 35 are sequentially deposited on the semiconductor substrate 30 including the device isolation layer 31, and then patterned to form the gate pattern 36. At this time, the gate capping film 35, which is a characteristic element of the present invention, is preferably formed of a silicon oxide film.
활성 영역 상에 형성된 게이트 패턴(36)의 양옆에 도전형의 불순물 이온을 주입하여 소오스/드레인(37) 영역을 형성한다. 게이트 패턴(36)을 포함하는 반도체 기판(30) 전면에 실리콘 질화막을 형성한 후 이방성 식각하여 게이트 패턴(30)의 측벽에 스페이서(38)를 형성한다. 스페이서(38)는 게이트 패턴들(36) 사이의 간격이 충분히 확보되도록 얇은 두께, 예를 들어 200 내지 250 Å의 두께로 형성하는 것이 바람직하다.The source / drain 37 region is formed by implanting conductive impurity ions into both sides of the gate pattern 36 formed on the active region. A silicon nitride film is formed on the entire surface of the semiconductor substrate 30 including the gate pattern 36, and then anisotropically etched to form spacers 38 on sidewalls of the gate pattern 30. The spacer 38 is preferably formed to have a thin thickness, for example, a thickness of 200 to 250 mm 3 so as to sufficiently secure the gap between the gate patterns 36.
도 3b 및 도 3c를 참조하면, 게이트 패턴(36) 및 스페이서(38)를 포함하는 반도체 기판(30) 전면에 제 1 층간절연막(40)을 형성한다. 제 1 층간절연막(40)은 예를 들어, 플라즈마 산화막, BPSG(borophosphosilicate glass)막 및 USG(undoped silica glass)막으로 형성한다. 이때, 게이트 패턴(36)의 양측에는 얇은 스페이서(38)가 형성되어 있으므로, 두층의 스페이서가 두껍게 형성되는 종래에 비해 게이트 패턴들(36) 사이의 종횡비가 감소하여 보이드 없이 제 1 층간절연막(40)을 형성할 수 있게 된다.3B and 3C, a first interlayer insulating film 40 is formed on the entire surface of the semiconductor substrate 30 including the gate pattern 36 and the spacers 38. The first interlayer insulating film 40 is formed of, for example, a plasma oxide film, a borophosphosilicate glass (BPSG) film, and an undoped silica glass (USG) film. At this time, since the thin spacers 38 are formed on both sides of the gate pattern 36, the aspect ratio between the gate patterns 36 is reduced, compared to the conventional method in which two spacers are thickly formed, thereby reducing the voids between the first interlayer insulating film 40. ) Can be formed.
스페이서(38)의 상부가 돌출되도록 제 1 층간절연막(40) 및 게이트 캡핑막(35)을 부분적으로 등방성 식각한다. 등방성 식각은 불산(HF) 용액 또는 완충 산화막 식각 용액(buffered oxide echant)을 사용하는 습식 식각으로 하는 것이 바람직하다. 만약, 제 1 층간절연막(40) 형성시 보이드가 발생했다면, 습식 식각 공정에서 노출시켜 제 2 층간절연막(43)을 형성하는 후속 공정에서 보이드가 채워지도록 한다.The first interlayer insulating layer 40 and the gate capping layer 35 are partially isotropically etched so that the upper portion of the spacer 38 protrudes. Isotropic etching is preferably performed by wet etching using a hydrofluoric acid (HF) solution or a buffered oxide etch solution. If voids are generated when the first interlayer insulating film 40 is formed, the voids are filled in a subsequent process of forming the second interlayer insulating film 43 by exposing in a wet etching process.
도 3d 및 도 3e를 참조하면, 돌출된 스페이서(38)가 형성된 결과물 전면에 실리콘 질화막(42)을 형성한다. 실리콘 질화막(42)은 실리콘 산화막에 대한 식각선택비를 극대화할 수 있는 LPCVD(low pressure chemical vapor deposition) 공정에 의해 형성하는 것이 바람직하다. 또한, 후속 콘택홀(44) 형성 공정에서 실리콘 질화막(42)이 과도하게 식각되어 게이트 전극막(34)이 노출되는 것을 방지할 수 있도록 충분히 두껍게 형성하는 것이 바람직하다. 제 1 층간절연막(40)의 상부면이 노출될 때까지 실리콘 질화막(42)을 이방성 식각하여 돌출된 스페이서(38) 및 게이트 캡핑막(35)을 덮는 질화막 패턴(42a)을 형성한다.3D and 3E, the silicon nitride film 42 is formed on the entire surface of the resultant product in which the protruding spacers 38 are formed. The silicon nitride film 42 is preferably formed by a low pressure chemical vapor deposition (LPCVD) process that can maximize the etching selectivity with respect to the silicon oxide film. In addition, the silicon nitride film 42 may be excessively etched in a subsequent contact hole 44 forming process, so that the gate electrode film 34 may be exposed sufficiently thick. The silicon nitride film 42 is anisotropically etched until the upper surface of the first interlayer insulating film 40 is exposed to form a nitride film pattern 42a covering the protruding spacers 38 and the gate capping film 35.
도 3f를 참조하면, 질화막 패턴(42a)이 형성된 결과물 전면에 제 2 층간절연막(43)을 형성한다. 제 2 층간절연막(43)은 예를 들어, 플라즈마 산화막, BPSG(borophosphosilicate glass)막 및 USG(undoped silica glass)막으로 형성한다. 제 2 층간절연막(43) 상에 포토레지스트막을 형성한 후 패터닝하여 자기 정렬 콘택홀을 형성하기 위한 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 식각 마스크로 제 2 층간절연막(43) 및 제 1 층간절연막(40)을 차례로 이방성 식각하여 소오스/드레인(37) 영역을 노출시키는 콘택홀(44)을 형성한다. 이때, 제 1 층간절연막(40)을 식각하는 공정에서는 질화막 패턴(42a)이 식각 마스크로 작용하므로, 질화막 패턴(42a) 하부의 제 1 층간절연막(40)은 잔류하여 제 1 층간절연막 패턴(40a)이 형성된다.Referring to FIG. 3F, a second interlayer insulating film 43 is formed on the entire surface of the resultant product on which the nitride film pattern 42a is formed. The second interlayer insulating film 43 is formed of, for example, a plasma oxide film, a borophosphosilicate glass (BPSG) film, and an undoped silica glass (USG) film. A photoresist film is formed on the second interlayer insulating film 43 and then patterned to form a photoresist pattern for forming a self-aligned contact hole. The second interlayer insulating film 43 and the first interlayer insulating film 40 are sequentially anisotropically etched using the photoresist pattern as an etching mask to form a contact hole 44 exposing the source / drain 37 region. In this case, since the nitride film pattern 42a acts as an etching mask in the process of etching the first interlayer insulating film 40, the first interlayer insulating film 40 under the nitride film pattern 42a remains and the first interlayer insulating film pattern 40a. ) Is formed.
도 3g를 참조하면, 콘택홀(44)이 형성된 결과물 전면에 도전막을 형성한 후 제 2 층간절연막(43)의 상부면이 노출될 때까지 도전막을 에치백하여 콘택 패드(46)를 형성한다.Referring to FIG. 3G, the conductive film is formed on the entire surface of the resultant in which the contact hole 44 is formed, and then the contact film 46 is formed by etching back the conductive film until the upper surface of the second interlayer insulating film 43 is exposed.
이와 같은 본 발명에 의하면, 게이트 패턴(36) 측벽에 얇은 스페이서(38)를 형성한 후 게이트 패턴(36)들 사이에 제 1 층간절연막(40)을 형성하므로 보이드 없이 게이트 패턴(36)들 사이를 채울 수 있다. 만약, 제 1 층간절연막(40) 형성시 보이드가 형성된 경우에도, 제 1 층간절연막(40)의 상부를 부분 식각한 후 제 2 층간절연막(43)을 형성하므로 보이드를 제거할 수 있게 된다.According to the present invention, since the first spacer layer 40 is formed between the gate patterns 36 after the thin spacers 38 are formed on the sidewalls of the gate patterns 36, the gate patterns 36 are formed between the gate patterns 36 without voids. Can be filled. If voids are formed when the first interlayer insulating film 40 is formed, the second interlayer insulating film 43 is formed after the upper portion of the first interlayer insulating film 40 is partially etched to remove the voids.
또한, 게이트 패턴(36) 상부를 덮는 질화막 패턴(42a)을 형성하여 콘택홀(44)을 형성하기 위한 식각 공정에서 식각 마스크로 작용하도록 함으로써, 게이트 패턴(36)들이 노출되는 것을 방지할 수 있게 된다.In addition, the nitride layer pattern 42a covering the upper portion of the gate pattern 36 is formed to serve as an etching mask in an etching process for forming the contact hole 44, thereby preventing the gate patterns 36 from being exposed. do.
본 발명은 게이트 패턴들 사이에 층간절연막을 형성할 때 보이드가 생성되지 않도록 함으로써, 층간절연막을 통한 콘택 패드간 브리지를 방지할 수 있다. 또한, 게이트 패턴의 상부를 덮는 질화막 패턴을 형성하여 콘택홀 형성시 게이트 패턴이 노출되지 않도록 함으로써, 게이트 전극간의 단락을 방지할 수 있다. 이에 따라, 소자의 신뢰성 및 생산성을 향상시킬 수 있는 효과가 있다.According to the present invention, voids are not generated when an interlayer insulating layer is formed between gate patterns, thereby preventing inter-pad contact bridges through the interlayer insulating layer. In addition, by forming a nitride film pattern covering the upper portion of the gate pattern so that the gate pattern is not exposed when forming the contact hole, a short circuit between the gate electrodes can be prevented. Accordingly, there is an effect that can improve the reliability and productivity of the device.
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|---|---|---|---|
| KR1020000029358A KR20010109369A (en) | 2000-05-30 | 2000-05-30 | Method for fotming self aligned contact hole of semiconductor device |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396896B1 (en) * | 2001-08-03 | 2003-09-02 | 삼성전자주식회사 | Fabrication method of DRAM semiconductor device |
| KR100945498B1 (en) * | 2003-05-02 | 2010-03-09 | 주식회사 하이닉스반도체 | Method for forming gate in semiconductor device |
| US8563412B2 (en) | 2010-08-25 | 2013-10-22 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
| US9799561B2 (en) | 2015-08-19 | 2017-10-24 | Samsung Electronics Co., Ltd. | Method for fabricating a semiconductor device |
-
2000
- 2000-05-30 KR KR1020000029358A patent/KR20010109369A/en not_active Application Discontinuation
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