KR20100010362A

KR20100010362A - 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템

Info

Publication number: KR20100010362A
Application number: KR1020080071297A
Authority: KR
Inventors: 김찬호; 황상원
Original assignee: 삼성전자주식회사
Priority date: 2008-07-22
Filing date: 2008-07-22
Publication date: 2010-02-01
Also published as: KR101483050B1; US8295092B2; US20100020618A1

Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 워드 라인에 연결되며 행 방향으로 배열된 복수의 메모리 셀들, 각각의 메모리 셀에 연결되는 비트 라인, 그리고 상기 메모리 셀의 행 방향 위치에 따라, 상기 비트 라인으로 제공되는 바이어스 전압을 다르게 제어하는 비트 라인 바이어스 회로를 포함한다.

Description

불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile mmory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.

메모리 장치의 워드 라인은 일반적으로 폴리 실리콘(Poly Silicon)으로 형성 된다. 폴리 실리콘은 금속 도체에 비해 RC 부하가 크다. 따라서, 워드 라인에서, 워드 라인 드라이버에 상대적으로 가까운 부분은 목표 전압에 상대적으로 빠르게 도달하고, 워드 라인 드라이버로부터 상대적으로 멀리 떨어진 부분은 목표 전압에 상대적으로 느리게 도달한다.

본 발명의 목적은 워드 라인 드라이버로부터의 거리에 관계 없이, 각각의 메모리 셀에 인가되는 워드 라인 전압과 비트 라인 전압의 차이가 메모리 셀들에서 균일화되도록 제어하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 워드 라인에 연결되며 행 방향으로 배열된 복수의 메모리 셀들; 각각의 메모리 셀에 연결되는 비트 라인; 그리고 상기 메모리 셀의 행 방향 위치에 따라, 상기 비트 라인으로 제공되는 바이어스 전압을 다르게 제어하는 비트 라인 바이어스 회로를 포함한다.

실시 예로서, 상기 비트 라인 바이어스 회로는 각각의 메모리 셀에 인가되는 워드 라인 전압과 비트 라인 전압의 차이가 상기 복수의 메모리 셀들에서 균일화되도록 상기 바이어스 전압을 제어한다.

본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 워드 라인들; 상기 복수의 워드 라인들과 교차하는 복수의 비트 라인들; 상기 복수의 워드 라인들을 선택하기 위한 워드 라인 드라이버; 그리고 각각의 비트 라인과 상기 워드 라인 드라이버 사이의 거리에 따라 각각의 비트 라인을 상이하게 바이어싱하는 비트 라인 바이어스 회로를 포함한다.

실시 예로서, 상기 비트 라인 바이어스 회로는 미리 설정된 전압을 출력하는 드라이브 회로; 그리고 상기 드라이브 회로의 출력 전압을 분배하여 각각의 비트 라인에 제공하는 분배 회로를 포함한다. 상기 분배 회로는 상기 복수의 워드 라인들과 같은 구조를 가지며, 상기 복수의 비트 라인들과 교차하는 도체 라인; 그리고 상기 도체 라인과 각각의 비트 라인 사이에 전기적으로 연결된 복수의 다이오드들을 포함한다.

실시 예로서, 상기 메모리 셀 어레이는 더미 워드 라인을 더 포함하고, 상기 분배 회로는 상기 더미 워드 라인; 그리고 상기 더미 워드 라인에 연결된 복수의 더미 메모리 셀들을 포함한다. 각각의 더미 메모리 셀의 소스 영역은 각각의 더미 메모리 셀의 제어 게이트에 전기적으로 연결된다. 각각의 더미 메모리 셀의 드레인 영역은 대응하는 비트 라인에 전기적으로 연결된다.

실시 예로서, 각각의 더미 메모리 셀의 제어 게이트 및 전하 저장층은 전기적으로 연결된다.

실시 예로서, 상기 비트 라인 바이어스 회로는 제 1 비트 라인에 제 1 전압을 인가하고, 제 2 비트 라인에 상기 제 1 전압보다 낮은 제 2 전압을 인가하고, 상기 행 디코더와 상기 제 1 비트 라인 사이의 거리는 상기 행 디코더와 상기 제 2 비트 라인 사이의 거리보다 가까운 것을 특징으로 한다.

실시 예로서, 상기 비트 라인 바이어스 회로는 상기 복수의 비트 라인들 중 프로그램될 비트 라인들을 바이어싱한다.

실시 예로서, 상기 복수의 비트 라인들에 연결된 페이지 버퍼를 더 포함하고, 상기 복수의 비트 라인들 중 프로그램 금지된 비트 라인들에 상기 페이지 버퍼에 의해 프로그램 금지 전압이 셋업된다.

실시 예로서, 상기 비트 라인 바이어스 회로는 각각의 메모리 셀에 인가되는 워드 라인 전압과 비트 라인 전압의 차이가 복수의 메모리 셀들에서 균일화되도록 제어한다.

실시 예로서, 상기 비트 라인 바이어스 회로는 프로그램 동작 시에 활성화된다.

실시 예로서, 상기 불휘발성 메모리 장치는 각각의 비트 라인에 연결된 스트링 선택 트랜지스터; 공통 소스 라인에 연결된 접지 선택 트랜지스터들; 그리고 상기 스트링 선택 트랜지스터 및 대응하는 접지 선택 트랜지스터 사이에 연결된 메모리 셀들을 더 포함하고, 상기 비트 라인 바이어스 회로는 프로그램 금지 전압보다 낮은 전압을 프로그램될 메모리 셀들에 연결된 비트 라인에 바이어싱한다.

본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하기 위한 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 복수의 워드 라인들 및 복수의 비트 라인들을 포함하는 메모리 셀 어레이; 상기 복수의 워드 라인들을 선택하기 위한 행 디코더; 그리고 프로그램 동작 시에, 각각의 비트 라인과 상기 행 디코더 사이의 거리에 따라 각각의 비트 라 인을 상이하게 바이어싱하는 비트 라인 바이어스 회로를 포함한다.

실시 예로서, 상기 컨트롤러는 외부의 호스트와 통신한다.

실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 하나의 반도체 장치로 집적된다.

실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 디스크 장치를 구성한다.

실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 메모리 카드를 구성한다.

본 발명에 따르면, 불휘발성 메모리 장치의 각각의 메모리 셀에 인가되는 워드 라인 전압과 비트 라인 전압의 차이가 메모리 셀들에서 균일화된다. 따라서, 프로그램 시간 및 고전압 스트레스가 감소된다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 워드 라인에 연결되며 행 방향으로 배열된 복수의 메모리 셀들, 각각의 메모리 셀에 연결되는 비트 라인, 그리고 메모리 셀의 행 방향 위치에 따라, 비트 라인으로 제공되는 바이어스 전압을 다르게 제어하는 비트 라인 바이어스 회로를 포함한다. 또한, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 워드 라인들, 복수의 워드 라인들과 교차하는 복수의 비트 라인들, 복수의 워드 라인들을 선택하기 위한 워드 라인 드라이버, 그리고 각각의 비트 라인과 워드 라인 드라이버 사이의 거리에 따라 각각의 비트 라 인을 상이하게 바이어싱하는 비트 라인 바이어스 회로를 포함한다. 이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(100)은 불휘발성 메모리 장치(110) 및 컨트롤러(120) 를 포함한다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 비트 라인으로 제공되는 바이어스 전압을 다르게 제어한다. 또한, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 각각의 비트 라인과 워드 라인 드라이버 사이의 거리에 따라 각각의 비트 라인을 상이하게 바이어싱한다.

컨트롤러(120)는 호스트(Host) 및 불휘발성 메모리 장치(110)에 연결된다. 컨트롤러(120)는 불휘발성 메모리 장치(110)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 불휘발성 메모리 장치(110)에 저장한다.

컨트롤러(120)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(120)의 제반 동작을 제어할 것이다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(120) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(120)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 불휘발성 메모리 장치(110)와 인터페이싱할 것이다. 컨트롤러(120)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(110)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.

컨트롤러(120) 및 불휘발성 메모리 장치(110)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 장치(110)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(120) 및 불휘발성 메모리 장치(110)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS), 등을 구성할 것이다.

다른 예로서, 컨트롤러(120) 및 불휘발성 메모리 장치(110)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(100)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(100)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.

도 2는 도 1의 불휘발성 메모리 장치(110)의 구성 요소들을 개략적으로 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 복수의 메모리 셀들(MC1~MCm) 및 비트 라인 바이어스 회로(115)를 포함 한다. 복수의 메모리 셀들은 워드 라인(WL)에 연결되고, 대응하는 비트 라인들(BL1~BLm)을 통해 비트 라인 바이어스 회로(115)에 연결된다.

메모리 장치의 워드 라인은 RC 부하를 갖는다. 따라서, 워드 라인에서, 워드 라인 드라이버에 상대적으로 가까운 부분은 목표 전압에 상대적으로 빠르게 도달하고, 워드 라인 드라이버로부터 상대적으로 멀리 떨어진 부분은 목표 전압에 상대적으로 느리게 도달한다.

즉, 프로그램 동작 시에, 워드 라인 드라이버에 상대적으로 가까운 부분이 목표 전압(프로그램 전압)에 도달하였다고 하더라도, 워드 라인으로부터 상대적으로 멀리 떨어진 부분이 목표 전압(프로그램 전압)에 도달할 때까지 프로그램 동작은 수행될 수 없다. 동일한 워드 라인에 연결된 메모리 셀들을 상이한 프로그램 전압으로 프로그램하면, 프로그램 오류가 발생되기 때문이다.

따라서, 불휘발성 메모리 장치의 프로그램 동작은 워드 라인 드라이버로부터 상대적으로 멀리 떨어진 부분이 목표 전압(프로그램 전압)에 도달할 때까지 지연된다. 즉, 프로그램 시간이 지연된다. 또한, 워드 라인에서, 워드 라인 드라이버에 상대적으로 가까운 부분에 연결된 메모리 셀들은 워드 라인 드라이버로부터 상대적으로 멀리 떨어진 부분이 목표 전압(프로그램 전압)에 도달할 때까지 프로그램 전압의 영향을 받는다. 일반적으로, 프로그램 전압은 전하 펌프에 의해 발생되는 고전압이다. 즉, 워드 라인 드라이버에 상대적으로 가까운 부분에 연결된 메모리 셀들은 워드라인으로부터 멀리 떨어진 부분이 목표 전압(프로그램 전압)에 도달할 때까지 고전압 스트레스를 받는다.

상술한 바와 같은 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 비트 라인 바이어스 회로(115)는 메모리 셀의 행 방향 위치에 따라, 비트 라인으로 제공되는 바이어스 전압을 다르게 제어한다. 또한, 본 발명의 실시 예에 따른 비트 라인 바이어스 회로(115)는 각각의 비트 라인과 워드 라인 드라이버 사이의 거리에 따라 각각의 비트 라인을 상이하게 바이어싱한다.

이하에서, 본 발명의 기술적 사상이 다양한 실시 예들을 통해 설명된다. 예시적으로, 본 발명의 기술적 사상이 플래시 메모리 장치의 예를 들어 설명된다. 그러나, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정되지 않음이 이해될 것이다. 예시적으로, 본 발명의 기술적 사상은 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같은 다양한 불휘발성 메모리 장치들에 응용 및 적용될 수 있음이 이해될 것이다.

도 3은 본 발명의 제 1 실시 예에 따른 플래시 메모리 장치(110a)를 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 제 1 실시 예에 따른 플래시 메모리 장치(110a)는 메모리 셀 어레이(210), 페이지 버퍼(220), 데이터 입출력 회로(240), 행 디코더(250), 그리고 제어 로직(260)을 포함한다.

메모리 셀 어레이(210)는 비트 라인들(BL)을 통해 페이지 버퍼(220)에 연결되고, 워드 라인들(WL) 및 도체 라인을 통해 행 디코더(250)에 연결된다. 예시적으로, 도체 라인은 더미 워드 라인(DWL)일 것이다. 메모리 셀 어레이(210)는 메모리 셀들(211) 및 분배 회로(213)를 포함한다. 메모리 셀들(211)은 행 디코더(250)의 제어에 응답하여, 페이지 버퍼(220)로부터 전달되는 데이터를 저장한다. 메모리 셀 들(211)은 행 디코더(250)의 제어에 응답하여, 저장되어 있는 데이터를 페이지 버퍼(220)에 전달한다. 복수의 비트 라인들(BL) 및 복수의 워드 라인들(WL)의 교차점에 각각의 메모리 셀이 형성된다.

분배 회로(213)는 행 디코더(250)로부터 도체 라인(예를 들면, 더미 워드 라인(DWL))을 통해 구동 전압(VDBL)을 전달받는다. 분배 회로(213)는 구동 전압(VDBL)을 분배하여 비트 라인들(BL)에 인가한다.

페이지 버퍼(220)는 비트 라인들(BL)을 통해 메모리 셀 어레이(210)에 연결되고, 데이터 입출력 회로(240)에 연결된다. 페이지 버퍼(220)는 제어 로직(260)의 제어에 응답하여 동작한다. 페이지 버퍼(220)는 프로그램, 읽기, 그리고 소거 동작 시에 비트 라인들(BL)을 셋업한다. 페이지 버퍼(220)는 읽기 동작 시에 메모리 셀들(211)에 저장되어 있는 데이터를 감지한다.

데이터 입출력 회로(240)는 페이지 버퍼(220)에 연결된다. 데이터 입출력 회로(240)는 제어 로직(260)의 제어에 응답하여 동작한다. 데이터 입출력 회로(240)는 외부와 데이터(DATA)를 교환한다. 예시적으로, 데이터 입출력 회로(240)는 도 1의 컨트롤러(120)와 데이터를 교환할 것이다. 데이터 입출력 회로(240)는 외부로부터 전달된 쓰기 데이터를 페이지 버퍼(220)에 전달한다. 데이터 입출력 회로(240)는 페이지 버퍼(220)로부터 전달되는 읽기 데이터를 외부에 전달한다. 예시적으로, 데이터 입출력 회로(240)는 데이터 버퍼 및 열 패스 게이트와 같이 이 분야에 잘 알려진 구성 요소들을 포함할 것이다.

행 디코더(250)는 메모리 셀 어레이(210) 및 제어 로직(260)에 연결된다. 행 디코더(250)는 제어 로직(260)의 제어에 응답하여 동작한다. 행 디코더(250)는 외부로부터 어드레스(ADDR)를 전달받아 워드 라인들(WL1~WLm)을 선택한다. 예시적으로, 어드레스(ADDR)는 도 1의 컨트롤러(120)로부터 제공될 것이다.

행 디코더(250)는 워드 라인 드라이버(251) 및 드라이브 회로(253)를 포함한다. 워드 라인 드라이버(251)는 워드 라인들(WL)에 전압을 제공한다. 예시적으로, 워드 라인 드라이버(251)는 동작 모드에 따라 프로그램 전압, 패스 전압, 읽기 전압, 접지 전압 등의 다양한 전압들을 워드 라인들(WL)에 인가한다. 드라이브 회로(253)는 도체 라인(예를 들면, 더미 워드 라인(DWL))을 통해 분배 회로(213)에 구동 전압(VDBL)을 제공한다. 드라이브 회로(253)는 제어 로직(260)으로부터 전달되는 제어 신호(DS)에 응답하여 활성화된다.

제어 로직(260)은 플래시 메모리 장치(110a)의 제반 동작을 제어한다. 예시적으로, 프로그램 동작 시에, 제어 로직(260)은 제어 신호(DS)를 활성화한다. 제어 로직(260)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다. 예시적으로, 제어 신호(CTRL)는 도 1의 컨트롤러(120)로부터 제공될 것이다.

도 4는 도 3의 메모리 셀 어레이(210) 및 행 디코더(250)를 보여주는 블록도이다. 도 4를 참조하면, 메모리 셀 어레이(210)는 복수의 낸드 스트링들을 포함한다. 각각의 낸드 스트링은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 스트링 및 접지 선택 트랜지스터들(SST, GST) 사이에 연결된 메모리 셀들(MC)을 포함한다. 스트링 선택 트랜지스터들(SST)은 분배 회로(213)를 통해 대응하는 비트 라인들(BL1~BLm)에 각각 연결된다. 스트링 선택 트랜지스터들(SST) 의 게이트들은 스트링 선택 라인(SSL)을 통해 행 디코더(250)에 연결된다.

접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 연결된다. 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인(GSL)을 통해 행 디코더(250)에 연결된다. 메모리 셀들(MC)은 대응하는 워드 라인들(WL1~WLn)을 통해 행 디코더(250)의 워드 라인 드라이버(251)에 연결된다.

분배 회로(213)는 도체 라인에 연결된 복수의 셀 트랜지스터들을 포함한다. 예시적으로, 도체 라인은 더미 워드 라인(DWL)이며, 워드 라인들(WL1~WLn)에 평행하게 배치될 것이다. 예를 들면, 도체 라인은 워드 라인들(WL1~WLn)과 동일한 폴리 실리콘(Poly-Silicon)으로 형성될 것이다. 즉, 도체 라인은 워드 라인들(WL1~WLn)과 동일한 RC 부하를 가질 것이다. 분배 회로(213) 및 드라이브 회로(253)는 도 2에 도시되어 있는 비트 라인 바이어스 회로(115)를 형성한다.

예시적으로, 각각의 셀 트랜지스터의 소스 영역은 각각의 셀 트랜지스터의 제어 게이트에 전기적으로 연결될 것이다. 즉, 셀 트랜지스터들은 다이오드들로서 동작하도록 구성될 것이다. 도체 라인은 다이오드들의 입력 단자에 연결될 것이다. 셀 트랜지스터들의 드레인 영역, 즉 다이오드들의 출력 단자는 각각 대응하는 비트 라인들(BL1~BLm)에 연결된다. 다른 예로써, 분배 회로(213)는 셀 트랜지스터들 대신 복수의 다이오드들을 포함하도록 구성될 것이다.

예시적으로, 도체 라인은 더미 워드 라인(DWL)이고, 분배 회로(213)의 셀 트랜지스터들은 더미 메모리 셀들(DMC)일 것이다. 예시적으로, 분배 회로(213)의 더미 메모리 셀들(DMC)은 더블 패터닝(Double Patterning)에 의해 형성되는 더미 메 모리 셀들일 것이다. 다른 예로써, 더미 메모리 셀들(DMC)은 셀 어레이 영역 및 주변 회로 영역 사이의 단차로 인한 오류를 방지하기 위해 형성되는 더미 메모리 셀들(DMC)일 것이다.

더미 메모리 셀들(DMC)은 전하 저장층을 갖는다. 예시적으로, 더미 메모리 셀들(DMC)은 메모리 셀들(MC)과 동일한 전하 저장층을 가질 것이다. 예를 들면, 더미 메모리 셀들(DMC)의 전하 저장층은 플로팅 게이트 또는 전하 트랩일 것이다. 소거 동작 시에, 드라이브 회로(DMC)는 더미 메모리 셀들(DMC)이 소거되지 않도록 제어할 것이다. 예를 들면, 소거 동작 시에, 드라이브 회로(DMC)는 더미 워드 라인(DWL)을 플로팅할 것이다.

도 4에서, 분배 회로(213)는 플로팅 게이트 또는 전하 트랩과 같은 전하 저장층을 갖는 더미 메모리 셀들(DMC)을 포함하는 것으로 도시되어 있다. 그러나, 더미 메모리 셀들(DMC)의 제어 게이트 및 전하 저장층은 전기적으로 연결될 수 있다. 이 경우에, 더미 메모리 셀들(DMC)은 NMOS 트랜지스터로서 동작할 것이다. 그리고, 더미 메모리 셀들(DMC) 각각의 소스 영역과 제어 게이트가 전기적으로 연결되어 있으므로, 더미 메모리 셀들(DMC)은 다이오드로서 동작할 것이다.

프로그램 동작 시에, 워드 라인 드라이버(251)는 워드 라인들에 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 인가한다. 프로그램 동작 시에, 드라이브 회로(253)는 도체 라인에 구동 전압(VDBL)을 제공한다. 구동 전압(VDBL)은 더미 메모리 셀들(DMC)을 통해 대응하는 비트 라인들(BL1~BLm)에 제공된다.

도 5는 도 4의 워드 라인 드라이버(251) 및 드라이브 회로(253)의 동작을 설 명하기 위한 다이어그램이다. 도 5에서, 가로 축은 시간을 나타내고 세로 축은 전압을 나타낸다. 명확한 설명을 위하여, 메모리 셀들(MC1, MCm)은 프로그램될 메모리 셀들이고, 나머지 메모리 셀들(MC)은 프로그램 금지되는 메모리 셀들인 것으로 가정하자.

도 4 및 5를 참조하면, 시간(t1)에, 워드 라인 드라이버(251)는 워드 라인들(WL1~WLn)에 패스 전압(Vpass)을 인가한다. 워드 라인들(WL1~WLn)은 접지 전압으로부터 상승하기 시작한다. 워드 라인들(WL1~WLn)의 RC 부하로 인해, 워드 라인들(WL1~WLn)에서, 워드 라인 드라이버(251)에 상대적으로 가까운 부분의 전압은 상대적으로 빠르게 상승하고, 워드 라인 드라이버(251)로부터 상대적으로 멀리 떨어진 부분의 전압은 상대적으로 느리게 상승할 것이다.

도면에서, 실선으로 표시된 전압(VG_MC1)은 메모리 셀(MC1)의 게이트에 인가되는 전압을 나타내고, 점선으로 표시된 전압(VG_MCm)은 메모리 셀(MCm)의 게이트에 인가되는 전압을 나타낸다. 메모리 셀(MC1) 및 워드 라인 드라이버(251) 사이의 거리가 메모리 셀(MCm) 및 워드 라인 드라이버(251) 사이의 거리보다 가까우므로, 메모리 셀(MC1)의 게이트 전압(VG_MC1)이 메모리 셀(MCm)의 게이트 전압(VG_MCm)보다 빠르게 상승한다.

시간(t2)에, 메모리 셀들(MC1~MCm)의 게이트 전압이 목표 전압(패스 전압(Vpass))에 도달하면, 워드 라인 드라이버(251)는 워드 라인들(WL1~WLn) 중 프로그램될 메모리 셀에 연결된 워드 라인(예를 들면, WL1)에 프로그램 전압(Vpgm)을 인가한다. 워드 라인(WL1)의 전압은 패스 전압(Vpass)으로부터 상승하기 시작한다.

메모리 셀(MC1) 및 워드 라인 드라이버(251) 사이의 거리가 메모리 셀(MCm) 및 워드 라인 드라이버(251) 사이의 거리보다 가까우므로, 메모리 셀(MC1)의 게이트 전압(VG_MC1)이 메모리 셀(MCm)의 게이트 전압(VG_MCm)보다 빠르게 상승한다. 메모리 셀(MC1)의 게이트 전압(VG_MC1) 및 비트 라인(BL1) 전압의 차이와 메모리 셀(MCm)의 게이트 전압(VG_MCm) 및 비트 라인(BLm) 전압의 차이가 다른 상태에서 프로그램 동작이 수행되면, 프로그램 오류가 발생될 수 있다.

따라서, 본 발명의 실시 예에 따른 비트 라인 바이어스 회로(115, 도 2 참조)가 동작하지 않는 경우, 즉 프로그램될 비트 라인들(BL1, BLm)에 접지 전압이 제공되는 경우, 메모리 셀(MCm)의 게이트 전압(VG_MCm)이 프로그램 전압(Vpgm)에 도달한 후에(t4) 프로그램 동작이 수행될 것이다. 따라서, 프로그램 시간이 지연되고, 메모리 셀(MC1)은 워드 라인(WL1)으로부터 고전압 스트레스를 받을 것이다.

상술한 문제점을 해결하기 위하여, 본 발명의 실시 예에 따른 비트 라인 바이어스 회로(115)는 메모리 셀(MC)의 행 방향 위치에 따라, 비트 라인(BL)으로 제공되는 바이어스 전압을 다르게 제어한다. 또한, 본 발명의 실시 예에 따른 비트 라인 바이어스 회로(115)는 각각의 비트 라인(BL)과 워드 라인 드라이버(251) 사이의 거리에 따라 각각의 비트 라인(BL)을 상이하게 바이어싱한다. 예시적으로, 비트 라인 바이어스 회로(115)는 각각의 메모리 셀에 인가되는 워드 라인 전압과 비트 라인 전압의 차이가 복수의 메모리 셀들에서 균일화되도록 제어한다. 예시적으로, 비트 라인 바이어스 회로(115)는 드라이브 회로(253) 및 분배 회로(213)를 포함할 것이다.

시간(t2)에, 드라이브 회로(253)는 더미 워드 라인(DWL)에 구동 전압(VDBL)을 제공한다. 구동 전압(VDBL)은 다이오드들로 동작하는 더미 메모리 셀들(DMC)을 통해 비트 라인들(BL1~BLm)에 제공된다. 구동 전압(VDBL)은 프로그램될 메모리 셀들(MC1, MCm)을 프로그램 금지하기 위한 전압(예를 들면, 전원 전압(Vcc))보다 낮은 전압이다. 예시적으로, 구동 전압(VDBL)은 프로그램도리 메모리 셀들(MC1, MCm)의 채널이 부스팅되기 위한 전압보다 낮은 전압일 것이다.

프로그램 금지된 메모리 셀(MC2)에 연결된 비트 라인(BL2)은 페이지 버퍼(220, 도 3 참조)에 의해 프로그램 금지 전압(예를 들면, 전원 전압(Vcc))으로 셋업된다. 구동 전압(VDBL)이 프로그램 금지 전압(Vcc)보다 낮으므로, 드라이브 회로(253)로부터 제공되는 구동 전압(VDBL)은 비트 라인(BL2)에 영향을 주지 않는다.

프로그램될 메모리 셀들(MC1, MCm)에 연결된 비트 라인들(BL1, BLm)은 페이지 버퍼(220)에 의해 접지 전압(Vss)으로 셋업된다. 따라서, 드라이브 회로(253)로부터 전달되는 구동 전압(VDBL)은 더미 메모리 셀들(DMC)로 구성되는 다이오드들을 통해 프로그램될 비트 라인들(BL1, BLm)에 전달된다.

구동 전압(VDBL)은 더미 워드 라인(DWL)을 통해 비트 라인들(BL1, BLm)에 제공된다. 더미 워드 라인(DWL)은 워드 라인들(WL1~WLn)과 동일하게 형성된다. 즉, 더미 워드 라인(DWL)은 워드 라인들(WL1~WLn)과 동일한 RC 부하를 갖는다. 따라서, 더미 워드 라인(DWL)을 통해 비트 라인(BL1)에 제공되는 전압은 더미 워드 라인(DWL)을 통해 비트 라인(BLm)에 제공되는 전압보다 빠르게 상승할 것이다. 그리고, 비트 라인(BLm) 전압이 비트 라인(BL1) 전압보다 지연되는 비율은 메모리 셀(MCm)의 게이트 전압(VG_MCm)이 메모리 셀(MC1)의 게이트 전압(VG_MC1)보다 지연되는 비율과 동일할 것이다.

따라서, 메모리 셀(MC1)의 게이트 전압(VG_MC1) 및 비트 라인(BL1) 전압 사이의 전압 차이와 메모리 셀(MCm)의 게이트 전압(VG_MCm) 및 비트 라인(BLm) 전압 사이의 전압 차이는 균일하게 유지될 것이다. 따라서, 메모리 셀(MC1)의 게이트 전압(VG_MC1) 및 비트 라인(BL1) 전압의 차이와 메모리 셀(MCm)의 게이트 전압(VG_MCm) 및 비트 라인(BLm) 전압의 차이가 다른 상태에서 프로그램 동작이 수행됨으로 인해 발생되는 프로그램 오류가 방지된다. 그리고, 메모리 셀들(MC1, MCm)의 게이트 전압들(VG_MC1, VG_MCm) 및 비트 라인들(BL1, BLm)의 전압들 사이의 전압 차이가 프로그램 동작을 수행하기에 충분한 레벨에 도달하면, 프로그램 동작이 수행될 수 있다.

도 5에서, 메모리 셀(MC1)의 게이트 전압(VG_MC1) 및 메모리 셀(MCm)의 게이트 전압(VG_MCm)이 동일한 레벨에 도달하는 시간은 시간(t4)이다. 즉, 비트 라인 바이어스 회로(115)가 동작하지 않는 경우, 프로그램 동작은 시간(t4)에 수행될 것이다.

도 5에서, 비트 라인 바이어스 회로(115)가 동작하는 경우, 메모리 셀들(MC1, MCm)의 게이트 전압들(VG_MC1, VG_MCm) 및 비트 라인들(BL1, BLm)의 전압들 사이의 전압 차이가 프로그램 동작을 수행하기에 충분한 레벨에 도달하는 시간은 시간(t3)이다. 즉, 비트 라인 바이어스 회로(115)가 동작하는 경우, 프로그램 동작은 시간(t3)에 수행될 수 있다. 따라서, 비트 라인 바이어스 회로(115)가 동작 하는 경우, 프로그램 시간이 시간(t4)으로부터 시간(t3)으로 감소된다.

도 6은 도 3의 메모리 셀 어레이(210) 및 행 디코더(250)의 다른 실시 예를 보여주는 블록도이다. 도 6의 메모리 셀 어레이(210) 및 행 디코더(250)는 도 4의 분배 회로(213)가 분배 회로(215)로 대체된 것을 제외하면 도 4의 메모리 셀 어레이(210) 및 행 디코더(250)와 동일하다. 따라서, 간결한 설명을 위하여, 중복되는 설명은 생략된다.

분배 회로(215)는 도체 라인에 연결된 복수의 셀 트랜지스터들을 포함한다. 예시적으로, 도체 라인은 더미 워드 라인(DWL)이며, 워드 라인들(WL1~WLn)에 평행하게 배치될 것이다. 예를 들면, 도체 라인은 워드 라인들(WL1~WLn)과 동일한 폴리 실리콘(Poly-Silicon)으로 형성될 것이다. 즉, 도체 라인은 워드 라인들(WL1~WLn)과 동일한 RC 부하를 가질 것이다. 분배 회로(215) 및 드라이브 회로(253)는 도 2에 도시되어 있는 비트 라인 바이어스 회로(115)를 형성한다.

예시적으로, 각각의 셀 트랜지스터의 소스 영역은 각각의 셀 트랜지스터의 제어 게이트에 전기적으로 연결될 것이다. 즉, 셀 트랜지스터들은 다이오드들로서 동작하도록 구성될 것이다. 도체 라인은 다이오드들의 입력 단자에 연결될 것이다. 다이오드들은 각각 대응하는 비트 라인에 연결된다. 다른 예로써, 분배 회로(215)는 셀 트랜지스터들 대신 복수의 다이오드들을 포함하도록 구성될 것이다.

예시적으로, 도체 라인은 더미 워드 라인(DWL)이고, 분배 회로(215)의 셀 트랜지스터들은 더미 메모리 셀들(DMC)일 것이다. 예시적으로, 분배 회로(215)의 더미 메모리 셀들(DMC)은 더블 패터닝(Double Patterning)에 의해 형성되는 더미 메 모리 셀들일 것이다. 다른 예로써, 더미 메모리 셀들(DMC)은 셀 어레이 영역 및 주변 회로 영역 사이의 단차로 인한 오류를 방지하기 위해 형성되는 더미 메모리 셀들(DMC)일 것이다.

도 6에서, 분배 회로(215)는 플로팅 게이트 또는 전하 트랩과 같은 전하 저장층을 갖는 더미 메모리 셀들(DMC)을 포함하는 것으로 도시되어 있다. 그러나, 더미 메모리 셀들(DMC)의 제어 게이트 및 전하 저장층은 전기적으로 연결될 수 있다. 이 경우에, 더미 메모리 셀들(DMC)은 NMOS 트랜지스터로서 동작할 것이다. 그리고, 더미 메모리 셀들(DMC) 각각의 소스 영역과 제어 게이트가 전기적으로 연결되어 있으므로, 더미 메모리 셀들(DMC)은 다이오드로서 동작할 것이다.

프로그램 금지된 메모리 셀(MC2)에 연결된 비트 라인(BL2)은 페이지 버 퍼(220, 도 3 참조)에 의해 프로그램 금지 전압(예를 들면, 전원 전압(Vcc))으로 셋업된다. 구동 전압(VDBL)이 프로그램 금지 전압(Vcc)보다 낮으므로, 드라이브 회로(253)로부터 제공되는 구동 전압(VDBL)은 비트 라인(BL2)에 영향을 주지 않는다.

따라서, 메모리 셀(MC1)의 게이트 전압(VG_MC1) 및 비트 라인(BL1) 전압 사이의 전압 차이와 메모리 셀(MCm)의 게이트 전압(VG_MCm) 및 비트 라인(BLm) 전압 사이의 전압 차이는 균일하게 유지될 것이다. 따라서, 메모리 셀(MC1)의 게이트 전압(VG_MC1) 및 비트 라인(BL1) 전압의 차이와 메모리 셀(MCm)의 게이트 전압(VG_MCm) 및 비트 라인(BLm) 전압의 차이가 다른 상태에서 프로그램 동작이 수행 됨으로 인해 발생되는 프로그램 오류가 방지된다. 그리고, 메모리 셀들(MC1, MCm)의 게이트 전압들(VG_MC1, VG_MCm) 및 비트 라인들(BL1, BLm)의 전압들 사이의 전압 차이가 프로그램 동작을 수행하기에 충분한 레벨에 도달하면, 프로그램 동작이 수행될 수 있다. 따라서, 프로그램 시간이 감소된다.

도 7은 본 발명의 제 2 실시 예에 따른 플래시 메모리 장치(110b)를 보여주는 블록도이다. 도 7의 플래시 메모리 장치(110b)는 도 3의 메모리 셀 어레이(210) 및 행 디코더(250)가 메모리 셀 어레이(310) 및 행 디코더(353)로 대체된 것을 제외하면 도 3의 플래시 메모리 장치(110a)와 동일하다. 따라서, 간결한 설명을 위하여, 중복되는 설명은 생략된다.

드라이브 회로(353) 및 분배 회로(313)는 도 2의 비트 라인 바이어스 회로(115)를 구성한다. 비트 라인 바이어스 회로(115)는 메모리 셀의 행 방향 위치에 따라, 비트 라인으로 제공되는 바이어스 전압을 다르게 제어한다. 또한, 비트 라인 바이어스 회로(115)는 각각의 비트 라인과 워드 라인 드라이버 사이의 거리에 따라 각각의 비트 라인을 상이하게 바이어싱한다.

도 8은 도 7의 메모리 셀 어레이(310) 및 행 디코더(350)를 보여주는 블록도이다. 도 8의 메모리 셀 어레이(310) 및 행 디코더(350)는 도 4의 분배 회로(213)가 분배 회로(313)로 대체된 것을 제외하면 도 4의 메모리 셀 어레이(210) 및 행 디코더(250)와 동일하다. 따라서, 간결한 설명을 위하여, 중복되는 설명은 생략된다.

도 9는 도 7의 메모리 셀 어레이(310) 및 행 디코더(350)의 다른 실시 예를 보여주는 블록도이다. 도 9의 메모리 셀 어레이(310) 및 행 디코더(350)는 도 8의 분배 회로(313)가 분배 회로(315)로 대체된 것을 제외하면 도 8의 메모리 셀 어레이(310) 및 행 디코더(350)와 동일하다. 따라서, 간결한 설명을 위하여, 중복되는 설명은 생략된다. 도 9에서, 더미 메모리 셀들(DMC)은 스트링 선택 트랜지스터(SST)에 연결되어 있다. 이 경우에, 더미 메모리 셀들(DMC)은 제 2 스트링 선택 트랜지스터로 이해될 수 있고, 더미 워드 라인(DWL)은 제 2 스트링 선택 라인으로 이해될 수 있다.

도 8 및 9에 도시된 바와 같이, 본 발명의 실시 예에 따른 비트 라인 바이어스 회로(115)의 분배 회로(313, 315)는 스트링 선택 트랜지스터들(SST)에 인접한 더미 메모리 셀들(DMC)을 이용하여 구성될 수 있음이 이해될 것이다.

도 3 내지 9를 참조하여 설명된 바와 같이, 본 발명의 실시 예에 따른 비트 라인 바이어스 회로(115)의 분배 회로(213, 215, 313, 315)는 메모리 셀 어레이(210, 310)의 더미 메모리 셀들(DMC) 및 더미 워드 라인(DWL)을 이용하여 구성될 수 있다. 도 3 내지 9를 참조하여, 본 발명의 실시 예에 따른 비트 라인 바이어스 회로(115)의 분배 회로(213, 215, 313, 315)는 하나의 더미 워드 라인(DWL) 및 더미 워드 라인(DWL)에 연결된 더미 메모리 셀들(DMC)을 포함하는 것으로 설명되었다. 그러나, 본 발명의 실시 예에 따른 비트 라인 바이어스 회로(115)의 분배 회로(213, 215, 313, 315)는 둘 또는 그 이상의 더미 워드 라인들(DWL) 및 각각의 더미 워드 라인(DWL)에 연결된 더미 메모리 셀들(DMC)을 포함할 수 있음이 이해될 것이다. 또한, 둘 또는 그 이상의 더미 워드 라인들(DWL)은 인접하게 배치될 수 있 고, 또는 메모리 셀 어레이(310)에 산재하도록 배치될 수도 있음이 이해될 것이다.

도 10은 본 발명의 제 3 실시 예에 따른 플래시 메모리 장치(110c)를 보여주는 블록도이다. 도 10의 플래시 메모리 장치(110c)는 도 3 및 도 7의 플래시 메모리 장치(110a, 110b)에서 드라이브 회로(253, 353) 및 분배 회로(213, 215, 313, 315)가 각각 행 디코더(250, 350) 및 메모리 셀 어레이(210, 310)의 외부에 배치되어 별도의 드라이브 회로(480) 및 분배 회로(470)를 구성하는 경우의 실시 예를 나타낸다.

도 11은 도 10의 플래시 메모리 장치(110c)의 메모리 셀 어레이(410), 행 디코더(450), 분배 회로(470), 그리고 드라이브 회로(480)를 보여주는 블록도이다. 도 11의 구성 요소들은 분배 회로(470) 및 드라이브 회로(480)가 각각 메모리 셀 어레이(410) 및 행 디코더(450)의 외부에 배치되고, 분배 회로(470)가 NMOS 트랜지스터로 구성되는 다이오드들과 도체 라인을 포함하는 것을 제외하면 도 4에 도시된 구성 요소들과 동일하다. 따라서, 간결한 설명을 위하여, 중복되는 설명은 생략된다.

도 12는 도 10의 플래시 메모리 장치(110c)의 메모리 셀 어레이(410), 행 디코더(450), 분배 회로(470), 그리고 드라이브 회로(480)의 다른 실시 예를 보여주는 블록도이다. 도 12의 구성 요소들은 분배 회로(475) 및 드라이브 회로(480)가 각각 메모리 셀 어레이(410) 및 행 디코더(450)의 외부에 배치되고, 분배 회로(475)가 NMOS 트랜지스터로 구성되는 다이오드들과 도체 라인을 포함하는 것을 제외하면 도 6에 도시된 구성 요소들과 동일하다. 따라서, 간결한 설명을 위하여, 중복되는 설명은 생략된다.

상술한 바와 같이, 본 발명의 실시 예에 따른 플래시 메모리 장치는 워드 라인에 연결되며 행 방향으로 배열된 복수의 메모리 셀들, 각각의 메모리 셀에 연결되는 비트 라인, 그리고 메모리 셀의 행 방향 위치에 따라, 비트 라인으로 제공되는 바이어스 전압을 다르게 제어하는 비트 라인 바이어스 회로를 포함한다. 또한, 본 발명의 실시 예에 따른 플래시 메모리 장치는 복수의 워드 라인들, 복수의 워드 라인들과 교차하는 복수의 비트 라인들, 복수의 워드 라인들을 선택하기 위한 워드 라인 드라이버, 그리고 각각의 비트 라인과 워드 라인 드라이버 사이의 거리에 따라 각각의 비트 라인을 상이하게 바이어싱하는 비트 라인 바이어스 회로를 포함한다.

상술한 실시 예에서, 플래시 메모리 장치의 예를 들어 본 발명의 기술적 사상이 설명되었다. 그러나, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정되지 않음이 이해될 것이다. 예시적으로, 본 발명의 기술적 사상은 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같은 다양한 불휘발성 메모리 장치들에 응용 및 적용될 수 있음이 이해될 것이다.

상술한 실시 예에서, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 드라이브 회로 및 분배 회로를 포함하는 비트 라인 바이어스 회로를 이용하여 비트 라인들을 바이어싱하는 것으로 설명되었다. 그러나, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 비트 라인 바이어스 회로를 이용하여 비트 라인들을 바이어싱하는 것으로 한정되지 않는다.

예를 들면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 페이지 버퍼를 이용하여 비트 라인들을 바이어싱할 것이다. 페이지 버퍼는 전원 전압(Vcc)을 분배하여 비트 라인들을 바이어싱하거나, 프로그램 패스를 프로그램 페일로 설정하기 위한 포싱 회로를 이용하여 비트 라인들을 바이어싱할 수 있다.

다른 예로써, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 데이터 입출력 회로의 열 패스 게이트를 이용하여 비트 라인들을 바이어싱할 것이다. 열 패스 게이트는 제어 로직으로부터 바이어스 전압을 전달받고, 바이어스 전압을 페이지 버퍼를 통해 대응하는 비트 라인들에 제공할 것이다.

도 13은 도 1의 메모리 시스템을 포함하는 컴퓨팅 시스템(500)의 실시 예를 보여주는 블록도이다. 도 13을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(500)은 중앙 처리 장치(510), 램(520, RAM, Random Access Memory), 사용자 인터페이스(530), 전원(540), 그리고 메모리 시스템(100)을 포함한다.

메모리 시스템(100)은 시스템 버스(560)를 통해, 중앙처리장치(510), 램(520), 사용자 인터페이스(530), 그리고 전원(540)에 전기적으로 연결된다. 사용자 인터페이스(530)를 통해 제공되거나, 중앙 처리 장치(510)에 의해서 처리된 데이터는 메모리 시스템(100)에 저장된다. 메모리 시스템(100)은 컨트롤러(120) 및 불휘발성 메모리 장치(110)를 포함한다.

메모리 시스템(100)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(500)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세 서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.

도 2는 도 1의 불휘발성 메모리 장치의 구성 요소들을 개략적으로 보여주는 블록도이다.

도 3은 본 발명의 제 1 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도이다.

도 4는 도 3의 메모리 셀 어레이 및 행 디코더를 보여주는 블록도이다.

도 5는 도 4의 워드 라인 드라이버 및 드라이브 회로의 동작을 설명하기 위한 다이어그램이다.

도 6은 도 3의 메모리 셀 어레이 및 행 디코더의 다른 실시 예를 보여주는 블록도이다.

도 7은 본 발명의 제 2 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도이다.

도 8은 도 7의 메모리 셀 어레이 및 행 디코더를 보여주는 블록도이다.

도 9는 도 7의 메모리 셀 어레이 및 행 디코더의 다른 실시 예를 보여주는 블록도이다.

도 10은 본 발명의 제 3 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도이다.

도 11은 도 10의 플래시 메모리 장치의 메모리 셀 어레이, 행 디코더, 분배 회, 그리고 드라이브 회로를 보여주는 블록도이다.

도 12는 도 10의 플래시 메모리 장치의 메모리 셀 어레이, 행 디코더, 분배 회로, 그리고 드라이브 회로 다른 실시 예를 보여주는 블록도이다.

도 13은 도 1의 메모리 시스템을 포함하는 컴퓨팅 시스템의 실시 예를 보여주는 블록도이다.

Claims

워드 라인에 연결되며 행 방향으로 배열된 복수의 메모리 셀들;

각각의 메모리 셀에 연결되는 비트 라인; 그리고

상기 메모리 셀의 행 방향 위치에 따라, 상기 비트 라인으로 제공되는 바이어스 전압을 다르게 제어하는 비트 라인 바이어스 회로를 포함하는 불휘발성 메모리 장치.
제 1 항에 있어서,

상기 비트 라인 바이어스 회로는 각각의 메모리 셀에 인가되는 워드 라인 전압과 비트 라인 전압의 차이가 상기 복수의 메모리 셀들에서 균일화되도록 상기 바이어스 전압을 제어하는 불휘발성 메모리 장치.
복수의 워드 라인들;

상기 복수의 워드 라인들과 교차하는 복수의 비트 라인들;

상기 복수의 워드 라인들을 선택하기 위한 워드 라인 드라이버; 그리고

각각의 비트 라인과 상기 워드 라인 드라이버 사이의 거리에 따라 각각의 비트 라인을 상이하게 바이어싱하는 비트 라인 바이어스 회로를 포함하는 불휘발성 메모리 장치.
제 3 항에 있어서,

상기 비트 라인 바이어스 회로는

미리 설정된 전압을 출력하는 드라이브 회로; 그리고

상기 드라이브 회로의 출력 전압을 분배하여 각각의 비트 라인에 제공하는 분배 회로를 포함하는 불휘발성 메모리 장치.
제 4 항에 있어서,

상기 분배 회로는

상기 복수의 워드 라인들과 같은 구조를 가지며, 상기 복수의 비트 라인들과 교차하는 도체 라인; 그리고

상기 도체 라인과 각각의 비트 라인 사이에 전기적으로 연결된 복수의 다이오드들을 포함하는 불휘발성 메모리 장치.
제 4 항에 있어서,

상기 메모리 셀 어레이는 더미 워드 라인을 더 포함하고,

상기 분배 회로는

상기 더미 워드 라인; 그리고

상기 더미 워드 라인에 연결된 복수의 더미 메모리 셀들을 포함하는 불휘발성 메모리 장치.
제 6 항에 있어서,

각각의 더미 메모리 셀의 소스 영역은 각각의 더미 메모리 셀의 제어 게이트에 전기적으로 연결되는 불휘발성 메모리 장치.
제 7 항에 있어서,

각각의 더미 메모리 셀의 드레인 영역은 대응하는 비트 라인에 전기적으로 연결되는 불휘발성 메모리 장치.
제 6 항에 있어서,

각각의 더미 메모리 셀의 제어 게이트 및 전하 저장층은 전기적으로 연결되는 불휘발성 메모리 장치.
제 3 항에 있어서,

상기 비트 라인 바이어스 회로는

제 1 비트 라인에 제 1 전압을 인가하고,

제 2 비트 라인에 상기 제 1 전압보다 낮은 제 2 전압을 인가하고,

상기 행 디코더와 상기 제 1 비트 라인 사이의 거리는 상기 행 디코더와 상기 제 2 비트 라인 사이의 거리보다 가까운 불휘발성 메모리 장치.
제 3 항에 있어서,

상기 비트 라인 바이어스 회로는

상기 복수의 비트 라인들 중 프로그램될 비트 라인들을 바이어싱하는 불휘발성 메모리 장치.
제 3 항에 있어서,

상기 복수의 비트 라인들에 연결된 페이지 버퍼를 더 포함하고,

상기 복수의 비트 라인들 중 프로그램 금지된 비트 라인들에 상기 페이지 버퍼로부터 프로그램 금지 전압이 인가되는 불휘발성 메모리 장치.
제 3 항에 있어서,

상기 비트 라인 바이어스 회로는 각각의 메모리 셀에 인가되는 워드 라인 전압과 비트 라인 전압의 차이가 복수의 메모리 셀들에서 균일화되도록 제어하는 불휘발성 메모리 장치.
제 3 항에 있어서,

상기 비트 라인 바이어스 회로는 프로그램 동작 시에 활성화되는 불휘발성 메모리 장치.
제 3 항에 있어서,

상기 불휘발성 메모리 장치는

각각의 비트 라인에 연결된 스트링 선택 트랜지스터;

공통 소스 라인에 연결된 접지 선택 트랜지스터들; 그리고

상기 스트링 선택 트랜지스터 및 대응하는 접지 선택 트랜지스터 사이에 연결된 메모리 셀들을 더 포함하고,

상기 비트 라인 바이어스 회로는 프로그램 금지 전압보다 낮은 전압을 프로그램될 메모리 셀들에 연결된 비트 라인에 바이어싱하는 불휘발성 메모리 장치.
불휘발성 메모리 장치; 그리고

상기 불휘발성 메모리 장치를 제어하기 위한 컨트롤러를 포함하고,

상기 불휘발성 메모리 장치는

복수의 워드 라인들 및 복수의 비트 라인들을 포함하는 메모리 셀 어레이;

상기 복수의 워드 라인들을 선택하기 위한 행 디코더; 그리고

프로그램 동작 시에, 각각의 비트 라인과 상기 행 디코더 사이의 거리에 따라 각각의 비트 라인을 상이하게 바이어싱하는 비트 라인 바이어스 회로를 포함하는 불휘발성 메모리 시스템.
제 16 항에 있어서,

상기 컨트롤러는 외부의 호스트와 통신하는 메모리 시스템.
제 16 항에 있어서,

상기 불휘발성 메모리 장치 및 상기 컨트롤러는 하나의 반도체 장치로 집적되는 메모리 시스템.
제 16 항에 있어서,

상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 디스크 장치를 구성하는 메모리 시스템.
제 16 항에 있어서,

상기 불휘발성 메모리 장치 및 상기 컨트롤러는 메모리 카드를 구성하는 메모리 시스템.