KR20100006085A - 디램 및 비휘발성 메모리 특성을 갖는 메모리 소자의 구동방법 - Google Patents

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Abstract

디램 및 비휘발성 메모리 특성을 갖는 메모리 소자의 동작 방법으로, 기판 내에 배치된 플로팅 바디, 상기 플로팅 바디에 절연되게 배치되는 게이트 전극, 상기 게이트 전극의 양측의 기판 내에 배치되는 소오스 및 드레인, 및 상기 플로팅 바디와 상기 게이트 전극 사이에 개재되는 전하 저장막을 구비하는 메모리 셀에서, 상기 전하 저장막에 제1 비트의 데이터를 기록한다. 다음에, 상기 플로팅 바디에 제2 비트의 데이터를 기록하는 단계를 포함한다. 따라서, 하나의 셀에 2 비트 이상의 데이터를 기록할 수 있다.

Description

디램 및 비휘발성 메모리 특성을 갖는 메모리 소자의 구동 방법{Method for operating an memory device having characters of DRAM and Non-volatile memory}
본 발명은 디램 및 비휘발성 메모리 특성을 갖는 메모리 소자의 구동 방법에 관한 것이다. 보다 상세하게는, 디램 및 비휘발성 메모리 특성을 갖는 메모리 소자의 각 셀들이 멀티 레벨 셀로 구동하도록 하는 방법에 관한 것이다.
반도체 메모리 소자들은 플래시 메모리(flash memory) 같은 비휘발성 메모리 소자와 디램(DRAM)같은 휘발성 메모리 소자를 포함한다.
상기 플래시 메모리는 전원 공급이 차단(turned off)된 경우에 기억 셀에 저장된 데이터를 유지할 수 있다. 그러나, 상기 플래시 메모리는 데이터를 쓰거나 지우는(writing or erasing) 데 많은 시간이 소요되기 때문에, 각 셀에 대해 빈번하게 데이터를 바꾸어 다시 쓰는 동작(rewrite)을 하는데는 적합하지 않다. 따라서, 상기 비휘발성 메모리 소자는 데이터를 쓰거나 지우는 횟수가 제한된다.
이에 반해, 상기 디램은 전원 공급이 차단된 경우에 기억 셀에 저장된 데이터를 유지할 수 없다. 또한, 셀에 기록된 데이터가 바뀌지 않도록 셀이 기록된 데이터를 주기적으로 리플래시하여 주어야 한다. 그러나, 상기 디램은 데이터를 바꾸 면서 다시 쓰는 동작을 수행하는데 짧은 시간이 소요되기 때문에, 데이터를 다시 쓰는 횟수의 제한이 없다.
최근의 메모리 소자는 한정된 면적 하에서 높은 저장용량을 가져야 하므로, 상기 디램 소자의 셀들의 크기가 매우 감소되고 있다. 따라서, 상기 디램 소자는 메모리 셀 내에 별도의 커패시터가 포함되지 않고 하나의 트랜지스터만으로 셀이 구성되는 1T DRAM이 연구되고 있다. 통상적으로, 상기 1T DRAM은 플로팅 바디에 전하를 저장하거나 빼냄으로써 데이터를 쓰고, 상기 플로팅 바디에 저장된 전하에 따른 트랜지스터의 문턱 전압의 차이를 이용함으로써 데이터를 센싱한다. 상기 1T DRAM에 대해서는 한국 특허공개 2008-0008909호 등에도 개시되어 있다.
그러나, 상기와 같이 1T DRAM을 형성한다 하더라도 디램 소자의 셀의 크기를 감소시키는데에는 한계가 있다. 또한, 대용량을 갖는 디램 소자를 형성하기 위해서는 디램 소자 내에 셀의 수를 증가시켜야 하지만, 이 경우에는 디램 소자의 크기가 커지게 되는 문제가 있다. 따라서, 셀의 크기가 감소되면서, 하나의 셀 내에 2 이상의 데이터를 쓰고 읽을 수 있는 멀티 레벨 셀을 갖는 메모리 소자 및 상기 메모리 소자를 구동시키는 신규한 방법이 요구되고 있다.
본 발명의 일 목적은 디램 및 비휘발성 메모리 특성을 갖는 메모리 소자에서 하나의 셀에 2 이상의 데이터를 쓰는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 디램 및 비휘발성 메모리 특성을 갖는 메모리 소자에 서 하나에 셀에 기록되어 있는 2 이상의 데이터를 읽는 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 양태에 의한 메모리 소자의 데이터 기록 방법으로, 기판 내에 배치된 플로팅 바디, 상기 플로팅 바디에 절연되게 배치되는 게이트 전극, 상기 게이트 전극의 양측의 기판 내에 배치되는 소오스 및 드레인, 및 상기 플로팅 바디와 상기 게이트 전극 사이에 개재되는 전하 저장막을 구비하는 메모리 셀이 마련되고, 상기 메모리 셀의 전하 저장막에 제1 비트의 데이터를 기록한다. 또한, 상기 플로팅 바디에 제2 비트의 데이터를 기록한다.
본 발명의 일 실시예에서, 상기 제1 비트의 데이터를 기록하기 위하여, 상기 전하 저장막에 전하를 저장하거나 또는 상기 전하 저장막에 전하를 소거한다. 상기 전하 저장막에 전하를 저장하는 것은 핫 케리어 인젝션 또는 F/N 터널링을 이용할 수 있다.
상기 전하 저장막에 전하를 저장하는 것은, 상기 게이트 전극에 제1 게이트 프로그래밍 전압을 인가하고, 상기 드레인에 제1 드레인 프로그래밍 전압을 인가하고, 상기 셀의 소오스에 상기 제1 드레인 프로그래밍 전압 보다 낮은 제1 소오스 전압을 인가함으로써 수행될 수 있다.
이와는 다른 방법으로, 상기 전하 저장막에 전하를 저장하는 것은, 상기 게이트 전극에 제2 게이트 프로그래밍 전압을 인가하고, 상기 드레인 및 소오스는 접지시킴으로써 수행될 수 있다.
상기 전하 저장막에 전하를 소거하는 것은, 상기 게이트 전극에 음의 게이트 소거 전압을 인가하고, 상기 드레인 및 소오스는 접지시킴으로써 수행될 수 있다.
본 발명의 일 실시예에서, 상기 제2 비트의 데이터를 기록하기 위하여, 상기 플로팅 바디에 홀을 저장하거나 또는 상기 플로팅 바디에 홀을 소거할 수 있다. 상기 플로팅 바디에 홀을 저장하기 위하여, 충격 이온화, GIDL(gate-induced drain leakage), 바이폴라 정션 트랜지스터 방식(BJT, bipolar junction Treansistor) 등을 이용할 수 있다. 이들 중 하나의 방식으로 플로팅 바디에 홀을 저장할 수 있다.
상기 플로팅 바디에 홀을 저장하는 것은, 상기 게이트 전극에 제3 게이트 프로그래밍 전압을 인가하고, 상기 드레인에 제2 드레인 프로그래밍 전압을 인가하고, 상기 소오스에 상기 제2 드레인 프로그래밍 전압 보다 낮은 전압을 인가함으로써 수행될 수 있다.
이와는 다른 방법으로, 상기 플로팅 바디에 홀을 저장하는 것은, 상기 게이트 전극에 음 전압인 제4 게이트 프로그래밍 전압을 인가하고, 상기 소오스 및 드레인에 양의 전압을 인가함으로써 수행될 수 있다.
상기 플로팅 바디에 홀을 소거하는 것은, 상기 게이트 전극에 양의 제5 게이트 전압을 인가하고, 상기 드레인에 음의 제3 드레인 소거 전압을 인가하고, 상기 소오스를 접지함으로써 수행될 수 있다.
본 발명의 일 실시예에서, 상기 제1 비트는 셀이 갖는 멀티 레벨 데이터의 하위 비트이고, 상기 제2 비트는 셀이 갖는 멀티 레벨 데이터의 상위 비트일 수 있다.
본 발명의 다른 실시예에서, 상기 제1 비트는 셀이 갖는 멀티 레벨 데이터의 상위 비트이고, 상기 제2 비트는 셀이 갖는 멀티 레벨 데이터의 하위 비트일 수 있다.
본 발명의 일 실시예에서, 상기 플로팅 바디에 기록되어 있는 제2 비트의 데이터를 주기적으로 리프레시하는 단계를 더 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 양태에 의한 메모리 소자의 데이터 읽기 방법으로, 기판 내에 배치된 플로팅 바디, 상기 플로팅 바디에 절연되게 배치되는 게이트 전극, 상기 게이트 전극의 양측의 기판 내에 배치되는 소오스 및 드레인, 및 상기 플로팅 바디와 상기 게이트 전극 사이에 개재되는 전하 저장막을 구비하는 메모리 셀이 마련되고, 상기 게이트 전극에 읽기 전압을 인가하고, 상기 메모리 셀의 드레인에 읽기용 드레인 전압을 인가하고, 상기 메모리 셀의 소오스에 상기 읽기용 드레인 전압보다 낮은 전압을 인가한다. 다음에, 상기 메모리 셀에서 출력되는 드레인 전류를 비교 전류들(reference currents)과 비교하여 상기 메모리 셀의 멀티 레벨 데이터를 출력한다.
본 발명의 일 실시예에서, 상기 비교 전류들은 하위 비트 데이터를 구분하기 위한 비교 전류값 1, 상위 비트 데이터를 구분하기 위한 비교 전류값 2 및 비교 전류값 3을 포함한다.
상기 비교 전류값 1은 상기 게이트 전극에 읽기 전압이 인가된 조건에서 하위 비트 데이터가 0 일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해지고, 상기 비교 전류값 2는 하위 비트의 데이터가 1로 결정되었을 경우, 상기 게이트 전극에 읽기 전압이 인가된 조건에서 상위 비트 데이터가 0 일 때 의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해지고, 상기 비교 전류값 3은 하위 비트 데이터가 0으로 결정되었을 경우, 상기 게이트 전극에 읽기 전압이 인가된 조건에서 상위 비트 데이터가 0 일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해질 수 있다.
상기 멀티 레벨 데이터를 출력하기 위하여, 상기 드레인 전류와 상기 비교 전류값1을 비교하여 하위 비트 데이터를 구분한다. 상기 하위 비트 데이터가 1일 때 상기 드레인 전류와 상기 비교 전류값 2를 비교하여 상위 비트 데이터를 구분한다. 상기 하위 비트 데이터가 0일 때 상기 드레인 전류와 상기 비교 전류값 3을 비교하여 상위 비트 데이터를 구분한다.
상기한 목적을 달성하기 위한 본 발명의 다른 양태에 의한 메모리 소자의 데이터 읽기 방법으로, 기판 내에 배치된 플로팅 바디, 상기 플로팅 바디에 절연되게 배치되는 게이트 전극, 상기 게이트 전극의 양측의 기판 내에 배치되는 소오스 및 드레인, 및 상기 플로팅 바디와 상기 게이트 전극 사이에 개재되는 전하 저장막을 구비하는 메모리 셀이 마련되고, 상기 드레인에 읽기용 드레인 전압을 인가하고, 상기 소오스에 상기 읽기용 드레인 전압보다 낮은 전압을 인가한다. 상기 게이트 전극에 읽기용 비교 전압들을 순차적으로 인가한다. 다음에, 상기 각각의 읽기용 비교 전압이 인가된 상태에서 드레인 전류가 흐르는지 여부를 판단함으로써 셀의 멀티 레벨 데이터를 읽어낸다.
본 발명의 일 실시예에서, 상기 읽기용 비교 전압들은 하위 비트 데이터를 구분하기 위한 비교 전압 1, 상위 비트 데이터를 구분하기 위한 비교 전압 2 및 비 교 전압 3을 포함한다.
상기 비교 전압 1은 하위 비트 데이터가 0 일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해지고, 상기 비교 전압 2는 하위 비트의 데이터가 1로 결정되었을 경우, 상위 비트 데이터가 0 일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해지고, 상기 비교 전압 3은 하위 비트 데이터가 0으로 결정되었을 경우, 상위 비트 데이터가 0 일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해질 수 있다.
상기 멀티 레벨 데이터를 출력하기 위하여, 상기 게이트 전극에 상기 비교 전압 1이 인가되었을 때의 드레인 전류가 흐르는지 여부에 따라 하위 비트 데이터를 구분한다. 상기 하위 비트 데이터가 1일 때 상기 게이트 전극에 비교 전압 2를 인가하고, 드레인 전류가 흐르는지 여부에 따라 상위 비트 데이터를 구분한다. 상기 하위 비트 데이터가 0일 때 상기 게이트 전극에 비교 전압 3을 인가하고, 드레인 전류가 흐르는지 여부에 따라 상위 비트 데이터를 구분한다.
상기한 목적을 달성하기 위한 본 발명의 다른 양태에 의한 메모리 소자의 데이터 읽기 방법으로, 기판 내에 배치된 플로팅 바디, 상기 플로팅 바디에 절연되게 배치되는 게이트 전극, 상기 게이트 전극의 양측의 기판 내에 배치되는 소오스 및 드레인, 및 상기 플로팅 바디와 상기 게이트 전극 사이에 개재되는 전하 저장막을 구비하는 메모리 셀이 마련되고, 상기 드레인에 읽기용 드레인 전압을 인가하고, 상기 소오스에 상기 읽기용 드레인 전압 보다 낮은 전압을 인가한다. 상기 게이트 전극에 읽기용 비교 전압을 인가한다. 상기 읽기용 비교 전압이 인가된 상태에서 드레인 전류가 흐르는지 여부를 판단함으로써 하위 비트 데이터를 구분한다. 상기 하위 비트 데이터가 1일 때, 상기 게이트 전극에 제1 읽기 전압을 인가하고, 출력되는 드레인 전류를 비교 전류1과 비교하여 멀티 레벨 데이터를 출력한다. 다음에, 상기 하위 비트 데이터가 0일 때, 상기 게이트 전극에 제2 읽기 전압을 인가하고, 출력되는 드레인 전류를 비교 전류2와 비교하여 멀티 레벨 데이터를 출력한다.
본 발명의 일 실시예에서, 상기 읽기용 비교 전압은 하위 비트 데이터가 0일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해진다.
본 발명의 일 실시예에서, 상기 제1 읽기 전압은 상기 제2 읽기 전압보다 낮은 값을 갖는다.
본 발명의 일 실시예에서, 상기 비교 전류값 1은 하위 비트 데이터가 1로 결정되었을 때 상기 게이트 전극에 제1 읽기 전압이 인가되는 조건에서 상위 비트 데이터가 0일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해질 수 있다.
본 발명의 일 실시예에서, 상기 비교 전류값 2는 하위 비트 데이터가 0으로 결정되었을 때 상기 게이트 전극에 제2 읽기 전압이 인가되는 조건에서 상위 비트 데이터가 0 일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해질 수 있다.
설명한 것과 같이 본 발명에 의하면, 하나의 셀에 2 비트 이상의 데이터를 저장할 수 있다. 이로 인해 동일한 기판 면적 하에서 고용량을 갖는 메모리 소자를 구현할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않아야 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지 않아야 한다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "~에 이웃 하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 발명의 구동 방법에 적합한 메모리 소자에 대해 먼저 설명한다. 상기 메모리 소자는 하나의 트랜지스터로 이루어진 디램 및 비휘발성 메모리 특성을 동시에 갖는다. 상기 메모리 소자의 셀은 플로팅 바디를 갖는 액티브 영역에 플래시 메 모리 셀 구조의 트랜지스터가 구비되는 형상을 갖는다.
도 1은 본 발명의 구동 방법을 실현시킬 수 있는 일 실시예에 따른 메모리 소자의 단위 셀을 나타내는 단면도이다. 도 2는 본 발명에 따른 반도체 메모리 소자의 구동 방법을 설명하기 위한 개략적인 등가 회로도이다.
도 1 및 2를 참조하면, 매립 절연막(12)을 포함하는 기판(10)이 마련된다. 상기 기판(10)은 SOI(silicon on insulator) 기판일 수 있다. 상기 매립 절연막(12) 상에 위치하는 기판 부위는 플로팅 바디(14, floating body)가 된다. 상기 플로팅 바디는 소오스/드레인과 다른 도전형을 갖는 불순물이 도핑되어 있다.
상기 플로팅 바디(14)는 홀(hole)을 저장하기 위한 커패시터의 역할을 한다. 따라서, 상기 플로팅 바디(14)의 커패시턴스를 증가시켜야 하며, 이를 위해서는 상기 매립 절연막(12)의 두께가 얇은 것이 바람직하다.
상기 플로팅 바디(14)는 동작 시에 부분적으로 공핍(partially depletion)됨으로써 홀을 저장하기 위한 영역이 확보되어야 한다. 상기 플로팅 바디(14)가 부분적으로 공핍되도록 하기 위해서는 상기 플로팅 바디(14)의 도핑 농도가 높아야 한다. 그러나, 상기 플로팅 바디(14)의 도핑 농도가 높은 경우 플로팅 바디(14)에 저장된 홀이 누설될 수가 있으므로 바람직하지 않다. 때문에, 상기 플로팅 바디(14)의 도핑 농도는 낮추면서 셀을 동작시킬 때 기판 저면에 음 전압(negative voltage)인 백 게이트 전압(back gate voltage)을 인가할 수도 있다.
상기 플로팅 바디(14) 상에는 게이트 절연막(16), 전하 저장막(18) 및 블록킹 유전막(20)이 적층된다.
상기 게이트 절연막(16)은 열 산화 공정을 통해 형성된 실리콘 산화물로 이루어질 수 있다. 상기 전하 저장막(18)은 트랩 사이트를 갖는 절연 물질로 이루어질 수 있다. 구체적으로, 상기 전하 저장막(18)은 실리콘 질화물로 형성될 수 있다. 또는, 상기 전하 저장막은 폴리실리콘, 나노 도트 또는 고유전율을 갖는 금속 산화물로 이루어질 수도 있다. 상기 블록킹 유전막(20)은 실리콘 산화물로 이루어질 수 있다.
상기 블록킹 유전막(20) 상에는 게이트 전극(22)이 구비된다. 상기 게이트 전극(22)은 폴리실리콘으로 이루어질 수 있다. 또는, 상기 게이트 전극(22)은 금속으로 이루어질 수 있다. 이와는 달리, 상기 게이트 전극(22)은 폴리실리콘 및 금속을 포함하는 물질이 적층된 구조를 가질 수 있다.
상기 게이트 전극(22)에는 외부로부터 전기적인 신호가 인가되어야 한다. 때문에, 상기 게이트 전극(22)은 외부에서 전기적 신호가 인가되기 위한 신호 라인이 전기적으로 연결되어야 한다.
상기 게이트 전극(22)의 양측 기판 표면 아래로 불순물이 도핑된 소오스 및 드레인(24a, 24b)이 구비된다. 상기 소오스/드레인은 N형 불순물 또는 P형 불순물이 도핑될 수 있다. 이하에서는, 상기 소오스/드레인이 N형 불순물로 도핑된 것으로 설명한다.
상기 소오스 및 드레인(24a, 24b)의 저면은 상기 매립 절연막(12) 상부면과 맞닿는다. 따라서, 상기 플로팅 바디(14)는 상기 게이트 절연막(16), 소오스/드레인(24a, 24b) 및 매립 절연막(12)에 의해 고립되어 있다. 그러므로, 상기 고립된 플로팅 바디(14)에 홀을 축척시키거나 홀을 방출시킬 수 있다.
상기 소오스 및 드레인(24a, 24b)에는 외부로부터 전기적인 신호가 인가되어야 한다. 때문에, 상기 소오스 및 드레인(24a, 24b)은 외부에서 전기적 신호가 인가되기 위한 신호 라인이 전기적으로 연결되어야 한다.
메모리 소자에 포함되는 상기 셀들은 어레이 구조를 가질 수 있다. 즉, 메모리 소자에서 비트 라인은 상기 각 셀들의 드레인들과 연결되고, 워드 라인은 상기 각 셀들의 게이트 전극과 연결된다.
도 3은 본 발명의 구동 방법을 실현시킬 수 있는 다른 실시예에 따른 메모리 소자의 셀을 나타내는 단면도이다.
도 3을 참조하면, 기판(50) 상에 반도체 필러(52)가 구비된다. 상기 반도체 필러(52)에서 게이트와 대향하는 부위는 플로팅 바디(54)로 제공된다.
상기 반도체 필러(52)와 연결된 기판에는 불순물이 도핑된 소오스(56)가 구비된다. 또한, 상기 반도체 필러(52) 상부 표면 아래에는 불순물이 도핑된 드레인(58)이 구비된다.
상기 소오스/드레인(56, 58) 사이에 해당되는 반도체 필러(52)의 측벽을 감싸는 게이트 절연막(60), 전하 저장막(62) 및 블록킹 유전막(64)이 구비된다. 상기 게이트 절연막(60)은 실리콘 산화물로 이루어질 수 있다. 상기 전하 저장막(62)은 트랩 사이트를 갖는 절연 물질로 이루어질 수 있다. 구체적으로, 상기 전하 저장막(62)은 실리콘 질화물로 형성될 수 있다. 또는, 상기 전하 저장막(62)은 폴리실 리콘, 나노 도트 또는 고유전율을 갖는 금속 산화물로 이루어질 수도 있다. 상기 블록킹 유전막(64)은 실리콘 산화물로 이루어질 수 있다.
상기 블록킹 유전막(64) 표면 상에는 상기 반도체 필러(52)를 감싸는 게이트 전극(66)이 구비된다. 상기 게이트 전극(66)은 폴리실리콘으로 이루어질 수 있다. 또는, 상기 게이트 전극(66)은 금속으로 이루어질 수 있다. 이와는 달리, 상기 게이트 전극(66)은 폴리실리콘 및 금속을 포함하는 물질이 적층된 구조를 가질 수 있다.
상기 게이트 전극(66)과 기판(50) 표면은 절연되어 있다. 따라서, 상기 게이트 전극(66) 저면부와 상기 기판(50) 상부면 사이에는 절연막 패턴(68)이 개재된다.
상기 메모리 셀에서, 상기 플로팅 바디(54)는 상기 게이트 절연막(60) 및 소오스/드레인(56, 58)에 의해 고립되어 있다. 그러므로, 상기 고립된 플로팅 바디(54)에 홀을 축척시키거나 홀을 방출시킬 수 있다.
이외에도, 도시되지는 않았지만, 플로팅 바디(54)를 갖는 액티브 영역에 플래시 메모리 구조의 트랜지스터가 구비되는 셀을 포함하는 반도체 메모리 소자는 본 발명에 따른 구동 방법으로 동작시킬 수 있다.
이하에서는 본 발명에 따른 반도체 메모리 소자의 구동 방법을 설명한다. 본 발명에 따른 구동 방법에 의하면, 하나의 셀에 2 비트(2 bits)의 데이터를 기록하고 읽어낼 수 있다. 즉, 본 발명의 소자 구동 방법은 선택된 셀의 셀 트랜지스터의 문턱 전압이 4개의 상태(state)중 어느 하나의 상태가 되도록 하는 데이터 쓰기 동작과, 상기 셀 트랜지스터의 문턱 전압의 상태가 어떤 상태인지 구분해 내는 데이터 읽기 동작을 포함한다.
데이터 쓰기 동작
도 4는 본 발명에 따라 셀에 데이터를 쓰는 방법을 설명하기 위한 개략적인 플로우 차트이다.
먼저, 선택된 셀에 2 비트 데이터의 하위 비트 데이터를 전하 저장막에 기록한다.(S10) 즉, 상기 하위 비트 테이터에 따라 전하 저장막에 전하를 저장하거나 소거한다.
다음에, 상기 선택된 셀에 2 비트 데이터의 상위 비트 데이터를 플로팅 바디에 기록한다. 즉, 상기 상위 비트 데이터에 따라 플로팅 바디에 홀을 저장하거나 소거한다.(S12)
이와같이, 상기 전하 저장막에 저장된 전하들의 상태 및 상기 플로팅 바디에 저장된 홀의 상태에 따라 선택된 셀은 4개의 상태 중 어느 하나의 상태를 갖게된다. 따라서, 상기 선택된 셀은 (0,0), (0,1), (1,0), (1,1) 중 어느 하나로 기록된다.
이하에서는, 도 2를 참조하면서, 셀에 데이터를 쓰는 방법에 대해 보다 상세하게 설명한다.
1단계 : 셀 선택 단계
메모리 소자 내에 포함된 메모리 셀들 중에서 적어도 하나의 셀을 선택한다.
2단계 : 하위 비트 데이터 쓰기 단계 (프로그래밍 또는 소거)
상기 선택된 셀에 포함되어 있는 전하 저장막(18)에 제1 비트의 데이터를 써 넣는다. 본 실시예에서는 상기 제1 비트가 멀티 레벨 데이터의 하위 비트(LSB, least significant bit)에 해당하는 것으로 설명한다. 상기 데이터 쓰기 동작에 의해, 선택된 셀은 상기 전하 저장막(18)에 전하들이 저장된 상태 또는 상기 전하 저장막에 전하들이 소거된 상태 중 어느 하나의 상태가 된다.
본 실시예에서, 상기 전하 저장막(18)에 전하들이 저장된 상태는 프로그래밍 상태 또는 데이터 0이 기록된 상태로 정하고, 상기 전하 저장막(18)에 전하들이 방출된 상태는 소거 상태 또는 데이터 1이 기록된 상태로 정한다. 본 실시예에서는 셀 트랜지스터의 문턱 전압이 낮아지는 상태가 데이터 1이 기록된 것이고, 문턱 전압이 높아지는 상태가 데이터 0이 기록된 것으로 정한다.
한편, 상기 제1 비트의 데이터는 멀티 레벨 데이터의 하위 비트에 해당되므로, 상기 전하 저장막(18)에 전하들이 저장된 상태는 하위 비트의 데이터가 0인 (1,0), (0,0) 중 어느 하나로 써지게 되며, 상기 전하 저장막에 전하(18)들이 소거된 상태는 하위 비트 데이터가 1인 (1,1), (0,1) 중 어느 하나로 써지게 된다.
상기 전하 저장막(18)에 전하들을 저장하기 위한 방법의 예로는 핫 케리어 인젝션(CHEI,Channel Hot Electron Injection), F/N 터널링 등을 들 수 있다. 상기 방법 중에서 하나를 선택하여 상기 전하 저장막(18)에 전하를 저장할 수 있다.
상기 CHEI을 이용하여 상기 전하 저장막(18)에 전하들을 저장하기 위해서, 상기 게이트 전극(22)에는 제1 게이트 프로그램 전압을 인가하고, 상기 드레인(24b)에는 제1 드레인 프로그램 전압을 인가한다. 또한, 상기 소오스(24a)를 접지시킨다. 예를 들면, 상기 제1 게이트 프로그램 전압은 6~10V이고, 상기 제1 드레인 프로그램 전압은 2~5V일 수 있다. 이에 따라, 상기 소오스(24a)와 상기 드레인(24b) 사이에 강한 횡방향 전기장(lateral electric field)이 발생된다. 그 결과, 상기 드레인(24b) 근처의 채널 영역에서 열 전자들(hot electrons)이 발생하게 된다. 상기 열 전자들은 상기 플로팅 바디(14)와 상기 게이트 절연막(16)의 에너지 장벽을 넘어 상기 게이트 절연막(16) 및 전하 저장막(18) 사이의 계면 또는 상기 전하 저장막(18) 내에 주입된다. 상기 주입된 열 전자들에 의해 상기 선택된 셀 트랜지스터의 문턱 전압이 높아지게 된다.
이와는 다른 방법으로, 상기 F/N 터널링을 이용하여 상기 전하 저장막(18)에 전하들을 저장하기 위해서, 상기 게이트 전극(22)에는 제2 게이트 프로그램 전압을 인가하고, 상기 드레인 및 소오스(24b, 24a)는 접지시킨다. 상기 제2 게이트 프로그램 전압은 상기 제1 게이트 프로그램 전압보다 더 높다. 예를 들면, 상기 제2 게이트 프로그램 전압은 8~20V일 수 있다. 높은 제2 게이트 프로그램 전압에 의해, 상기 채널 영역으로부터 전자들은 상기 전하 저장막(18)쪽으로 터널링되어 상기 게이트 절연막(16) 및 전하 저장막(18) 사이의 계면 또는 상기 전하 저장막(18) 내에 주입된다. 상기 주입된 전자들에 의해 상기 선택된 셀 트랜지스터의 문턱 전압이 높아지게 된다.
또한, 상기 전하 저장막(18)에 전하들이 소거된 상태가 되도록 하기 위해서 핫 홀 인젝션( HHI, Hot Hole Injection)을 이용할 수 있다.
이 경우에, 상기 소오스(24a) 및 상기 드레인(24b)을 접지시킨다. 상기 게이트 전극(22)에 음 전압인 게이트 소거 전압을 인가한다. 예를 들면, 상기 게이트 소거 전압은 -8 내지 -15V일 수 있다. 이에 따라, 상기 소오스(24a) 또는 상기 드레인(24b)과 상기 플로팅 바디(14) 사이에 발생되는 핫 홀들이 상기 게이트 절연막(16)과 상기 전하 저장막(18) 사이의 계면 또는 상기 전하 저장막(18) 내에 주입되어 소거 동작이 이루어진다.
3단계 : 상위 비트 데이터 쓰기 단계 (프로그래밍 또는 소거)
상기 선택된 셀에 포함되어 있는 플로팅 바디(14)에 제2 비트의 데이터를 써 넣는다. 본 실시예에서는 상기 제2 비트가 멀티 레벨 데이터의 상위 비트(MSB, most significant bit)에 해당하는 것으로 설명한다. 상기 데이터 쓰기 동작에 의해, 선택된 셀은 상기 플로팅 바디(14)에 홀들이 저장된 상태 또는 상기 플로팅 바디에 홀들이 소거된 상태 중 어느 하나의 상태가 된다.
본 실시예에서, 상기 플로팅 바디(14)에 홀들이 저장된 상태는 프로그래밍 상태 또는 데이터 1이 기록된 상태로 정하고, 상기 홀들이 소거된 상태는 소거 상태 또는 데이터 0이 기록된 상태로 정한다. 한편, 상기 제2 비트의 데이터는 멀티 레벨 데이터의 상위 비트에 해당되므로, 상기 홀들이 저장된 상태는 상위 비트의 데이터가 1인 (1,1), (1,0) 중 어느 하나로 써지게 되며, 상기 홀들이 소거된 상태는 상위 비트의 데이터가 0인 (0,1), (0,0) 중 어느 하나로 써지게 된다.
상기 플로팅 바디(14)에 홀들이 저장하기 위한 방법의 예로는, 충격 이온화, GIDL(Gate induced drain leakage), 바이폴라 정션 트랜지스터 방식(BJT, bipolar junction Treansistor) 등을 들 수 있다. 이들 중 하나의 방식으로 플로팅 바디에 홀들을 저장할 수 있다.
이하에서는, 먼저 충격 이온화에 의해 프로그래밍하는 방법, GIDL 및 바이폴라 정션 트랜지스터 방식에 의해 프로그래밍하는 방법에 대해 각각 설명한다.
충격 이온화에 의한 프로그래밍
상기 충격 이온화를 이용하여 상기 플로팅 바디(14)에 홀을 저장하기 위해서, 상기 게이트 전극(22)에 문턱 전압 이상의 제3 게이트 전압을 인가한다. 상기 드레인(24b)에 제2 드레인 프로그램 전압을 인가한다. 또한, 상기 소오스(24a)를 접지시킨다. 이 때, 상기 제3 게이트 전압은 1.5 내지 3V이고, 상기 제2 드레인 프로그램 전압은 2 내지 4V 정도일 수 있다.
상기와 같이 전압들을 인가하면, 상기 드레인(24b) 근처의 상기 플로팅 바디(14) 내에서 전자-홀 쌍(electron-hole pair)들이 발생된다. 상기 전자 홀 쌍에서, 상기 전자들은 상기 소오스(24a) 및 상기 드레인(24b)을 통하여 소거된다. 반면, 상기 홀들은 상기 플로팅 바디(14) 내에 축적(accumulation)된다. 상기 축적된 홀들은 상기 플로팅 바디(14)의 전위를 상승시킨다. 상기 플로팅 바디(14)의 전위 상승에 의하여 상기 문턱 전압은 낮아지게 된다.
GIDL을 이용한 프로그래밍
상기 설명한 것과 다른 방법으로, 상기 GIDL 이용하여 상기 플로팅 바디에 홀을 저장하기 위해서는, 상기 게이트 전극(22)에 음 전압인 제4 게이트 프로그램 전압을 인가한다. 상기 소오스(24a) 및 상기 드레인(24b)에 양(positive) 전압을 인가한다.
그 결과, 상기 소오스(24a) 및 상기 드레인 (24b) 근처의 상기 플로팅 바디(14) 내에 전자-홀 쌍들이 발생한다. 상기 전자들은 상기 소오스(24a) 및 상기 드레인(24b)을 통하여 소거된다. 반면, 상기 홀들은 상기 플로팅 바디(14) 내에 축적된다. 상기 축적된 홀들은 상기 플로팅 바디(14)의 전위를 상승시킨다. 상기 플로팅 바디(14)의 전위 상승에 의하여 상기 셀 트랜지스터의 문턱 전압은 낮아지게 된다.
바이폴라 정션 트랜지스터 방식을 이용한 프로그래밍
상기 바이폴라 정션 트랜지스터 방식의 프로그래밍은 소오스/ 플로팅 바디 및 드레인 구조가 NPN 바이폴라 트랜지스터 또는 PNP 바이폴라 트랜지스터인 것을 이용하여 상기 플로팅 바디에 홀을 저장한다.
구체적으로, 상기 소오스/ 플로팅 바디는 포워드 바이어스가 되도록 하고, 상기 플로팅 바디/ 드레인은 리버스 바이어스가 되도록함으로써 홀을 발생시키고 채널 영역에 홀을 축척시킨다. 즉, 상기 홀은 상기 게이트 절연막 바로 아래의 기판 표면에 생성된다. 이 후, 상기 게이트 전극에 음 전압을 인가하고, 상기 드레인 및 소오스는 접지시킴으로써 상기 채널 영역의 홀들이 유지되도록 한다. 상기와 같이, 게이트 전극에 음 전압을 인가하고, 상기 드레인 및 소오스는 접지하는 것을 홀드(hold) 상태라고 할 수 있으며, 동작을 수행한 이 후에는 항상 홀드 상태가 되도록 한다.
상기 바이폴라 정션 트랜지스터 방식을 이용한 프로그래밍은 셀 트랜지스터의 문턱 전압을 바꾸는 방식과는 다소 다르다. 즉, 상기 채널 영역에 홀들이 축적되었는지 여부에 따라, 턴 온 또는 턴 오프되도록 하는 방식이다.
그러므로, 상기 셀 트랜지스터의 채널 영역에 홀들이 축적된 경우에는 턴 온 상태가 되므로, 게이트에 음 전압이 인가되고, 드레인에 읽기 전압이 인가되면 전류가 흐른다. 반면에, 셀 트랜지스터의 채널 영역에 홀들이 축적되지 않은 경우에는 턴 오프 상태가 되므로, 게이트에 음 전압이 인가되고, 드레인에 읽기 전압이 인가되면 전류가 전혀 흐르지 않는다. 때문에, 상기 셀 트랜지스터가 프로그래밍되었는지 여부에 따라 전류의 차이가 매우 커지게 되어 센싱 마진이 매우 증가한다. 이로인해, 전류를 이용하여 상기 플로팅 바디에 저장된 데이터를 용이하게 읽어낼 수 있다.
소거
상기 충격 이온화 또는 GIDL을 이용하여 프로그래밍하는 경우에는, 다음의 방법을 통해 데이터가 소거될 수 있다.
첫 번째 방법으로, 상기 플로팅 바디(14)에 축적된 홀들은 드레인(24b)을 통해 소거시킬 수 있다. 구체적으로, 상기 소오스(24a)를 접지시킨다. 상기 게이트 전극(22)에 양(positive)의 제5 게이트 전압을 인가한다. 상기 드레인 영역(24b)에 음(negative)의 제3 드레인 소거 전압을 인가한다. 이 경우, 상기 제5 게이트 전압은 1.5 내지 3V이고, 상기 드레인 전압은 -2 내지 -4V일 수 있다.
이와는 다른 방법으로, 상기 소오스(24a) 및 드레인(24b)에 음의 전압을 인가하고, 상기 게이트 전극(22)은 부유되게(floated)할 수도 있다. 이 경우에, 상기 소오스(24a) 및 드레인(24b)에 인가되는 음의 전압은 각각 -2V일 수 있다. 또는 상기 소오스(24a)에 인가되는 전압이 0V인 경우에, 상기 드레인(24b)에 인가되는 전압은 -2V일 수도 있다.
한편, 충격 이온화 또는 GIDL을 이용하여 프로그래밍 및 소거하는 경우, 상기 플로팅 바디(14)의 도핑 농도가 충분히 높지 않아서, 대기 상태(standby)에서 상기 플로팅 바디(14)가 완전 공핍될 수 있다. 이 경우에는 상기 쓰기 동작 및 읽기 동작 시에 기판(10) 표면 아래에 음 전압인 백 게이트 전압(back gate voltage)을 인가하여야 한다. 즉, 상기 매립 절연막(12) 아래의 기판(10)에 강한 음의 전압을 인가함으로써, 상기 플로팅 바디(14)가 부분적인 공핍 상태가 되도록 하여야 한다. 통상적으로, 상기 백 게이트 전압은 -30 내지 -50V정도로 인가될 수 있다.
이와는 달리, 상기 바이폴라 정션 트랜지스터 방식을 이용하여 프로그래밍하였을 경우에는, 다음의 방법을 통해 데이터가 소거될 수 있다.
구체적으로, 게이트에 음의 전압이 인가되어 있는 홀드 상태에서 게이트에 양의 전압을 인가한다. 이 경우 전압 장벽이 낮아져 채널영역에 축적된 홀들이 소거되고, 이 후에는 다시 상기 홀드 상태가 되도록 한다.
상기 설명한 단계들을 수행함으로써 선택된 셀에 2 비트의 데이터를 기록할 수 있다.
상기 상위 비트 데이터의 경우에는 상기 쓰기 동작 이 후에, 상기 플로팅 바 디(14)에 저장된 홀이 누설되지 않도록 주기적으로 리프레시하여야 한다.
표 1 내지 표 4는 셀에 2 비트 데이터를 기록하기 위한 구체적인 조건들을 프로그램 방식별로 각각 기록한 것이다. 표 1 내지 4 에서의 전압은 절대적인 값이 아니며, 입력될 수 있는 전압의 일 예임을 알려둔다.
<표 1>
Figure 112008049279317-PAT00001
<표 2>
Figure 112008049279317-PAT00002
<표 3>
Figure 112008049279317-PAT00003
<표 4>
Figure 112008049279317-PAT00004
상기 표 1 내지 표 4에서 개시한 것과 같이 다양한 방법으로 하나의 셀에 2 비트의 데이터를 기록할 수 있다.
상기 설명에서는, 상기 전하 저장막에 저장되는 데이터가 LSB이고, 상기 플로팅 바디에 저장되는 데이터가 MSB이었다. 그러나, 이와는 다른 실시예로, 상기 전하 저장막에 저장되는 데이터가 MSB가 되고 상기 플로팅 바디에 저장되는 데이터가 LSB가 되도록 할 수도 있다. 이 경우에는, 플로팅 바디에 데이터를 먼저 기록한 후 상기 전하 저장막에 데이터를 기록한다. 이 때, 상기 플로팅 바디 및 전하 저장막에 각각 데이터를 기록하기 위한 전압을 인가하는 방식은 설명한 것과 동일하다. 그러므로, 더 이상의 설명은 생략한다.
도 5a 내지 5d는 셀 트랜지스터에 데이터를 기록하였을 때의 각 셀 트랜지스터의 전하 및 홀의 저장 상태를 도시한 단면도이다.
도 5a 내지 5d는 상위 비트가 충격 이온화 또는 GIDL를 이용하여 프로그래밍 또는 소거 되었을 때의 저장상태이다.
도 5a는 데이터 (0, 0)가 기록되었을 때의 전하 상태이다. 도 5b는 데이터 (1, 0)가 기록되었을 때의 전하 상태이다. 도 5c는 데이터 (0, 1)가 기록되었을 때의 전하 상태이다. 도 5d는 데이터 (1, 1)이 기록되었을 때의 전하 상태이다.
도 6은 셀 트랜지스터에 데이터를 기록하였을 때, 각 데이터 별로 셀 트랜지스터의 문턱 전압의 분포를 도시한 것이다.
도 6에 도시된 것과 같이, 셀 트랜지스터의 문턱 전압을 큰 순서대로 차례로 나열하면, 전하 저장막에 전하가 프로그래밍되어 있는 데이터 (0,0) 상태, 전하 저장막에 전하가 프로그래밍되고 플로팅 바디에 홀이 프로그래밍되어 있는 데이터 (1,0) 상태, 전하 저장막 및 플로팅 바디가 모두 소거된 (0,1) 상태, 플로팅 바디에 홀이 프로그래밍된 (1,1) 상태 순이 된다.
상기 도 2에 도시된 것과 같은 셀 트랜지스터에 데이터를 기록하고, 데이터 기록 상태에 따른 게이트 전압 대 읽기 전류값을 시뮬레이션하였다.
도 7은 셀 트랜지스터에 기록된 데이터에 따른 게이트 전압 대 읽기 전류를 나타낸 그래프이다.
사용된 셀 트랜지스터는 게이트 길이가 3㎛이고, 게이트 너비가 4㎛이다. 또한, 드레인 전압으로 0.5V를 인가하였으며, 백 게이트 전압은 -40V를 인가하였다.
도 7을 참조하면, 도면 부호 100은 전하 저장막에 전하가 프로그래밍되어 있는 데이터 (0,0) 상태에서의 게이트 전압에 따른 읽기 전류이다. 도면 부호 102는 전하 저장막에 전하가 프로그래밍되고 플로팅 바디에 홀이 프로그래밍되어 있는 데이터 (1,0) 상태에서의 게이트 전압에 따른 읽기 전류이다. 도면 부호 104는 전하 저장막 및 플로팅 바디가 모두 소거된 (0,1) 상태에서의 게이트 전압에 따른 읽기 전류이다. 도면 부호 106은 플로팅 바디에 홀이 프로그래밍된 (1,1) 상태에서의 게이트 전압에 따른 읽기 전류이다.
도시된 것과 같이, 셀 트랜지스터의 데이터 기록 상태에 따라 게이트 전압 대 읽기 전류값이 달라짐을 알 수 있다. 또한, 상기 셀 트랜지스터의 데이터 기록 상태에 따라 상기 셀 트랜지스터의 문턱 전압이 달라짐을 알 수 있다.
데이터 읽기 동작
상기 설명한 방법에 의해 셀 트랜지스터에 멀티 비트의 데이터를 기록할 수 있다. 이하에서는 상기 셀 트랜지스터에 기록된 데이터를 읽는 방법에 대해 간단하 게 설명한다.
읽기 동작 방법1 (전류 센싱 방법)
도 8은 전류 센싱에 의한 데이터 읽기 방법을 설명하기 위한 것이다. 도 2 및 도 8을 참조로 데이터 읽기 방법을 설명한다.
먼저, 메모리 셀들 중에서 읽기 동작을 수행할 셀을 선택한다.
상기 선택된 셀의 게이트 전극(22)에 읽기 전압을 인가하고, 상기 선택된 셀의 드레인(24b)에 읽기용 드레인 전압을 인가하고, 상기 선택된 셀의 소오스(24a)에 상기 읽기용 드레인 전압 보다 낮은 전압을 인가한다. 상기 소오스를 접지 상태가 되도록 할 수도 있다.
상기 게이트 전극(22)에 읽기 전압(Vread)을 인가하면, 선택된 셀에 기록되어 있는 데이터에 따라 전류값이 달라지게 된다.
상기 선택된 셀에서 출력되는 드레인 전류를 비교 전류들(reference currents)과 비교하여 상기 선택된 셀의 멀티 레벨 데이터를 읽어낸다.
보다 구체적으로 설명하면, 상기 비교 전류들은 하위 비트 데이터를 구분하기 위한 비교 전류값 1(ref1)과, 상위 비트 데이터를 구분하기 위한 비교 전류값 2(ref2) 및 비교 전류값 3(ref3)을 포함할 수 있다. 예를들어, 상기 비교 전류값 1(ref1)은 상기 게이트 전극(22)에 상기 읽기 전압(Vread)이 인가되었을때, 하위 비트 데이터가 0 일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해진다. 상기 비교 전류값 2(ref2)는 하위 비트 데이터가 1로 결정되었을 경우, 상기 게이트 전극(22)에 상기 읽기 전압이 인가되는 조건에서 상위 비트 데 이터가 0일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해진다. 또한, 상기 비교 전류값 3(ref3)은 하위 비트 데이터가 0으로 결정되었을 경우, 상기 게이트 전극(22)에 상기 읽기 전압이 인가되는 조건에서 상위 비트 데이터가 0 일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해진다.
이 경우에 상기 셀의 데이터를 읽기 위하여, 상기 드레인 전류와 비교 전류값 1(ref1)과의 비교 과정을 먼저 수행한다. 상기 드레인 전류가 비교 전류값 1(ref1)보다 높으면 하위 비트가 데이터 1로 센싱된 것이고, 상기 드레인 전류가 비교 전류값1(ref1) 보다 낮으면 하위 비트가 데이터 0으로 센싱된 것이다.
상기 하위 비트가 데이터 1로 센싱된 경우에는 상기 드레인 전류와 상기 비교 전류값 2(ref2)를 다시 비교한다. 상기 드레인 전류가 비교 전류값 2보다 높으면 상위 비트가 데이터 1로 센싱되어 데이터(1,1)로 읽혀지고, 상기 드레인 전류가 비교 전류값 2(ref2) 보다 낮으면 상위 비트가 데이터 0으로 센싱되어 데이터 (0,1)로 읽혀진다.
이와는 달리, 상기 하위 비트가 데이터 0으로 센싱된 경우에는 상기 드레인 전류와 상기 비교 전류값 3(ref3)을 다시 비교한다. 상기 드레인 전류가 비교 전류값 3보다 높으면 상위 비트가 데이터 1로 센싱되어 데이터(1,0)로 읽혀지고, 상기 드레인 전류가 비교 전류값 3(ref3) 보다 낮으면 상위 비트가 데이터 0으로 센싱되어 데이터 (0,0)로 읽혀진다.
이와같이, 상기 선택된 셀의 멀티 레벨 데이터를 읽기 위하여 2회의 비교 과 정이 필요하게 된다.
읽기 동작 방법2 (전압 센싱 방법)
도 9는 전압 센싱에 의한 데이터 읽기 방법을 설명하기 위한 것이다.
메모리 셀들 중에서 읽기 동작을 수행할 셀을 선택한다.
상기 선택된 셀의 드레인(24b)에 읽기용 드레인 전압을 인가하고, 상기 선택된 셀의 소오스(24a)에 상기 읽기용 드레인 전압 보다 낮은 전압을 인가한다. 상기 소오스를 접지 상태가 되도록 할 수도 있다.
상기 게이트 전극(22)에 읽기용 비교 전압들을 인가하고, 상기 읽기용 비교 전압(refV1~refV3)이 인가된 상태에서 전류가 흐르는지 여부를 판단함으로써 셀의 멀티 레벨 데이터를 읽어낸다.
구체적으로, 상기 읽기용 비교 전압들은 하위 비트를 구분하기 위한 비교 전압 1(ref V1)과, 상위 비트를 구분하기 위한 비교 전압2 (ref V2)및 비교 전압 3(ref V3)을 포함할 수 있다. 예를들어, 상기 비교 전압 1(ref V1)은 하위 비트 데이터가 0일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해진다. 상기 비교 전압 2(ref V2)는 하위 비트 데이터가 1로 결정되었을 경우, 상위 비트 데이터가 0일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해진다. 또한, 상기 비교 전압 3(ref V3)은 하위 비트의 데이터가 0으로 결정되었을 경우, 상위 비트가 0 일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해진다.
이 경우에 상기 셀의 데이터를 읽기 위하여, 상기 게이트에 비교 전압 1(ref V1)을 인가하였을 때에 셀 트랜지스터가 턴 온되어 드레인 전류가 흐르는 지 여부를 판단한다. 즉, 상기 드레인 전류가 기준 전류 이상이면 상기 하위 비트 데이터가 1로 센싱된 것이고, 상기 드레인 전류가 기준 전류 이하이면 상기 하위 비트가 데이터 0으로 센싱된 것이다.
상기 하위 비트가 데이터 1로 센싱된 경우에는 상기 게이트에 비교 전압 2(ref V2)를 인가하고 상기 셀 트랜지스터가 턴 온되어 드레인 전류가 설정된 흐르는지 여부를 판단한다. 즉, 상기 드레인 전류가 기준 전류 이상이면 상위 비트 데이터가 1로 센싱되어 데이터 (1,1)로 읽혀진다. 반면에, 상기 드레인 전류가 기준 전류보다 낮으면 상위 비트가 데이터 0으로 센싱되어 데이터 (0,1)로 읽혀진다.
이와는 달리, 상기 하위 비트가 데이터 0으로 센싱된 경우에는 상기 게이트에 비교 전압 3(ref V3)을 인가하고 상기 셀 트랜지스터가 턴 온되어 드레인 전류가 흐르는지 여부를 판단한다. 즉, 상기 드레인 전류가 기준 전류 이상이면 상위 비트 데이터가 1로 센싱되어 데이터 (1,0)로 읽혀진다. 반면에, 상기 드레인 전류가 기준 전류보다 낮으면 상위 비트가 데이터 0으로 센싱되어 데이터 (0,0)로 읽혀진다.
읽기 동작 방법3 (전압 및 전류 센싱 방법)
도 10은 전압 및 전류 센싱에 의한 데이터 읽기 방법을 설명하기 위한 것이다.
메모리 셀들 중에서 읽기 동작을 수행할 셀을 선택한다.
상기 선택된 셀의 드레인(24b)에 읽기용 드레인 전압을 인가하고, 상기 선택된 셀의 소오스(24a)에 상기 읽기용 드레인 전압 보다 낮은 전압을 인가한다. 상기 소오스(24a)를 접지 상태가 되도록 할 수도 있다.
상기 게이트 전극(22)에 읽기용 비교 전압(ref V)을 인가하고, 상기 읽기용 비교 전압(ref V)이 인가된 상태에서 전류가 흐르는지 여부를 판단함으로써 셀의 하위 비트 데이터를 읽어낸다. 상기 읽기용 비교 전압(ref V)은 하위 비트 데이터가 0 일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해진다.
이 경우에, 상기 셀의 하위 비트 데이터를 읽기 위하여, 상기 게이트 전극(22)에 상기 비교 전압(ref V)을 인가하였을 때에 셀 트랜지스터가 턴 온되어 드레인 전류가 흐르는지 여부를 판단한다. 즉, 상기 드레인 전류가 기준 전류 이상이면 상기 하위 비트가 데이터 1로 센싱된 것이고, 상기 드레인 전류가 기준 전류 이하이면 상기 하위 비트가 데이터 0으로 센싱된 것이다.
상기와 같이 하위 비트 데이터는 전압을 이용하여 센싱된다. 상기 하위 비트의 경우, 데이터 0 및 1 간의 문턱 전압 차이가 크므로 전압을 이용한 센싱이 매우 용이하다.
상기와 같이 하위 비트 데이터가 센싱되면, 상기 센싱된 하위 비트 데이터에 따라 상기 게이트 전극(22)에 제1 읽기 전압(Vread1) 또는 제2 읽기 전압(Vread2)을 인가하고 드레인 전류의 값에 따라 상위 비트를 센싱한다.
구체적으로, 상기 하위 비트 데이터가 1일 경우에 상기 제1 읽기 전 압(Vread1)이 상기 게이트 전극(22)에 인가된다. 한편, 비교 전류값 1(ref1')은 하위 비트 데이터가 1로 결정되었을 때, 상기 게이트 전극에 상기 제1 읽기 전압이 인가되는 조건에서 상위 비트 데이터가 0 일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해진다. 상기 셀의 데이터를 읽기 위하여, 상기 하위 비트 데이터가 1일 경우에, 상기 게이트에 제1 읽기 전압(Vread1)을 인가하고, 측정된 드레인 전류와 비교 전류값 1(ref1')을 비교한다. 상기 측정된 드레인 전류가 상기 비교 전류값 1(ref1')보다 높으면 데이터 1로 센싱되어 데이터 (1, 1)로 읽혀진다. 이와는 달리, 상기 측정된 드레인 전류가 상기 비교 전류값 1(ref1')보다 낮으면 데이터 0으로 센싱되어 데이터 (0, 1)로 읽혀진다.
한편, 상기 하위 비트 데이터가 0일 경우에 상기 제2 읽기 전압(Vread2)이 상기 게이트 전극(22)에 인가된다. 한편, 비교 전류값 2(ref2')은 하위 비트 데이터가 0으로 결정되었을 때, 상기 게이트 전극(22)에 제2 읽기 전압이 인가되는 조건에서 상위 비트 데이터가 0 일 때의 드레인 전류와 데이터 1일 때의 드레인 전류 사이의 값으로 정해진다. 상기 셀의 데이터를 읽기 위하여, 상기 하위 비트 데이터가 0일 경우에, 상기 게이트 전극(22)에 제2 읽기 전압(Vread2)을 인가하고, 측정된 드레인 전류와 비교 전류값 2(ref2')를 비교한다. 상기 측정된 드레인 전류가 상기 비교 전류값 2(ref2')보다 높으면 데이터 1로 센싱되어 데이터 (1, 0)로 읽혀진다. 이와는 달리, 상기 측정된 드레인 전류가 상기 비교 전류값 2(ref2')보다 낮으면 데이터 0으로 센싱되어 데이터 (0, 1)로 읽혀진다.
상기와 같이 상위 비트 데이터는 전류를 이용하여 센싱한다. 상기 상위 비트 의 경우, 데이터 0 및 1 간의 문턱 전압 차이가 크지 않으므로 전압을 이용한 데이터 센싱이 용이하지 않아서 전류를 이용하여 데이터를 센싱하는 것이 더 바람직하다.
상기 설명한 것과 같이, 본 발명의 동작 방법에 의하면 하나의 셀 내에 2 비트의 데이터를 저장할 수 있다. 특히, 하나의 셀에서 서로 다른 저장 위치에 2 비트의 데이터를 저장할 수 있어서, 셀의 데이터 저장 상태의 구분이 용이하다. 본 발명은 하나의 셀 내에 2 비트의 데이터가 저장됨에 따라, 고용량을 요구하는 메모리 소자의 셀의 동작 시에 다양하게 이용할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 구동 방법을 실현시킬 수 있는 일 실시예에 따른 메모리 소자의 단위 셀을 나타내는 단면도이다.
도 2는 본 발명에 따른 반도체 메모리 소자의 구동 방법을 설명하기 위한 개략적인 등가 회로도이다.
도 3은 본 발명의 구동 방법을 실현시킬 수 있는 다른 실시예에 따른 메모리 소자의 셀을 나타내는 단면도이다.
도 4는 본 발명에 따라 셀에 데이터를 쓰는 방법을 설명하기 위한 개략적인 플로우 차트이다.
도 5a 내지 5d는 셀 트랜지스터에 데이터를 기록하였을 때의 각 셀 트랜지스터의 전하 및 홀의 저장 상태를 도시한 단면도이다.
도 6은 셀 트랜지스터에 데이터를 기록하였을 때, 각 데이터 별로 셀 트랜지스터의 문턱 전압의 분포를 도시한 것이다.
도 7은 셀 트랜지스터에 기록된 데이터에 따른 게이트 전압 대 읽기 전류를 나타낸 그래프이다.
도 8은 전류 센싱에 의한 데이터 읽기 방법을 설명하기 위한 것이다.
도 9는 전압 센싱에 의한 데이터 읽기 방법을 설명하기 위한 것이다.
도 10은 전압 및 전류 센싱에 의한 데이터 읽기 방법을 설명하기 위한 것이다.

Claims (29)

  1. 기판 내에 배치된 플로팅 바디, 상기 플로팅 바디에 절연되게 배치되는 게이트 전극, 상기 게이트 전극의 양측의 기판 내에 배치되는 소오스 및 드레인, 및 상기 플로팅 바디와 상기 게이트 전극 사이에 개재되는 전하 저장막을 구비하는 메모리 셀에서,
    상기 전하 저장막에 제1 비트의 데이터를 기록하는 단계; 및
    상기 플로팅 바디에 제2 비트의 데이터를 기록하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 기록 방법.
  2. 제1항에 있어서, 상기 제1 비트의 데이터를 기록하는 단계는, 상기 전하 저장막에 전하를 저장하거나 또는 상기 전하 저장막에 전하를 소거하는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 기록 방법.
  3. 제2항에 있어서, 상기 전하 저장막에 전하를 저장하는 것은 핫 케리어 인젝션 또는 F/N 터널링을 이용하는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 기록 방법.
  4. 제2항에 있어서, 상기 전하 저장막에 전하를 저장하는 것은,
    상기 게이트 전극에 제1 게이트 프로그래밍 전압을 인가하고, 상기 드레인에 제1 드레인 프로그래밍 전압을 인가하고, 상기 소오스에 상기 제1 프로그래밍 드레인 전압 보다 낮은 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  5. 제2항에 있어서, 상기 전하 저장막에 전하를 저장하는 것은,
    상기 게이트 전극에 제2 게이트 프로그래밍 전압을 인가하고, 상기 드레인 및 소오스는 접지시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  6. 제2항에 있어서, 상기 전하 저장막에 전하를 소거하는 것은,
    상기 게이트 전극에 음의 제2 게이트 소거 전압을 인가하고, 상 상기 드레인 및 소오스는 접지시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  7. 제1항에 있어서, 상기 제2 비트의 데이터를 기록하는 단계는, 상기 플로팅 바디에 홀을 저장하는 것 또는 상기 플로팅 바디에 홀을 소거하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  8. 제7항에 있어서, 상기 플로팅 바디에 홀을 저장하는 것은 충격 이온화, GIDL(gate-induced drain leakage), 및 바이폴라 정션 트랜지스터 방식(Bipolar junction transistor)로 이루어지는 군에서 선택된 어느 하나의 방법을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  9. 제7항에 있어서, 상기 플로팅 바디에 홀을 저장하는 것은,
    상기 게이트 전극에 제3 게이트 프로그래밍 전압을 인가하고, 상기 드레인에 제2 드레인 프로그래밍 전압을 인가하고, 상기 소오스에 상기 제2 드레인 프로그래밍 전압보다 낮은 전압을 인가하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  10. 제7항에 있어서, 상기 플로팅 바디에 홀을 저장하는 것은,
    상기 게이트 전극에 음 전압인 제4 게이트 프로그래밍 전압을 인가하고, 상기 소오스 및 드레인에 양 전압을 인가하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  11. 제7항에 있어서, 상기 플로팅 바디에 홀을 소거하는 것은,
    상기 게이트 전극에 양의 제5 게이트 전압을 인가하고, 상기 드레인에 음 전압인 제3 소거 전압을 인가하고, 상기 소오스를 접지시키는 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  12. 제7항에 있어서, 상기 플로팅 바디에 홀을 저장하는 것은,
    상기 소오스 및 플로팅 바디가 포워드 바이어스가 되고, 상기 플로팅 바디 및 드레인이 리버스 바이어스가 되도록, 상기 소오스, 플로팅 바디 및 드레인에 전압을 인가하여 채널 영역에 홀을 축척시키는 단계; 및
    상기 채널 영역에 축적된 홀이 유지되도록 상기 게이트 전극에 음전압을 인가하고, 상기 소오스 및 드레인을 접지시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  13. 제12항에 있어서, 상기 플로팅 바디에 홀을 소거하는 것은,
    상기 소오스 및 플로팅 바디의 전압 장벽이 낮아지도록, 상기 소오스, 플로팅 바디 및 드레인에 전압을 인가하여 채널 영역에 홀을 제거시키는 단계; 및
    상기 게이트 전극에 음전압을 인가하고, 상기 소오스 및 드레인을 접지시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  14. 제1항에 있어서, 상기 제1 비트는 셀이 갖는 멀티 레벨 데이터의 하위 비트이고, 상기 제2 비트는 셀이 갖는 멀티 레벨 데이터의 상위 비트인 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  15. 제1항에 있어서, 상기 제1 비트는 셀이 갖는 멀티 레벨 데이터의 상위 비트이고, 상기 제2 비트는 셀이 갖는 멀티 레벨 데이터의 하위 비트인 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  16. 제1항에 있어서, 상기 플로팅 바디에 기록되어 있는 제2 비트의 데이터를 주기적으로 리프레시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 기록 방법.
  17. 기판 내에 배치된 플로팅 바디, 상기 플로팅 바디에 절연되게 배치되는 게이트 전극, 상기 게이트 전극의 양측의 기판 내에 배치되는 소오스 및 드레인, 및 상기 플로팅 바디와 상기 게이트 전극 사이에 개재되는 전하 저장막을 구비하는 메모리 셀에서,
    상기 게이트 전극에 읽기 전압을 인가하고, 상기 메모리 셀의 드레인에 읽기용 드레인 전압을 인가하고, 상기 메모리 셀의 소오스에 상기 읽기용 드레인 전압보다 낮은 전압을 인가하는 단계; 및
    상기 메모리 셀에서 출력되는 드레인 전류를 비교 전류들(reference currents)과 각각 비교하여 상기 메모리 셀의 멀티 레벨 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 읽기 방법.
  18. 제17항에 있어서, 상기 비교 전류들은 하위 비트 데이터를 구분하기 위한 비교 전류값1, 상위 비트 데이터를 구분하기 위한 비교 전류값2 및 비교 전류값3을 포함하는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 읽기 방법.
  19. 제18항에 있어서,
    상기 비교 전류값 1은 상기 게이트 전극에 읽기 전압이 인가된 조건에서 하위 비트 데이터가 0 일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해지고,
    상기 비교 전류값 2는 하위 비트의 데이터가 1로 결정되었을 경우, 상기 게이트 전극에 읽기 전압이 인가된 조건에서 상위 비트 데이터가 0 일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해지고,
    상기 비교 전류값 3은 하위 비트 데이터가 0으로 결정되었을 경우, 상기 게이트 전극에 읽기 전압이 인가된 조건에서 상위 비트 데이터가 0 일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해지는 것을 특징으로 하는 반도체 메모리 소자의 데이터 읽기 방법.
  20. 제19항에 있어서, 상기 멀티 레벨 데이터를 출력하는 단계는,
    상기 드레인 전류와 상기 비교 전류값1을 비교하여 하위 비트 데이터를 구분하는 단계;
    상기 하위 비트 데이터가 1일 때 상기 드레인 전류와 상기 비교 전류값2를 비교하여 상위 비트 데이터를 구분하는 단계; 및
    상기 하위 비트 데이터가 0일 때 상기 드레인 전류와 상기 비교 전류값3을 비교하여 상위 비트 데이터를 구분하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 읽기 방법.
  21. 기판 내에 배치된 플로팅 바디, 상기 플로팅 바디에 절연되게 배치되는 게이트 전극, 상기 게이트 전극의 양측의 기판 내에 배치되는 소오스 및 드레인, 및 상기 플로팅 바디와 상기 게이트 전극 사이에 개재되는 전하 저장막을 구비하는 메모리 셀에서,
    상기 드레인에 읽기용 드레인 전압을 인가하고, 상기 소오스에 상기 읽기용 드레인 전압보다 낮은 전압을 인가하는 단계;
    상기 게이트 전극에 읽기용 비교 전압들을 순차적으로 인가하는 단계; 및
    상기 각각의 읽기용 비교 전압이 인가된 상태에서 드레인 전류가 흐르는지 여부를 판단함으로써 셀의 멀티 레벨 데이터를 출력하는 단계를 포함하는 것을 특징으로 반도체 메모리 소자에서 데이터 읽기 방법.
  22. 제21항에 있어서, 상기 읽기용 비교 전압들은 하위 비트 데이터를 구분하기 위한 비교 전압1, 상위 비트 데이터를 구분하기 위한 비교 전압2 및 비교 전압3을 포함하는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 읽기 방법.
  23. 제22항에 있어서,
    상기 비교 전압1은 하위 비트 데이터가 0 일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해지고,
    상기 비교 전압 2는 하위 비트의 데이터가 1로 결정되었을 경우, 상위 비트 데이터가 0 일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해지고,
    상기 비교 전압 3은 하위 비트 데이터가 0으로 결정되었을 경우, 상위 비트 데이터가 0 일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해지는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 읽기 방법.
  24. 제23항에 있어서, 상기 멀티 레벨 데이터를 출력하는 단계는,
    상기 게이트 전극에 상기 비교 전압1 이 인가되었을 때의 드레인 전류가 흐르는지 여부에 따라 하위 비트 데이터를 구분하는 단계;
    상기 하위 비트 데이터가 1일 때 상기 게이트 전극에 비교 전압 2를 인가하고, 드레인 전류가 흐르는지 여부에 따라 상위 비트 데이터를 구분하는 단계; 및
    상기 하위 비트 데이터가 0일 때 상기 게이트 전극에 비교 전압 3을 인가하고, 드레인 전류가 흐르는지 여부에 따라 상위 비트 데이터를 구분하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 읽기 방법.
  25. 기판 내에 배치된 플로팅 바디, 상기 플로팅 바디에 절연되게 배치되는 게이트 전극, 상기 게이트 전극의 양측의 기판 내에 배치되는 소오스 및 드레인, 및 상기 플로팅 바디와 상기 게이트 전극 사이에 개재되는 전하 저장막을 구비하는 메모리 셀에서,
    상기 드레인에 읽기용 드레인 전압을 인가하고, 상기 소오스에 상기 읽기용 드레인 전압 보다 낮은 전압을 인가하는 단계;
    상기 게이트 전극에 읽기용 비교 전압을 인가하는 단계;
    상기 읽기용 비교 전압이 인가된 상태에서 드레인 전류가 흐르는지 여부를 판단함으로써 하위 비트 데이터를 구분하는 단계;
    상기 하위 비트의 데이터가 1일 때, 상기 게이트 전극에 제1 읽기 전압을 인가하고, 출력되는 드레인 전류를 비교 전류1과 비교하여 멀티 레벨 데이터를 출력하는 단계; 및
    상기 하위 비트의 데이터가 0일 때, 상기 게이트 전극에 제2 읽기 전압을 인가하고, 출력되는 드레인 전류를 비교 전류2와 비교하여 멀티 레벨 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 읽기 방법.
  26. 제25항에 있어서, 상기 읽기용 비교 전압은 하위 비트 데이터가 0 일 때의 문턱 전압과 데이터가 1일 때의 문턱 전압 사이의 값으로 정해지는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 읽기 방법.
  27. 제25항에 있어서, 상기 제1 읽기 전압은 상기 제2 읽기 전압보다 낮은 값을 갖는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 읽기 방법.
  28. 제25항에 있어서, 상기 비교 전류값 1은 하위 비트 데이터가 1로 결정되었을 때 상기 게이트 전극에 제1 읽기 전압이 인가되는 조건에서 상위 비트 데이터가 0 일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해지는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 읽기 방법.
  29. 제25항에 있어서, 상기 비교 전류값 2는 하위 비트 데이터가 0으로 결정되었을 때 상기 게이트 전극에 제2 읽기 전압이 인가되는 조건에서 상위 비트 데이터가 0 일 때의 드레인 전류와 데이터가 1일 때의 드레인 전류 사이의 값으로 정해지는 것을 특징으로 하는 반도체 메모리 소자에서 데이터 읽기 방법.
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