KR20100002830A - Method for formation of device isolation layer using multilayer mask - Google Patents
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Abstract
패턴 밀도에 따른 소자분리막의 높이 편차를 줄일 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다. 본 발명의 반도체 소자의 소자분리막 형성방법은 반도체 기판 위에 패드 산화막, 제1 마스크막, 중간 산화막 및 제2 마스크막의 마스크 적층 패턴을 형성하는 단계; 상기 마스크 적층 패턴을 마스크로 하고 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치가 형성된 상기 반도체 기판의 전면에 소자분리 절연막을 형성하는 단계; 상기 제2 마스크막이 드러나지 않도록 상기 소자분리 절연막을 제1 CMP 하는 단계; 상기 제2 마스크막이 드러나도록 상기 소자분리 절연막을 일부 식각하는 단계; 상기 소자분리 절연막이 상기 반도체 기판 위로 돌출되도록 상기 제2 마스크막을 선택적으로 제거하는 단계: 상기 제2 마스크막을 CMP 정지막으로 삼고 상기 돌출된 소자분리 절연막을 제2 CMP 하는 단계; 및 상기 제2 CMP를 수행한 후 상기 제2 마스크막을 제거하는 단계를 포함할 수 있다. A method of forming a device isolation film of a semiconductor device capable of reducing a height variation of a device isolation film according to a pattern density is disclosed. A method of forming a device isolation film of a semiconductor device of the present invention includes forming a mask stacked pattern of a pad oxide film, a first mask film, an intermediate oxide film, and a second mask film on a semiconductor substrate; Forming a trench in the semiconductor substrate by etching the semiconductor substrate using the mask stacked pattern as a mask; Forming a device isolation insulating film on an entire surface of the semiconductor substrate on which the trench is formed; Performing a first CMP on the device isolation insulating layer so that the second mask layer is not exposed; Partially etching the device isolation insulating layer so that the second mask layer is exposed; Selectively removing the second mask film so that the device isolation insulating film protrudes over the semiconductor substrate: using the second mask film as a CMP stop film and second CMP of the protruding device isolation insulating film; And removing the second mask layer after performing the second CMP.
Description
본 발명은 반도체 소자의 제조방법에 관한 것이고, 더욱 상세하게는 STI(shallow trench isolation) 공정을 사용하는 소자분리막의 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a device isolation film using a shallow trench isolation (STI) process.
로직 소자(logic device)는 칩 내에 다양한 소자들을 포함하며 따라서 웨이퍼 내의 패턴의 밀도가 다양하게 설계되는 경우가 많다. CMOS 이미지 센서의 경우에는 패턴 밀도가 높은 부분과 낮은 부분이 밀도 차이가 0~95%에 이를 정도로 패턴 밀도의 편차가 크다.Logic devices include a variety of devices in a chip, and therefore, the density of patterns in a wafer is often designed to vary. In the case of CMOS image sensors, the difference in pattern density is large enough that the difference between the high and low pattern densities is 0 to 95%.
한편, 웨이퍼에 CMP(chemical mechanical polishing)를 수행하는 경우 패턴 밀도에 따라 CMP 속도가 달라지게 된다. STI 소자분리막을 형성할 때 종래의 단일층의 실리콘 질화막을 정지막으로 사용하여 CMP를 수행하는 경우, 패턴 밀도가 높은 부분은 웨이퍼 위로 소자분리 절연막이 남아 있고, 패턴 밀도가 낮은 부분은 활성 영역이 손상되는 경우가 발생할 수 있다. On the other hand, when CMP (chemical mechanical polishing) is performed on the wafer, the CMP speed varies depending on the pattern density. When CMP is performed using a conventional single layer silicon nitride film as a stop film when forming the STI device isolation film, the device isolation insulating film remains on the wafer while the pattern density is high, and the active region has a low pattern density. Damage may occur.
이러한 점을 고려하면 패턴 밀도를 일정 범위 내에서 유지하도록 설계하는 것이 바람직하지만, 원하는 소자의 특성을 나타내도록 하기 위하여 패턴 밀도를 일정 범위에서 설계하지 못할 수 있다. 따라서 균일한 CMP를 수행하기 위한 설계 조건을 확보하는 것이 어려워질 수 있다. 또한, 설계 조건이 확보되더라도 CMP 수행 후 패턴 밀도에 따라 소자분리 절연막의 높이가 다르게 되어 균일한 소자 특성을 얻을 수 없는 문제가 발생할 수 있다.In view of this point, it is preferable to design the pattern density within a certain range, but it may not be possible to design the pattern density within a certain range in order to exhibit desired characteristics of the device. Therefore, it may be difficult to secure design conditions for performing uniform CMP. In addition, even if the design conditions are secured, the height of the device isolation insulating layer varies depending on the pattern density after the CMP is performed, and thus a problem in that uniform device characteristics may not be obtained.
본 발명의 목적은 패턴 밀도에 영향을 받지 않고 균일한 소자분리 절연막의 높이를 얻음으로써 소자의 특성을 향상시킬 수 있는 소자분리막의 형성방법을 제공하는데 있다. An object of the present invention is to provide a method of forming a device isolation film that can improve the characteristics of the device by obtaining a uniform height of the device isolation insulating film without being affected by the pattern density.
본 발명의 목적을 달성하기 위한 일 실시예에 따른 반도체 소자의 소자분리막 형성방법은 반도체 기판 위에 패드 산화막, 제1 마스크막, 중간 산화막 및 제2 마스크막의 마스크 적층 패턴을 형성하는 단계; 상기 마스크 적층 패턴을 마스크로 하고 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치가 형성된 상기 반도체 기판의 전면에 소자분리 절연막을 형성하는 단계; 상기 제2 마스크막이 드러나지 않도록 상기 소자분리 절연막을 제1 CMP 하는 단계; 상기 제2 마스크막이 드러나도록 상기 소자분리 절연막을 일부 식각하는 단계; 상기 소자분리 절연막이 상기 반도체 기판 위로 돌출되도록 상기 제2 마스크막을 선택적으로 제거하는 단계: 상기 제2 마스크막을 CMP 정지막으로 삼고 상기 돌출된 소자분리 절연막을 제2 CMP 하는 단계; 및 상기 제2 CMP를 수행한 후 상기 제2 마스크막을 제거하는 단계를 포함할 수 있다. According to one or more exemplary embodiments, a device isolation film forming method of a semiconductor device may include forming a mask stack pattern of a pad oxide film, a first mask film, an intermediate oxide film, and a second mask film on a semiconductor substrate; Forming a trench in the semiconductor substrate by etching the semiconductor substrate using the mask stacked pattern as a mask; Forming a device isolation insulating film on an entire surface of the semiconductor substrate on which the trench is formed; Performing a first CMP on the device isolation insulating layer so that the second mask layer is not exposed; Partially etching the device isolation insulating layer so that the second mask layer is exposed; Selectively removing the second mask film so that the device isolation insulating film protrudes over the semiconductor substrate: using the second mask film as a CMP stop film and second CMP of the protruding device isolation insulating film; And removing the second mask layer after performing the second CMP.
제1 마스크막 및 제2 마스크막은 실리콘 질화막을 포함할 수 있다. The first mask film and the second mask film may include a silicon nitride film.
상기 소자분리 절연막은 HDP 실리콘 산화막 또는 USG 산화막을 포함할 수 있다. The device isolation insulating film may include an HDP silicon oxide film or a USG oxide film.
상기 소자분리 절연막을 일부 식각하는 단계는 상기 소자분리 절연막의 상면이 상기 중간 산화막 보다 위에 오도록 상기 소자분리 절연막을 식각하는 것이 바람직하다. In the etching of the device isolation insulating film, it is preferable to etch the device isolation insulating film so that the upper surface of the device isolation insulating film is above the intermediate oxide film.
상기 소자분리 절연막을 일부 식각하는 단계는 에치백을 이용하여 수행될 수있다Part of the etching of the device isolation insulating film may be performed using an etch back.
상기 제1 CMP는 실리카를 포함하는 슬러리를 사용하여 수행될 수 있고, 상기 제2 CMP는 고선택비 슬러리를 사용하여 수행될 수 있다. 상기 고선택비 슬러리는 세리아를 포함할 수 있다. The first CMP may be performed using a slurry including silica, and the second CMP may be performed using a high selectivity slurry. The high selectivity slurry may comprise ceria.
상기 제2 마스크막의 제거는 상기 소자분리 절연막과 선택비가 높은 건식 식각을 이용하거나 인산 용액에 의한 습식각을 이용할 수 있으며, 상기 제2 마스크막의 제거는 인산 용액에 의한 습식각을 이용할 수 있다. The removal of the second mask layer may be performed by using dry etching having a high selectivity with the device isolation insulating layer, or by using wet etching by a phosphoric acid solution, and removing the second mask layer by using wet etching by a phosphoric acid solution.
본 발명에 의하면 CMP를 1,2차로 나누어 진행하며, 2차 CMP에서는 1차 CMP에 의하여 단차가 어느 정도 줄어들고 반도체 기판 위로 돌출된 부분을 CMP하게 되어 CMP 량이 줄으듦으로써 CMP 균일도를 향상시켜서 패턴 밀도에 다른 소자분리막의 높이차를 줄이고 소자특성을 향상시킬 수 있다. According to the present invention, CMP is divided into 1, 2, and 2, and in the second CMP, the step is reduced to some extent by the first CMP, and the portion of the protrusion protruding onto the semiconductor substrate is reduced by the amount of CMP. It is possible to reduce the height difference of other device isolation films and to improve device characteristics.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철 저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.
도 1a 내지 도 1g는 본 발명의 실시예에 의한 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 공정 순서대로 도시한 단면도들이다. 1A to 1G are cross-sectional views sequentially illustrating a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(10) 위에 패드 실리콘 산화막(21), 제1 실리콘 질화막(22), 중간 실리콘 산화막(23) 및 제2 실리콘 질화막(24)을 순서대로 형성하여 마스크막 적층구조(20)를 형성한다. 마스크막 적층구조(20)를 패터닝하여 소자분리막 형성을 위한 마스크막 적층패턴(20)을 형성한다. Referring to FIG. 1A, a mask layer stack structure is formed by sequentially forming a pad
도 1b를 참조하면, 마스크막 적층패턴(20)을 마스크로 삼고 반도체 기판(10)을 식각하여 반도체 기판(10) 내에 소자분리용 트렌치(15)를 형성한다. 트렌치(15)의 측벽에 측벽 산화막(미도시)과 라이너 질화막(미도시)을 형성할 수 있다. Referring to FIG. 1B, the
도 1c를 참조하면, 트렌치(15)가 형성된 반도체 기판(10)의 전면에 소자분리 절연막(30)을 형성한다. 소자분리 절연막(30)은 HDP(high density plasma: 고밀도 플라즈마) 실리콘 산화막, USG(undoped silicated glass) 실리콘 산화막과 같은 실리콘 산화막으로 형성할 수 있다. 이때 소자분리 절연막(30)은 패턴 밀도가 높은 부분에서 패턴 밀도가 낮은 부분에서보다 반도체 기판(10) 위로 더 높게 형성된다. 왜냐하면 패턴 밀도가 높은 곳은 트렌치의 면적이 작아서 반도체 기판(10) 위로 형성되는 소자분리 절연막(30)이 패턴 밀도가 낮은 곳보다 더 많기 때문이다. Referring to FIG. 1C, an
도 1d를 참조하면, 제1 실리콘 질화막(22)이 드러나지 않도록 소자분리 절연막(30)에 대한 1차 CMP를 수행한다. 이때에는 제1 실리콘 질화막(22)이 CMP 정지막으로 사용되지 않으며, 제1 실리콘 질화막(22)이 드러나기 전에 CMP를 종료한다. 1차 CMP에서는 고선택비 슬러리를 사용하지 않고 실리카 슬러리를 사용하여 수행하며, 패턴 밀도가 다른 부분에서의 소자분리 절연막(30)의 높낮이 편차를 어느 정도 줄일 수 있다. Referring to FIG. 1D, the first CMP is performed on the device
도 1e를 참조하면, 소자분리 절연막(30)을 일부 제거하여 제2 실리콘 질화막(24)이 드러나도록 한다. 이때 소자분리 절연막(30)의 상면이 제1 실리콘 질화막(22)의 상면보다 높도록 소자분리 절연막(30)의 제거량을 조절한다. 소자분리 절연막(30)의 일부 제거는 에치백을 이용할 수 있다. Referring to FIG. 1E, a portion of the
도 1f를 참조하면, 제2 실리콘 질화막(24)을 선택적으로 제거한다. 이때 제2 실리콘 질화막(24)은 선택비가 높은 건식 식각에 의하거나 또는 인산 용액을 이용한 습식 식각에 의하여 제거할 수 있다. 중간 산화막(23)이 식각 방지막으로 작용하여 제1 실리콘 질화막(22)이 식각되는 것을 방지한다. 제2 실리콘 질화막(24)이 제거되면 소자분리 절연막(30)의 상면이 제1 실리콘 질화막(22)의 상면 위로 돌출되어 남게 된다. Referring to FIG. 1F, the second
도 1g를 참조하면, 제1 실리콘 질화막(22) 위로 돌출되어 있는 소자분리 절연막(30)에 대하여 제2 실리콘 질화막(24)을 정지막으로 삼고 2차 CMP를 수행한다. 이때에는 실리콘 질화막에 대한 선택비가 높은 고선택비 CMP를 수행할 수 있다. 고선택비 CMP의 슬러리는 세리아를 포함할 수 있다. Referring to FIG. 1G, secondary CMP is performed using the second
2차 CMP에서는 제1 CMP에서 소자분리 절연막(30)의 높이 편차가 어느 정도 줄어든 상태에서 수행된다. 그리고 소자분리 절연막(30)이 제1 실리콘 질화막(22) 위로 돌출된 부분만을 제거하면 되므로 CMP를 수행할 양이 작아져서 오버 CMP의 양도 작아진다. 소자분리 절연막(30)이 어느 정도 평탄화되어 있고 CMP할 양이 작으므로, 2차 CMP를 수행한 후 소자분리 절연막(30)의 높이가 패턴 밀도에 영향을 받지 않고 균일하게 형성될 수 있다. In the second CMP, the height deviation of the
도 1h를 참조하면, 제1 실리콘 질화막(22)을 선택적으로 제거한다. 인산 용액을 이용한 습식 식각에 의하여 제1 실리콘 질화막(22)을 제거할 수 있다.Referring to FIG. 1H, the first
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. Although the embodiments of the present invention have been described in detail above, the present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes without departing from the technical spirit of the present invention are made. It will be apparent to one of ordinary skill in the art that this is possible.
도 1a 내지 도 1g는 본 발명의 실시예에 의한 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 공정 순서대로 도시한 단면도들이다. 1A to 1G are cross-sectional views sequentially illustrating a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 반도체 기판 21: 패드 산화막100
22: 제1 실리콘 질화막 23: 중간 산화막22: first silicon nitride film 23: intermediate oxide film
24: 제2 실리콘 질화막 30: 소자분리 절연막24: second silicon nitride film 30: device isolation insulating film
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2008
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| KR20180058414A (en) * | 2016-11-24 | 2018-06-01 | 삼성전자주식회사 | An active pattern structure and a semiconductor device including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20080630 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |