KR20090122214A - 전계 효과 트랜지스터용 에피택셜 기판 - Google Patents

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Abstract

본 발명은, 전계 효과 트랜지스터용 에피택셜 기판을 제공한다. 전계 효과 트랜지스터용 에피택셜 기판은, 하지 기판과 동작층 사이에, Ga를 포함하는 질화물계 3-5족 반도체 에피택셜 결정이 마련되고, 질화물계 3-5족 반도체 에피택셜 결정은, (i), (ii) 및 (iii)을 포함한다. (i) Ga 또는 Al을 포함하고, 주기율표에 있어서 Ga와 동일한 주기에 있으며 또한 원자 번호가 작은 보상 불순물 원소가 첨가된 고저항 결정층을 포함하는 제1 완충층, (ii) 제1 완충층의 동작층측에 적층된 Ga 또는 Al을 포함하는 제2 완충층, (iii) 고저항 결정층과 동작층 사이에 마련된, 무첨가 혹은 공핍 상태를 유지할 수 있을 정도의 미량 억셉터 불순물을 함유하는 고순도 에피택셜 결정층.
전계 효과 트랜지스터용 에피택셜 기판

Description

전계 효과 트랜지스터용 에피택셜 기판{EPITAXIAL SUBSTRATE FOR FIELD EFFECT TRANSISTOR}
본 발명은, 질화물계 3-5족 반도체를 이용한 전계 효과 트랜지스터(이하, FET라고 칭함)용 에피택셜 기판에 관한 것이다.
질화물계 3-5족 반도체 에피택셜 기판을 이용한 전계 효과 트랜지스터(이하, GaN-FET라고 칭함)는, GaN층을 채널층으로서 구동하도록 구성된 전계 효과 트랜지스터이고, 종래의 GaAs, AlGaAs, InGaAs, InGaP, AlInGaP 등의 에피택셜 반도체 결정층을 채널층으로 한 구조의 FET에 비해, 높은 내압을 갖는 것, 내열성이 높은 것, 구성 재료의 환경 부하가 작은 것 등으로부터 최근 급속히 주목을 모으고 있는 소자이다.
GaN-FET에는 동작층의 구조로부터 여러 가지의 형식이 있지만, 특히, 격자 정수가 상이한 질화물 반도체 재료의 계면 근방에 유기되는 이차원 전자 가스(이하, 2DEG라고 칭함)를 채널로서 구동하는 형식의 것은, GaN-HEMT라고 불리고 있고, 상기 특징에 부가하여, 고주파 특성이 우수하며, 높은 전력 밀도를 갖는 등의 특징을 겸비하고, 실용화가 강하게 기대되고 있는 것이다.
GaN-HEMT는, 하지(下地) 기판 상에 전자선 에피택셜 성장법(이하, MBE법이라 고 칭함), 유기 금속 기상 성장법(이하, MOVPE법이라고 칭함) 등에 의해 에피택셜 결정을 적층하고, 이것을 포토리소그래피에 의해 원하는 디바이스 형상으로 가공하여 만들어진다. 이러한 GaN-HEMT의 구조의 예로서는 예컨대 문헌을 참고할 수 있다.
이러한 GaN-HEMT용 에피택셜 기판의 제작을 위한 반도체 결정의 적층 방법으로서 예컨대 MOVPE법을 사용한 경우, 단결정 사파이어, 단결정 실리콘카바이드(이하, SiC라고 칭함), 단결정 실리콘 등의 하지 기판을 반응로 내에서 가열하고, 여기에 원료 가스인 트리메틸갈륨, 트리메틸알루미늄, 암모니아, 도펀트 가스를 순차적으로 공급하며, 기판 상에서 열분해시킴으로써, AlN 완충층, 언도프 GaN층(이하, ud-GaN이라고 칭함), 언도프 AlGaN(이하, ud-AlGaN이라고 칭함), n형 AlGaN(이하, n-AlGaN이라고 칭함)을 순차적으로 퇴적함으로써, 미리 결정된 층 구조의 에피택셜 기판을 얻을 수 있다.
앞에서 예시한 층 구조인 경우, 2DEG는 ud-AlGaN층과 ud-GaN층의 계면에 형성되어, 이것이 채널이 되어, FET으로서 동작한다. AlN 완충층 및 ud-GaN층의 채널을 포함하지 않는 하층측(이하, ud-GaN 완충층이라고 칭함)은, 이용되는 하지 기판과 채널 형성층의 격자 정수차, 열팽창 계수차에 의한 에피택셜 성장 시의 미스 매칭을 완화하고, 결함이 적은 채널층을 형성하기 위해 도입되어 있다. 전술한 단결정사파이어, SiC, 단결정 실리콘 등의 하지 기판은 어느 것이나 GaN 결정과의 사이에 큰 격자 정수차와 열팽창률차를 갖기 때문에, 이들의 기판을 이용한 FET의 제작에 있어서는, ud-GaN 완충층이 충분한 완충 효과를 발휘하도록 하기 위해, 두껍 게(통상 1 ㎛ 이상) 성장하는 것이 일반적이다. 이러한 완충층에 대해서는, 예컨대, 「3족 질화물 반도체, 아카사키 이사무 편저, 바이후칸(1999) p157을 참조할 수 있다.
이하에서는 일반적 의론(議論)으로 하기 위해, 「3족 질화물 반도체」, 아카사키 이사무 편저, 바이후칸(1999) p157, p291에 있어서의 AlN 완충층의 역할을 갖는 층을 제1 완충층, ud-GaN 완충층의 역할을 갖는 층을 제2 완충층이라고 부르기로 한다. GaN-HEMT의 동작에 있어서는, 소스 전극으로부터 주입된 전류는, 채널부만을 통해 드레인 전극에 유입되는 것이 이상적이고, 제1 완충층, 제2 완충층에 전류가 흐르는 것은 바람직하지 않다. 혹시 만일 제1 완충층, 제2 완충층에 전류가 흐른 경우, 게이트 전극에 전압을 인가함으로써 채널을 전기적으로 공지화시켜도, 소스 전극과 드레인 전극 사이에 흐르는 전류는 완전하게 차단되지는 않는다. 이에 따라 핀치 오프 특성의 악화, 드레인 누설의 증가 등의 문제가 발생한다. 또한, 이 불필요한 전류 성분은 2DEG와는 상이한 낮은 이동도를 갖기 때문에, 고주파 전압에서 게이트 전극을 구동하는 경우에는 주파수 분산 등의 악영향을 미친다. 또한, 이들의 바람직하지 않은 불필요한 전류는 인접하는 다른 소자에도 유입하여, 인접 소자의 임계값 전압을 변동시키는 등의 간섭을 야기한다.
FET에 생기는 전술한 여러 가지의 문제를 피하기 위해서는, 제1 완충층, 제2 완충층 혹은 그 일부를 절연하는, 즉 채널 전류의 크기에 비교하여 영향을 무시할 수 있을 정도의 전류밖에 흐르지 않을 정도로 고저항화하는 것이 유효하다. 이 부분에 고저항인 층이 형성되면, 소스 전극으로부터 유입된 전자는 이 층에 차단되 고, 그보다 하부에는 배어 나오지 않기 때문에, FET는 용이하게 핀치 오프될 수 있다. 또한, 일반적으로 질화물 3-5족 단결정은 화학적, 물리적 안정성이 매우 높고, 기판에 도달할수록 깊은 소자 분리 가공이 매우 곤란한 것이지만, 이와 같이 고저항층을 도입한 경우, 고저항층까지의 깊이에 대해서만 소자 분리 가공을 실시할 수 있으면, 인접 소자에의 간섭을 용이하게 방지할 수도 있다.
그러나, 고저항인 질화물 3-5족 단결정을 에피택셜 성장시키는 것은 용이하지 않다. 일반적 조건에서 에피택셜 성장한 질화물 3-5족 단결정은, 예컨대 고의로 불순물 첨가를 하지 않더라도 n형의 높은 전도성을 나타내기 쉽다. 이 이유로서, 질화물 3-5족 단결정이 비교적 고온으로 성장되기 때문에, 결정 중에서 해리압이 높은 질소원자가 이탈하기 쉽고, 그 빈 구멍이 자유 전자를 발생하기 때문이라고 하는 해석이나, 기상 성장법에 있어서는 대기중보다 용이하게 혼입하는 불순물인 산소의 혼입에 의해 질화물 3-5족 단결정으로 얕은 도너 준위를 가지고, 용이하게 자유 전자를 발생하여 2n형의 전도성을 부여하기 위해라고 하는 해석 등이 있다. GaN 결정이 나타내는 n형 전도성의 원인에 대해서는, 예컨대, Chris G.Van de Walle, Catherine Stampfl, J. Crystal Growth 189/190(1998) 505-510을 참조할 수 있다.
또한, 결정의 적층 구조에 기인하는 이유도 있다. 즉, 전술한 바와 같이 질화물 3-5족 단결정은 하지 기판상과의 사이에 큰 격자 정수차를 갖기 때문에, 결정 중에는 여러 가지의 결정 결함이 다수 존재한다. 이 결함은 결함종에 고유의 준위를 가지고, 그 중의 어떤 것은 용이하게 이온화하여, 결정에 도전성을 가져온다.
에피택셜 결정 반도체를 고저항화하는 방책의 하나로서, 결정 중에 전하 보상형 불순물을 도입하는 방법이 있다. 전하 보상형 불순물이란, 금제대(禁制帶) 중에 전자를 수용하는 깊은 준위를 형성하는 불순물을 말한다. 이 불순물을 포함하는 층에 유입된 전자는, 조속하게 이 준위에 포획되어 속박된다. 따라서, 이 불순물을 다량으로 도핑한 반도체층은 매우 저항이 높은 층으로서 이루어진다. 이러한 방책에 의한 고저항층의 실현과, FET에 적용한 경우의 효과에 대해서는 주지되어 있고, 예컨대 비화갈륨계 반도체에서는, 에피택셜 성장된 AlGaAs 반도체 결정 중에, 산소를 도핑함으로써 깊은 억셉터 준위를 형성하고, 고저항의 에피택셜층을 실현한 예는, Sasajima Y., Fukuhara N., Hata M., Maeda T., Okushi, H., Power Semiconductor Materials and Devices Symposium, 425-430(1997)에서 참조할 수 있다. 또한, 이 에피택셜층을 FET의 완충층에 적용하여 양호한 핀치 오프 특성을 얻은 예는 일본 특허 제2560562호 공보에서 참조할 수 있다.
이러한 방책은 질화갈륨계 반도체라도 유효하면 기대할 수 있고, 이미 여러 가지의 검토가 이루어져 보고되고 있다. 예컨대, D. S. Katzer, D. F. Storm, S. C. Binari, J. A. Roussos, B. V. Shanabrook, J. Crystal Growth 251 (2003) 481-486.에서는 MBE법으로 GaN 결정에 벨륨(Be)을 도핑한 완충층을 이용한 GaN-HEMT가 보고되어 있다. 여기에 따르면, GaN층은 벨륨을 도핑함으로써 가로 방향의 누설 전류가 3자릿수나 저감되고, 이 층을 완충층에 이용한 FET에서는 핀치 오프 특성이 현저하게 향상된 것이 보고되어 있다.
또한, J.B. Webb, H.Tang, S. Rolfe, J. A. Bardwell, Appl. Phys. Lett., 75(1999) 953.에서는 MBE에서 GaN 결정에 탄소(C)를 도핑한 완충층 상에 AlGaN/GaN의 헤테로 구조를 에피택셜 성장시킨 예가 보고되어 있다. 여기에 따르면, 탄소를 도핑함으로써 저항율 106 Ωcm로 매우 고저항인 GaN 완충층을 얻을 수 있고, 그 위에 적층된 AlGaN/GaN 헤테로 구조에 유기된 2DEG는 이동도 1200 ㎠/V/S로 양호한 특성을 얻을 수 있다고 보고되어 있다.
이들의 보고에 따르면, 이들의 불순물을 GaN층에 도핑하고, FET에 적용한 경우, FET의 특성 개선에는 일정한 효과를 기대할 수 있다고 되어 있다.
그러나, 전술한 종래 기술에 있어서는, 이하와 같은 제조 상의 문제를 갖고 있다. 벨륨은 매우 강한 독성을 갖는 것이 알려져 있고, 안전성 및 환경에의 부하가 매우 크며, 제조에의 적용은 반드시 현실적이지 않다. 그리고, 탄소는 질화갈륨결정을 구성하는 갈륨원자(이하 Ga로 함), 질소원자(이하 N으로 함)보다도 현저하게 원자 반경이 크고(Ga; 0.76 Å, N; 1.57 Å, C; 2.46 Å), 고농도로 결정 중에 도핑하면 결정의 격자 간격을 어지럽혀, 결정성을 악화시킨다.
또한, MOVPE법에서는, 탄소의 원료 가스로서 일반적으로 사브롬화탄소나 사염화탄소 등이 이용되지만, 이들은 분자 내에 브롬이나 염소를 갖기 때문에, 반응로에 도입되면 브롬 가스나 염소 가스가 발생되고, 이 가스가 에피택셜층을 에칭하여 결정성을 저하시킨다. 또한, GaN 결정의 성장에서는, 갈륨원료 가스로서 테트라메틸갈륨이나 테트라에틸갈륨이 일반적으로 이용되지만, 이들이 Ga로서 결정화되는 반응에서는, 동시에 C를 방출하고, 이것이 에피택셜층에 취입되는 것이 알려져 있다. 이 취입량은 기층(氣層) 성장의 파라미터인 성장 속도, 성장 압력 등에 의해 빠르게 변화된다. 즉 MOVPE법에 있어서 C 농도는 다른 도핑 재료와 같이 반응로에의 C전구체의 유입량 제어만으로 정밀도 좋게 제어하는 것이 어렵다.
또한, 상기와 같은 제조 상의 문제점을 회피하여 제조할 수 있었더라도, 보상 불순물이 층 내에 존재하면 FET 특성에 별도의 문제점을 가져오는 경우가 있다. 즉, 보상 불순물이란 원래의 정상 상태에서 전자를 포획하고 부동화하는 것이기 때문에, 보상 불순물이 채널층 근방으로 확산함으로써, FET 동작에 관계되는 채널 전자의 주행 그 자체에도 영향을 미치게 한다. 그 영향은 1-5 특성에서의 킨크(kink)(400)의 발생 등, FET에 있어서 바람직하지 않은 파형의 흐트러짐이 되어 발현된다.
본 발명의 목적은, 종래 기술에 있어서의 전술한 문제점을 해결할 수 있는 전계 효과 트랜지스터용 에피택셜 기판을 제공하는 것에 있다.
본 발명자 등은, 상기 과제를 해결하기 위해 검토한 결과, 본 발명을 완성하는 것에 이르렀다. 본 발명은, 다음 (1)∼(12)를 제공한다.
(1) 하지 기판과 동작층 사이에, Ga를 포함하는 질화물계 3-5족 반도체 에피택셜 결정이 마련되어 이루어지는 전계 효과 트랜지스터용 에피택셜 기판으로서, 질화물계 3-5족 반도체 에피택셜 결정은, (i), (ii) 및 (iii)을 포함한다.
(i) Ga 또는 Al을 포함하고, 주기율표에 있어서 Ga와 동일한 주기에 있으며 또한 원자 번호가 작은 보상 불순물 원소가 첨가된 고저항 결정층을 포함하는 제1 완충층,
(ii) 제1 완충층의 동작층측에 적층된 Ga 또는 Al을 포함하는 제2 완충층,
(iii) 고저항 결정층과 동작층 사이에 마련된, 무첨가 혹은 공핍 상태를 유지할 수 있을 정도의 미량 억셉터 불순물을 함유하는 고순도 에피택셜 결정층.
(2) 제1 완충층에 포함되는 보상 불순물이 V, Cr, Mn 및 Fe로 이루어지는 군에서 선택되는 (1)에 기재된 기판.
(3) 제1 완충층에 포함되는 보상 불순물이 Mn인 (2)에 기재된 기판.
(4) 제1 완충층에 포함되는 보상 불순물 농도가 1E10 cm-3∼1E20 cm-3인 (1)∼(3) 중 어느 하나에 기재된 기판.
(5) 제1 완충층이 AlN 혹은 GaN으로 이루어지는 (1)∼(4) 중 어느 하나에 기재된 기판.
(6) 제1 완충층이 AlN으로 이루어지는 (5)에 기재된 기판.
(7) 제2 완충층이 AlxGa1-xN(0≤x≤0.2)로 이루어지는 (1)∼(6) 중 어느 하나에 기재된 기판.
(8) 제2 완충층의 두께가 5000 Å 이상인 (1)∼(7) 중 어느 하나에 기재된 기판.
(9) 고순도 에피택셜 결정층에 포함되는 억셉터 불순물이 Mg, Mn 및 Zn으로 이루어지는 군에서 선택되는 (1)∼(8) 중 어느 하나에 기재된 기판.
(10) 고순도 에피택셜 결정층의 두께가 200 Å 이상인 (1)∼(9) 중 어느 하나에 기재된 기판.
(11) 고순도 에피택셜 결정층의 (0004)면으로부터의 XRD 로킹 커브의 반값 폭이 3000초 이하인 (1)∼(10) 중 어느 하나에 기재된 기판.
(12) 상기 (1)∼(11) 중 어느 하나에 기재된 기판을 이용하여 얻어지는 전계 효과 트랜지스터.
도 1은 본 발명의 실시형태를 도시하는 모식적 구조도이다.
도 2는 MOVPE용 성장 장치의 개략도이다.
도 3은 실시예 2에서 얻어진 GaN-HEMT의 모식적 구조를 도시한다.
도 4는 실시예 2에서 얻어진 GaN-HEMT 샘플(d)의 DC 전압 인가 시의 전류-전압 특성을 도시한다.
도 5는 실시예 2에서 얻어진 GaN-HEMT 샘플(e)의 DC 전압 인가 시의 전류-전압 특성을 도시한다.
도 6은 실시예 2에서 얻어진 GaN-HEMT 샘플(f)의 DC 전압 인가 시의 전류-전압 특성을 도시한다.
<도면의 주요 부분에 대한 부호의 설명>
1: 하지 기판 2: AlN 제1 완충층
3: AlGaN 제2 완충층 4: ud-GaN 고순도 에피택셜 결정층
5: ud-AlGaN층 10: FET용 에피택셜 기판
100, 101, 106: 매스플로어 컨트롤러 102: 항온층
103: 용기 104, 118: 고압 가스 봄베
105, 119: 가압 밸브 107: 반응로
108: 저항 가열기 110: 기판 홀더
112: 배기구 301: 소스 전극
302: 게이트 전극 303: 드레인 전극
304: 소자 분리홈 400: 킨크
FET용 에피택셜 기판
도면을 참조하여 본 발명을 설명한다. 도 1은 본 발명의 실시형태인 GaN-HEMT용 에피택셜 기판을 설명하기 위한 모식적 층 구조도이다.
FET용 에피택셜 기판(10)은, 하지 기판(1) 상에, Ga를 포함하는 질화물계 3-5족 반도체 에피택셜 결정, 그 위에 동작층이 마련되어 있는 층 구조를 갖고 있다. 상세하게는, 하지 기판(1) 상에, Mn이 도핑된 AlN 제1 완충층(2), Mn이 도핑된 AlGaN 제2 완충층(3), 및 ud-GaN 고순도 에피택셜 결정층(4)이 이 순서대로 적층되어 있다. Ga를 포함하는 질화물계 3-5족 반도체 에피택셜 결정은, AlN 제1 완충층(2), 제2 완충층(3), 고순도 에피택셜 결정층(4)을 포함한다. 또한, 고순도 에피택셜 결정층(4) 상에는, ud-AlGaN층(5)이 동작층으로서 적층되어 있다. 이하, 각 층에 대해 설명한다.
하지 기판
하지 기판은, 예컨대, 사파이어 단결정, SiC, 실리콘 단결정으로 이루어진 다. 하지 기판은, 통상, 반절연성, 도전성, 바람직하게는 반절연성이다. 결정 성장에 필요한 결함이 적은 기판이 시판되어 있기 때문에 이것을 사용하면 좋다.
제1 완충층
제1 완충층은, Ga 또는 Al을 포함하고, 바람직하게는 AlN, GaN, 보다 바람직하게는 AlN을 포함한다. 또한, 제1 완충층은, 고저항 결정층을 포함한다.
도 1에서는, AlN 제1 완충층(2)에는 Mn이 도핑되어 있다. 이에 따라, AlN 제1 완충층(2)은, 고저항 결정층이 된다. Mn은, 완충층을 고저항 결정층으로 하기 위해 도핑하는 보상 불순물 원소의 일례이고, 보상 불순물 원소는 Mn에 한정되지 않는다. 보상 불순물 원소는, 주기율표에 있어서 Ga와 동일한 주기에 있고, 또한 원자 번호가 작은 원소이면 좋다. 예컨대, Mn 대신에, V, Cr, Fe라도 좋다. 보상 불순물도핑 농도는, 통상 1E10 ㎝-3 이상, 바람직하게는 1E13 ㎝-3 이상, 보다 바람직하게는 1E15 ㎝-3 이상이고, 통상 5E20 ㎝-3 이하, 바람직하게는 1E20 ㎝-3 이하, 보다 바람직하게는 1E19 ㎝-3 이하이다. 본 실시형태에서는, AlN 제1 완충층(2), AlGaN 제2 완충층(3)의 양쪽에 Mn을 도핑하여 양 층을 고저항 결정층으로 하고 있지만, AlN 제1 완충층(2)을 고저항 결정층으로만 하여도 좋다.
제1 완충층은, 두께가, 통상 50 Å∼2000 Å이고, 생산성과 효과의 균형 관점에서, 바람직하게는 100 Å 이상, 보다 바람직하게는 200 Å 이상이며, 바람직하게는 1000 Å 이하이다.
이와 같이, AlN 제1 완충층(2)을 고저항 결정층으로 함으로써, FET 동작을 위한 전류가 동작층 이외에 흐르는 것을 유효하게 저지할 수 있다.
제2 완충층
제2 완충층은, Ga 또는 Al을 포함하고, 바람직하게는 AlxGa1-xN을 포함한다. x는 통상, 0≤x≤0.2, 바람직하게는 0≤x≤0.1, 보다 바람직하게는 0≤x≤0.2를 만족한다.
도 1에서는, AlGaN 제2 완충층(3)에는, AlN 제1 완충층(2)과 동일하게, Mn이 도핑되어 있다. 이에 따라 AlGaN 제2 완충층(3)은 고저항 결정층이 된다. 제2 완충층의 보상 불순물 원소는, 주기율표에 있어서 Ga와 동일한 주기에 있고, 또한 원자 번호가 작은 원소이면 좋으며, 예컨대, V, Cr, Mn, Fe, 바람직하게는 Mn이다. 보상 불순물 도핑 농도는, 통상 1E10 ㎝-3 이상, 바람직하게는 1E13 ㎝-3 이상, 보다 바람직하게는 1E15 ㎝-3 이상이고, 통상 5E20 ㎝-3 이하, 바람직하게는 1E20 ㎝-3 이하, 보다 바람직하게는 1E19 ㎝-3 이하이다. AlGaN 제2 완충층(3)은, 두께가, 바람직하게는 5000 Å 이상, 보다 바람직하게는 10000 Å보다 두껍고, 가장 바람직하게는 15000 Å 이상이며, 통상 50000 Å 이하이다.
본 실시형태와 같이, AlN 제1 완충층(2), AlGaN 제2 완충층(3)을 고저항 결정층으로 함으로써, FET 동작을 위한 전류가 동작층 이외에 흐르는 것을 유효하게 저지할 수 있다.
고순도 에피택셜 결정층
고순도 에피택셜 결정층은, 고저항 결정층과 동작층 사이에 마련된다. 또한, 고순도 에피택셜 결정층은, 무첨가 혹은 공핍 상태를 유지할 수 있을 정도의 미량 억셉터 불순물을 함유한다.
도 1에서는, 상술한 내용을 만족하는 ud-GaN 고순도 에피택셜 결정층(4)이, ud-AlGaN층(5)에서 발생하는 2DEG를 원활하게 소스 드레인 사이에 흘릴 수 있도록 하기 위해 마련되어 있다.
고순도 에피택셜 결정층은, 두께가, 바람직하게는 200 Å 이상, 보다 바람직하게는 500 Å 이상, 가장 바람직하게는 2000 Å 이상이고, 통상, 30000 Å 이하이다.
또한, 고순도 에피택셜 결정층은, (0004)면으로부터의 XRD 로킹 커브의 반값폭이, 통상, 3000초 이하이다.
동작층
동작층은, 예컨대, ud-AlGaN을 포함한다. 동작층의 두께는, 원하는 핀치 오프 전압 깊이, gm 특성이 되도록 설정하면 좋다. 너무 두껍게 하면 고순도 에피택셜 결정층과의 격자 미스 매칭의 영향이 커져 결정이 열화하고, 얇게 하면 게이트 내압이 열화하는 폐해가 있기 때문에, 바람직하게는 50 Å 이상, 보다 바람직하게는 100 Å 이상, 더욱 바람직하게는 200 Å 이상이며, 바람직하게는 800 Å 이하, 보다 바람직하게는 600 Å 이하, 더욱 바람직하게는 400 Å 이하이다.
에피택셜 기판의 제조 방법
본 발명의 FET용 에피택셜 기판은, 예컨대, MOVPE법, MBE법, 히드라이드기층 성장법 등을 이용하여 에피택셜 결정을 적층하는 방법에 의해 제조하면 좋다.
도 2는 MOVPE용 성장 장치의 개략도이다. 도 2의 장치에서는, 고압 가스 봄베(118) 내의 캐리어 가스는, 감압 밸브(119)를 통해, 매스플로우 컨트롤러(MFC)(101)에 의해 유량 제어되고, 항온층(102)에 의해 원하는 온도로 제어된 용기(103) 내에 도입되며, 용기(103) 내의 3족 원료 내에서 버블링된다. 버블링에 의해, 용기(103)의 공극은 항온층(102)의 온도로 정해진 증기압의 3족 원료로 채워지고, 증기압과 캐리어 가스 유량에 따른 양의 3족 원료 가스가 반응로(107)에 도입된다.
이와 같이 하여 제어되는 3족 원료의 유량은, 통상, 10E-3∼10E-5 mol/min의 범위를 가진다. 3족 원료로서는, 예컨대, 트리메틸갈륨(TMG), 트리에틸갈륨(TEG) 등의 알킬갈륨, 트리메틸알루미늄(TMA), 트리에틸알루미늄(TEA) 등의 알킬알루미늄이다. 이들은, 원하는 조성이 되도록 단독 또는 혼합하여 이용하면 좋다. 원료로서, MOVPE용 시판품을 이용하면 좋다.
5족 원료는, 고압 가스 봄베(104)에 충전되어 있고, 감압 밸브(105)에 의해 감압되며, 계속해서 MFC(106)로 유량 제어되어, 반응로(107) 내에 도입된다. 5족 원료의 도입량은, 통상, 3족 원료 가스의 50배 내지 400배이다. 5족 원료는, 예컨대, 암모니아이다. 암모니아는, 결정 성장에 필요한 고순도의 것이 시판되어 있기 때문에 이것을 사용하면 좋다.
또한, 고압 가스 봄베(118)에 충전되어 있는 캐리어 가스는, 감압 밸브(119)에 의해 감압되고, MFC(100)로 유량 제어되어 반응로(107)에도 도입된다. 캐리어 가스의 유량은, 통상, 10 SLM∼200 SLM의 범위이다.
반응로(107) 내에는, 하지 기판(1)을 유지하는 그래파이트 제조의 기판 홀더(110)가 설치되어 있다. 기판 홀더(110)는 회전 기구를 갖는다. 또한, 배면에는 저항 가열기(도시하지 않음)가 근접되어 있고, 기판 홀더(110)를 통해 하지 기판(1)을 배면에서 가열할 수 있다. AlN 완충층의 성장의 경우, 가열은, 하지 기판(1)의 표면 온도가 통상 약 650℃∼약 800℃가 되도록 행하면 좋다. 또한, GaN 완충층 하부 및 GaN 채널층, AlGaN 쇼트키층의 성장의 경우, 가열은, 하지 기판(1)의 표면 온도가 통상 약 950℃∼약 1150℃로 되도록 행하면 좋다. 반응로(107) 내에 도입된 원료 가스 증기는, 하지 기판(1)의 표면 근방에서 열분해되고, 하지 기판(1) 상에 결정으로서 성장한다. 잔류 가스 및 미분해 가스는 배기구(112)로부터 배출된다. 반응로(107) 내에 여러 가지의 원료 가스를 도입함으로써, 보상 불순물이나 Si가 도핑된/도핑되지 않은 GaN 결정, AlGaN 결정, AlN 결정을 성장시킬 수 있다.
보상 불순물의 원료는, 예컨대, 비스시클로펜타디에닐망간(EtCp2Mn)과 같은 망간화합물이다. 결정 성장에 필요한 고순도의 원료가 시판되어 있기 때문에 이것을 사용하면 좋다. 보상 불순물의 원료는, 3족 원료와 동일한 수법으로 반응로(107) 내에 도입하면 좋다.
실리콘 원료는, 예컨대, 디실란, 모노실란이다. 결정 성장에 필요한 고순도의 실리콘 원료가 시판되어 있기 때문에 이것을 사용하면 좋다. 실리콘 원료는, 5족 원료와 동일한 수법으로 반응로(107) 내에 도입하면 좋다.
캐리어 가스는, 예컨대, 수소 가스, 질소 가스이다. 이들은 단독 혹은 혼합하여 이용하면 좋다. 결정 성장에 필요한 고순도의 수소 가스, 질소 가스가 시판되어 있기 때문에 이것을 사용하면 좋다.
다음으로, MOVPE법에 의해 성장한 FET용 Mn 도핑 질화물 결정을 갖는, 도 1에 도시하는 층 구조의 GaN-HEMT의 제작예를, 도 2를 참조하여 설명한다.
세정한 하지 기판(1) 상에 Mn 도핑한 AlN 제1 완충층(2)을 미리 결정된 두께로 성장한 후, 하지 기판(1)의 온도를 미리 결정된 온도로 변경하여, 3족 원료 가스를 전환하여 Mn이 도핑된 AlGaN 제2 완충층(3)을 미리 결정된 두께로 성장시킨다. 하지 기판(1)으로서는, 사파이어 단결정 기판, SiC 기판, 실리콘 단결정 기판 등을 사용할 수 있다. 이들 기판은 반절연성인 것이 바람직하지만, 도전성인 것도 사용할 수 있다. 이들 기판은 결정 성장에 필요한 결함이 적은 것이 시판되어 있기 때문에 이들을 사용할 수 있다. 계속해서 망간 원료 가스 도입을 정지하고, ud-GaN 고순도 에피택셜 결정층(4)을 미리 결정된 두께로 성장시킨다. 계속해서 원료 가스를 전환하여, ud-AlGaN층(5)을 미리 결정된 두께로 성장시킨다. 이와 같이 하여 도 1에 도시하는 구조의 FET용 에피택셜 기판(10)을 얻을 수 있다.
AlN 제1 완충층(2)의 두께는, 통상, 50 Å∼2000 Å이고, 생산성과 효과의 균형 관점에서, 바람직하게는 100 Å∼2000 Å, 보다 바람직하게는 200 Å∼1000 Å이다. AlN 제1 완충층(2) 대신에 동일한 두께를 갖는 GaN 완충층을 이용하여도 좋다. 이 경우는 원하는 조성이 되도록 원료 가스를 변경하여, 그 이외에는 AlN 제2 완충층(2)과 동일한 수법으로 성장시키면 좋다.
AlGaN 제2 완충층(3)의 두께는, AlGaN 제2 완충층(3)이 충분히 고저항이고 또한, 그 위의 ud-GaN 고순도 에피택셜 결정층(4)에 양호한 결정성을 부여하도록 결정하면 좋다. 결정성의 판정은 XRD의 로킹 커브 측정으로 행할 수 있다. 측정 대상으로 하는 결정면으로서는 예컨대 (0002)면을 사용할 수 있다. 이 면을 측정한 경우, 양호한 특성을 얻을 수 있는 기준으로는 피크의 반값폭이 300초 이하가 되는 것이다. AlGaN 제2 완충층(3)의 두께는, 성장 조건에 현저하게 의존하지만, 바람직하게는 5000 Å 이상, 보다 바람직하게는 10000 Å보다 두껍게, 가장 바람직하게는 15000 Å 이상이다. 상한은, 바람직하게는 50000 Å 이하이다.
ud-GaN 고순도 에피택셜 결정층(4)의 두께는, 얇으면 AlGaN 제2 완충층(3)의 보상 불순물이 형성하는 깊은 준위는 2DEG로 영향을 부여하여 전류 전압 특성에 킨크 등을 생기게 하기 때문에, 두껍게 하는 것이 바람직하고, 바람직하게는 200 Å 이상, 보다 바람직하게는 500 Å 이상, 가장 바람직하게는 2000 Å 이상이다. 상한은, 통상, 30000 Å 이하이다.
ud-AlGaN층(5)의 두께는, 원하는 핀치 오프 전압 깊이, gm 특성이 되도록 설정하면 좋다. 너무 두껍게 하면 ud-GaN 고순도 에피택셜 결정층(4)과의 격자 미스 매칭의 영향이 커져 결정이 열화하고, 얇게 하면 게이트 내압이 열화하는 폐해가 있기 때문에, 바람직하게는 50 Å∼800 Å, 보다 바람직하게는 100 Å∼600 Å, 더욱 바람직하게는 200 Å∼400 Å이다.
ud-GaN 고순도 에피택셜 결정층(4)은, 전술한 바와 같이, 비도핑의 GaN 결정이라도 n형의 전도성을 갖고 있다. ud-AlGaN층(5)도, 동일하고, 이 층의 전자가 채널에 공급되어 2DEG가 형성된다. 따라서, 채널의 전자 농도를 조정할 목적으로, ud-AlGaN층(5) 대신에 실리콘 등을 도핑하여 성장시킨 n-AlGaN층을 이용하여도 좋다. 그러나, n-AlGaN층을 이용하는 경우, 불순물 산란에 의해 2DEG의 이동도가 저하할 가능성이 있다. 이것을 피하기 위해, ud-AlGaN/n-AlGaN의 적층 구조로 하여도 좋다. 이 경우에는, ud-AlGaN층과 n-AlGaN층의 합계가 전술한 두께가 되도록 설정하면 좋다.
AlxGa1-xN 제2 완충층(3)의 Al 조성(x)은, ud-GaN 고순도 에피택셜 결정층(4)의 결정성을 악화시키지 않는 범위에서 선택하면 좋고, 통상, 0≤x≤0.2, 바람직하게는 0≤x≤0.1, 보다 바람직하게는 0≤x≤0.05이다.
ud-AlGaN층(5)의 Al 조성비는, 그 두께, 원하는 2DEG 농도, 게이트 내압 등으로부터 결정된다. 즉, 조성비를 크게 하면, 이론적으로는 보다 많은 2DEG이 발생하기 때문에 트랜지스터 동작을 대전류화할 수 있고, 또한 게이트 내압도 향상한다. 한편, ud-GaN 고순도 에피택셜 결정층(4)과의 격자 정수차가 커지기 때문에, 특히 층 두께가 두꺼운 경우에 결정 결함이 발생하기 쉽게 되고, 반대로는 게이트 내압의 열화를 초래하기 쉽다. 이 때문에, 10%∼40%의 범위에서 설정하는 것이 바람직하고, 보다 바람직하게는 15%∼35%이며, 더욱 바람직하게는 20%∼30%이다.
AlN 제1 완충층(2) 및 AlGaN 제2 완충층(3) 중의 각 보상 불순물 도핑 농도는, 원하는 저항치와 AlN 결정이 자연 도핑된 백그라운드 n형 불순물 농도, 즉 자연 도핑된 n형 불순물 농도가 높고, 설계한 층의 두께가 얇은 경우에는 도핑 농도 를 높게 한다. 반대로 자연 도핑된 n형 불순물의 농도가 낮고, 층을 두껍게 설계한 경우, 도핑 농도는 낮아도 좋다. 이러한 점과 보상 불순물의 GaN 에피택셜 결정 중에의 고체 용융 한계가 있는 것, 및 극단적으로 고농도로 하면 결정성을 악화시킬 우려가 있는 것 등으로부터, 보상 불순물 도핑 농도는 1E10 ㎝-3∼5E20 ㎝-3가 바람직하지만, 보다 바람직하게는 1E13 ㎝-3∼1E20 ㎝-3이고, 더욱 바람직하게는 1E15 ㎝-3∼1E19 ㎝-3이다.
ud-GaN 고순도 에피택셜 결정층(4)의 억셉터의 도핑 농도는, 이 층이 공지화될 수 있는 하한의 농도로 한다. 너무 높으면 잉여의 억셉터가 채널의 전자도 포획하여, 킨크의 발생 등을 야기한다. 이러한 농도는 ud-GaN 고순도 에피택셜 결정층(4)의 백그라운드 농도에 의존한다. 백그라운드 농도가 높으면 도핑 농도를 높게 한다. 백그라운드 농도가 낮고, 억셉터를 도핑하지 않아도 ud-GaN 고순도 에피택셜 결정층(4)이 공지화되는 경우에는 도핑하지 않아도 좋다. 일반적으로는 0 ㎝-3∼1E17 ㎝-3의 범위에서 결정한다.
이상, 본 발명을 GaN-HEMT의 예의 경우에 대해 설명했지만, ud-GaN 고순도 에피택셜 결정층(4)보다 상부의 구조를 바꿈으로써, 그 외의 FET 구조인 MODFET, MESFET, MISFET용 에피택셜 기판 등이 제작 가능하다.
FET용 에피택셜 기판(10)을 이상과 같은 층 구조로 함으로써, 양호한 핀치 오프 특성, 양호한 소자간 분리성, 양호한 주파수 분산성을 갖는 FET용 질화물계 에피택셜 성장 반도체 결정을 제공할 수 있다. 또한, 상기와 같은 우수한 특성을 갖는 반도체 결정을, 높은 안전성과 높은 농도 안정성을 가지고 제조할 수 있으며, 그 공업적인 의의는 매우 크다.
실시예
실시예에 의해 본 발명을 더욱 상세하게 설명하지만, 본 발명은 실시예에 의해 제한되지 않는다.
실시예 1
도 2에 도시하는 장치를 이용하여, 도 1에 도시한 층 구조의 FET용 에피택셜 기판을 이하와 같이 하여 제작했다. 사파이어 단결정 기판을 600℃로 가열하고, 캐리어 가스로서 수소를 60 SLM, 암모니아를 40 SLM, 항온조 온도 30℃로 설정한 용기로부터 TMA를 40 sccm 흘리고, 항온조 온도를 30℃로 설정한 용기로부터 비스시클로펜타디에닐을[샘플(a)에서는 0 sccm, 샘플(b)에서는 200 sccm, 샘플(c)에서는 1000 sccm] 흘려, AlN 제1 완충층을 500 Å 성장시켰다. 이 때의 성장 속도는 470 Å/min였다.
기판 온도를 1040℃로 승온하고, TMA 유량을 0 sccm으로 한 후, 항온조 온도30℃로 설정한 용기로부터 TMG를 40 sccm 흘리며, 다음으로 항온조 온도를 30℃로 설정한 용기로부터 비스시클로펜타디에닐을[샘플(a)에서는 0 sccm, 샘플(b)에서는 200 sccm, 샘플(c)에서는 1000 sccm] 흘려, AlGaN 제2 완충층을 30000 Å 적층했다. 이 때의 성장 속도는 470 Å/min였다. 계속해서 기판을 실온 부근까지 온도를 낮춘 후, 반응로에서 꺼냈다.
샘플(c)의 FET용 에피택셜 기판의 제2 완충층 내의 Mn 농도를 SIMS 분석에 의해 구한 바, 2E19 ㎝-3였다. 샘플(a), (b), (c)의 FET용 에피택셜 기판의 시트 저항을 각각 측정했다. 샘플(a)에서는 434 Ω/□, 샘플(b)에서는 8000 Ω/□, 샘플(c)에서는 46811 Ω/□였다. 이러한 점에서, Mn이 결정 내에 취입되어, 형성되는 깊은 준위가 자연 도핑된 n형 캐리어를 유효하게 보상하여 감소시키고, 매우 높은 저항율의 에피택셜 반도체 결정이 생길 수 있는 것을 알 수 있었다.
실시예 2
도 2에 도시하는 장치를 이용하여, 도 3에 도시하는 층 구조의 GaN-HEMT를 제작했다. 도 3에 있어서, 도 1의 각부와 대응하는 부분에는 동일한 부호를 붙여 둔다. 우선, 하지 기판(1)으로서의 사파이어 단결정 기판을 600℃로 가열하고, 캐리어 가스로서 수소를 60 SLM, 암모니아를 40 SLM, 항온조 온도 30℃로 설정한 용기로부터 TMA를 40 sccm 흘리며, 항온조 온도를 30℃로 설정한 용기로부터 비스시클로벤타디에닐을[샘플(d)에서는 0 sccm, 샘플(e), (f)에서는 1000 sccm] 흘려, AlN 제1 완충층(2)을 500 Å 성장시켰다. 그 때의 성장 속도는 470 Å/min였다.
기판 온도를 1040℃로 승온하고, TMA 유량을 0 sccm으로 한 후, 항온조 온도 30℃로 설정한 용기로부터 TMG를 40 sccm 흘리고, 계속해서 항온조 온도를 30℃로 설정한 용기로부터 비스시클로펜타디에닐을 [샘플(d)에서는 0 sccm, 샘플(e), (f)에서는 1000 sccm] 흘리며, GaN 제2 완충층(3)을 1050 Å 적층했다.
비스시클로펜타디에닐 유량을 0 sccm으로 하고 고순도 에피택셜 결정층으로 서 ud-GaN 고순도 에피택셜 결정층(4)을[샘플(e)에서는 100 Å, 샘플(d), (f)에서는 1000 Å) 성장시켰다.
TMG의 유량을 100 sccm로 변경하여, 고온조 온도 30℃의 용기로부터 TMA를 33 sccm 흘리고, Al 조성 0.25의 ud-AlGaN층(5)을 250 Å 성장시켰다. 이 때의 성장속도는 480 Å/min였다.
기판을 실온 부근까지 온도를 낮춘 후, 반응로에서 꺼냈다. 얻어진 시료에 포토리소그래피법에 의해 레지스트 패턴을 형성한 후, 염소 가스를 이용한 ECR 플라즈마드라이 에칭에 의해, 2000 Å의 깊이까지 소자 분리 홈(304)을 형성했다. 드라이 에칭의 조건은 염소 압력 1.5E-2Pa, 플라즈마 전류 400 마이크로와트, 인가 전압 80 V이며, 이 때의 에칭율은 90 Å/min였다.
동일하게, 포토리소그래피법으로 소스 전극 및 드레인 전극 형상에 레지스트 개구를 형성하고, Ti/Al/Ni/Au 금속막을 200 Å/1500 Å/250 Å/500 Å의 두께로 증착법에 의해 적층했다. 계속해서 시료를 아세톤에 침지함으로써, 레지스트와 금속막을 리프트 오프한 후, 질소 분위기 내 800℃에서 30초 RTA 처리를 실시하여, 소스 전극(301)과 드레인 전극(303)을 형성했다.
동일하게, 포토리소그래피법으로 게이트 전극 형상의 개구를 형성하고, 개구부를 산소 플라즈마에 의해 애싱 처리했다. 애싱의 조건은 산소 압력 130 Pa, 플라즈마 전력 100 W, 애싱 시간 1분으로 했다. 계속해서, Ni/Au 금속막을 200 Å/1000 Å의 두께로 증착법으로 형성하고, 소스 전극과 동일한 수법으로 리프트 오프하여, 게이트 전극(302)을 형성했다. 게이트 전극과 동일한 수법으로 패드 전극 을 형성했다.
이와 같이 하여, 도 3에 도시하는 구조의 게이트 길이 2 ㎛, 게이트 폭 30 ㎛의 GaN-HEMT를 작성했다.
GaN-HEMT의 DC 전압 인가 시의 전류-전압 특성을 측정했다. 도 4, 도 5, 도 6에 각각, 샘플(d), (e), (f)의 결과를 도시한다. GaN층에 Mn을 도핑하고 있는 샘플(e), (f)에서는 게이트 전압을 -7 V 인가한 경우의 드레인 전류는 제로로 되어 있지(즉 핀치 오프하고 있음)만, 도핑하지 않은 샘플(d)에서는 제로로 되지 않고 핀치 오프하지 않았다. 또한, 동일하게 Mn을 도핑한 (e), (f)를 비교한 경우, 고순도 에피택셜 결정층이 얇은 샘플(e)에서는 전류-전압 곡선에 있어서 킨크가 발생했다.
본 발명의 전계 효과 트랜지스터용 에피택셜 기판은, 양호한 특성을 갖는 FET의 제조에 적합하게 사용된다. 전계 효과 트랜지스터용 에피택셜 기판을 이용하면, FET를 안전하고 또한 농도의 제어성 좋게 생산할 수 있다.

Claims (12)

  1. 하지(下地) 기판과 동작층 사이에, Ga를 포함하는 질화물계 3-5족 반도체 에피택셜 결정이 마련되어 이루어지는 전계 효과 트랜지스터용 에피택셜 기판으로서,
    상기 질화물계 3-5족 반도체 에피택셜 결정은,
    (i) Ga 또는 Al을 포함하고, 주기율표에 있어서 Ga와 동일한 주기에 있으며 또한 원자 번호가 작은 보상 불순물 원소가 첨가된 고저항 결정층을 포함하는 제1 완충층,
    (ii) 상기 제1 완충층의 동작층측에 적층된 Ga 또는 Al을 포함하는 제2 완충층,
    (iii) 상기 고저항 결정층과 상기 동작층 사이에 마련된, 무첨가 혹은 공핍 상태를 유지할 수 있을 정도의 미량 억셉터 불순물을 함유하는 고순도 에피택셜 결정층
    을 포함하는 것인 전계 효과 트랜지스터용 에피택셜 기판.
  2. 제1항에 있어서, 상기 제1 완충층에 포함되는 보상 불순물은 V, Cr, Mn 및 Fe로 이루어지는 군에서 선택되는 것인 전계 효과 트랜지스터용 에피택셜 기판.
  3. 제2항에 있어서, 상기 제1 완충층에 포함되는 보상 불순물은 Mn인 것인 전계 효과 트랜지스터용 에피택셜 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 완충층에 포함되는 보상 불순물 농도는 1E10 ㎝-3∼1E20 ㎝-3인 것인 전계 효과 트랜지스터용 에피택셜 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 완충층은 AlN 혹은 GaN으로 이루어지는 것인 전계 효과 트랜지스터용 에피택셜 기판.
  6. 제5항에 있어서, 상기 제1 완충층은 AlN으로 이루어지는 것인 전계 효과 트랜지스터용 에피택셜 기판.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 완충층은 AlxGa1-xN(0≤x≤0.2)으로 이루어지는 것인 전계 효과 트랜지스터용 에피택셜 기판.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제2 완충층의 두께는 5000 Å 이상인 것인 전계 효과 트랜지스터용 에피택셜 기판.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 고순도 에피택셜 결정층에 포함되는 억셉터 불순물은 Mg, Mn 및 Zn으로 이루어지는 군에서 선택되는 것인 전 계 효과 트랜지스터용 에피택셜 기판.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 고순도 에피택셜 결정층의 두께는 200 Å 이상인 것인 전계 효과 트랜지스터용 에피택셜 기판.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 고순도 에피택셜 결정층의 (0004)면으로부터의 XRD 로킹 커브의 반값폭은 3000초 이하인 것인 전계 효과 트랜지스터용 에피택셜 기판.
  12. 제1항 내지 제11항에 기재된 기판을 이용하여 얻어지는 전계 효과 트랜지스터.
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