KR20090119706A - 키 누름 검출 회로 - Google Patents

Abstract

키(key)의 상태를 검출하기 위한 키 누름 검출 회로가 제공된다. 키 누름 검출 회로는, 키(K1)가 눌려질 때 방전하는 방전 회로; PNP 트랜지스터(T2)와 NPN 트랜지스터(T3)의 조합을 포함하는 전압 검출 회로를 포함하며, 방전 회로가 미리 정의된 기간 동안 방전하면, PNP 트랜지스터(T2)는 활성화되며(turned on), 이는 NPN 트랜지스터(T3)가 활성화되게 하고, 제 2 기능을 위한 제 2 신호를 출력하도록 한다.

Description

키 누름 검출 회로{KEY PRESS DETECTING CIRCUIT}

본 발명은 키 누름 검출 회로에 관한 것이며, 특히 이중 모드(dual mode) 키 누름 검출 회로에 관한 것이다.

오늘날, 두 개의 기능을 수행하기 위해 하나의 키(key)를 이용하는 응용들(applications)이 존재한다. 예컨대, 일부 휴대 전화기(cell phone)에서의 전원 키(power key)는 전원 온(power on)/전원 오프(power off)의 두 기능과, 다른 기능, 예컨대, '나가기(exit)' 기능을 수행할 수 있다. 휴대 전화기가 전원 온 모드(power-on mode)에 있을 때, 만일 사용자가 전원 키를 특정한 미리 정의된 시간 임계값 보다 짧은 시간 동안 누르면, 상기 키는 '나가기' 기능을 유발(trigger)할 것이다. 그리고 만일 사용자가 상기 전원 키를 미리 정의된 시간 임계값보다 더 긴 기간 동안 누르면, 사용자는 휴대 전화기를 끄게 될 것이다.

하나의 키에 이러한 다수의 기능을 구현하는 종래의 한 방법은 전원 관리 칩(power management chip) 또는 마이크로컨트롤러(microcontroller) 또는 마이크로컴퓨터(microcomputer)를 이용하는 것이다. 그러나, 이러한 종래의 회로는 복잡하며 비용이 많이 든다.

특허 US5140178은 이중 기능 키, 특히 마이크로컴퓨터를 위한 리셋 회로(reset circuit)를 설명한다.

본 발명의 목적은 키의 상태를 검출하기 위한 키 누름 검출 회로를 제공하는 것이다.

한 양상에서, 키의 상태를 검출하기 위한 키 누름 검출 회로가 설명된다. 키 누름 검출 회로는, 키가 눌려졌을 때 방전하는 방전(discharging) 회로; PNP 트랜지스터와 NPN 트랜지스터의 조합을 포함하는 전압 검출 회로를 포함하며, 상기 방전 회로가 미리 정의된 기간 동안 방전하면 상기 PNP 트랜지스터는 활성화될 것이며(turn on), 이는 NPN 트랜지스터가 활성화되게 하여 제 1 기능을 위한 제 1 신호를 출력하도록 한다.

나아가, 키 누름 검출 회로에서, 방전 회로는 저항-캐패시터(Resistor-Capacitor) 회로이다.

한 상세한 실시예에서, 미리 정의된 기간은 적어도 저항-캐패시터의 저항과 캐패시터에 의해 결정된다.

다른 실시예에서, 키 누름 검출 회로는 키가 떼어졌을 때(released) 방전 회로의 캐패시터를 충전시키기 위해 충전(charging) 회로를 포함한다.

또 다른 실시예에서, 충전 회로는, 키가 떼어졌을 때 캐패시터를 충전시키기 위해 활성화되는 제 3 트랜지스터를 포함한다.

한 실시예에 따라서, 만일 키가 눌려지면 제 2 기능을 위한 제 2 신호가 출력된다.

다른 실시예에 따라서, 제 1 신호는 키 스캐닝 회로(key scanning circuit)에 의해 검출될 수 있다.

본 발명의 원리는 두 개 이상의 기능을 수행하도록 의도되는 키들을 위해서 이용될 수 있다.

도 1을 참조하면, 도 1은 두 가지 기능을 수행할 수 있는 키 회로의 블록도를 도시한다. 상기 회로는 주로 키(key), 방전 회로(1), 전압 검출 회로(2), 그리고 급속 충전 회로(3)를 포함한다. 제 1 기능은 보통의(normal) 키 기능이며 제 2 기능은 예컨대 리셋 기능이다.

이제 도 2를 참조하자. 도 2는 도 1의 원리를 더욱 상세히 설명한다. 도 2에서, 도 2는 두 개의 기능을 수행할 수 있는 두-기능 키(two-function key)의 키 누름 검출 회로를 설명하는 상세한 실시예를 도시한다. 한 기능은 보통의 키 기능이다. 예컨대, 휴대 전화기에서, 보통의 키 기능은 숫자(digit)를 입력하는 것이다. 다른 기능은, 예컨대, 휴대 전화기 상의 리셋 기능이다. 여기서 휴대 전화기는 단지 본 발명의 원리를 설명하기 위해 도입되었으며 임의의 제한으로서 해석되어서는 안 된다. 본 발명의 원리는 다른 디바이스들에서 이용될 수 있으며, 그리고 두 개 이상의 기능을 수행하도록 의도되는 키들을 위해서 이용될 수 있다.

도 2의 회로에서, K1은 두-기능 키이다. 상기 회로는 주로 세 부분을 포함하며, 즉, 방전부, 전압 검출부, 그리고 급속 충전부를 포함한다. 방전부 회로는 저항 R1과 캐패시터 C1을 포함한다. 급속 충전부 회로는 두 저항 R2와 R3 그리고 트랜지스터 T1을 포함한다. 그리고 전압 검출부 회로는 트랜지스터 T2와 T3 그리고 저항 R4, R5 및 R6으로 구성된다.

두-기능 키 K1의 제 1 단자는 접지되고(grounded), K1의 제 2 단자인 OUTPUT1은 저항 R2를 통해 소스 전압(source voltage) Vcc에 연결되며, 캐패시터 C1에 직렬로 연결된 R1을 통해 접지된다. K1의 제 2 단자는 또한 트랜지스터 T1의 베이스(base)에 연결된다. 트랜지스터 T1의 콜렉터(collector) 단자는 저항 R3을 통해 소스 전압 Vcc에 연결되고, 트랜지스터 T1의 이미터(emitter) 단자는 캐패시터 C1을 통해 접지된다. 소스 전압 Vcc와 접지(ground) 사이에는, 저항 R5에 직렬로 연결된 PNP 트랜지스터 T2가 존재하며, T2의 이미터는 소스 전압에 연결되고, PNP 트랜지스터 T2의 콜렉터는 저항 R5에 연결된다. 그리고 T2의 베이스는 저항 R4를 통해 T1의 이미터에 연결된다. T2의 콜렉터는 또한 트랜지스터 T3의 베이스에 연결된다. T3의 콜렉터는 저항 R6을 통해 소스 전압에 연결되며 T3의 이미터는 접지된다.

키 K1의 제 1 기능을 위한 제 1 신호는 K1의 제 2 단자, 즉, OUTPUT1로부터 직접 유도된다. 그리고 제 2 기능을 위한 제 2 신호는 T3의 콜렉터, 즉, OUTPUT2로부터 구해지는 단자를 통해 출력된다. 만일 키 K1이 미리 정의된 시간의 기간보다 짧은 기간 동안 눌려진다면, 키 K1은 단지 OUTPUT1을 통해 제 1 신호를 출력할 것이다. 그리고 만일 K1이 미리 정의된 시간의 기간보다 짧지 않은 기간 동안 눌려진다면, 상기 회로는 또한 OUTPUT2를 통해 제 2 신호를 출력할 것이다. 본 실시예에서, 출력들은 낮은 전압 레벨(voltage level)에 있을 때, 즉, 실질적으로 접지 'G'에 연결되었을 때 활성화된 것으로 간주된다.

이제 두-기능 회로(two-function circuit)의 작업 공정들이 아래에 설명될 것이다. 처음에, 캐패시터 C1은 저항 R2와 R3를 통하여 소스 전압 Vcc에 의해 완전히 충전된다. K1이 눌려졌을 때, C1은 R1과 K1을 통해 접지로 방전할 것이다. C1을 방전하기 위한 그리고 뒤이어서 제 2 기능을 유발하기 위한 미리 결정된 시간 임계값은 기본적으로 R1과 C1의 값에 의해 결정된다. 따라서 방전 회로는 시간측정 회로로도 이해될 수 있다. 미리 정의된 시간은 R1, C1 그리고 R4의 값과 더불어 T2의 특성을 기초로 하여 계산될 수 있다.

만일 미리 정의된 시간이 길다면, T2의 이미터와 Vcc 사이에 저항이 추가될 수 있다. 미리 정의된 시간을 계산할 때, 이 추가된 저항이 또한 고려되어야 하며, 이는 당업자라면 본 명세서 내의 가르침을 통해 이를 이해할 수 있을 것이다. 상기 저항은 T2의 이미터의 전압을 감소시킬 수 있으며 따라서 C1의 전압이 더욱 방전되어 T2를 활성화시킬 것이며, 이는 미리 정의된 시간 임계값을 지연시킬 수 있다. 그리고 R3는 안전상의 이유로 C1의 재충전(recharging)의 전류를 제어하기 위해 이용된다. 그러나 만일 순반향 전류(forward current)가 T1의 요구사항의 범위 내에 있으면, R3은 생략될 수 있다.

키 K1이 미리 정의된 시간 임계값보다 짧은 기간 동안 눌려졌을 때, 검출 회로는 OUTPUT2에 로우 레벨(low level)의 신호를 출력할 수 없으며, 따라서 제 2 기능은 유발되지 않을 것이다. 이러한 조건에서, 최초에 충전된(originally charged) C1의 전압은 PNP 트랜지스터 T2를 활성화시키기에 충분히 낮지 않으므로, T2가 '비활성화' 상태('off' status)에 있을 때, T3의 베이스의 전위는 '낮을'것이며, T3는 활성화되지 않을 것이고, 따라서 T3의 콜렉터에서의 전압은 제 2 기능 신호를 유발할 정도로 낮지 않을 것이다. 따라서 제어기에 의해 OUTPUT1으로부터 그저 보통의 키의 상태가 감시되는 것으로 보이며, 오직 제 1 기능만이 가능해진다(enabled). 여기서 지시되는(indicated) 제어기는 CPU, 마이크로프로세서, 또는 모든 종류의 상황에서 신호를 처리하기 위한 다른 프로세서일 수 있다.

K1이 미리 정의된 시간 임계값보다 짧지 않은 기간 동안 눌려질 때, C1은 방전할 것이며 C1의 전압은 트랜지스터 T2를 활성화시킬 정도로 충분히 낮을 것이다. 그 후, 전류는 R5를 통해 흐르고 R5의 전압 레벨은 올라갈 것이며, 이는 T3의 베이스의 전위를 '높게' 만들 것이고, 트랜지스터 T3는 활성화된다. T3가 활성화 될 때, 로우-레벨 리셋 신호(low-level reset signal)와 같은, 제 2 기능을 위한 제 2 신호가 OUTPUT2에 생성될 것이다.

위의 설명으로부터 제 2 기능을 위한 제 2 신호는 소프트웨어에 의존하지 않으며 하드웨어를 기초로 하여 생성되는 것으로 결론지어질 수 있다. 이러한 이점은 만일 소프트웨어에 어떠한 문제가 생겨서 제어기가 막힌다고(blocked) 해도, 제 2 기능은 여전히 수행될 수 있다는 것이다. 예컨대, PC 컴퓨터에서, 프로그램이 중단 될 때에도, 하드웨어 리셋 버튼에 의해 시스템 전체를 수동으로 그리고 외부적으로 리셋 시킬 수 있다.

그리고 나서, K1이 떼어질 때(released), T1의 베이스는 하이 레벨(high level)에 있을 것이며 T1은 활성화될 것이다. 전류는 저항 R3과 트랜지스터 T1을 통해 흐르며 캐패시터 C1을 재충전시킨다. 한 상세한 실시예에서, R3의 저항값은 R1의 저항값보다 매우 낮아서 재충전 시간은 방전 시간보다 매우 짧다. 이러한 방법으로, 상기 회로는 빠른 재충전 동작을 보장하며 K1 상에서의 다음의 누름 동작이 올바르게 동작하는 것을 보장한다.

재충전 회로를 통해 C1의 전압이 특정한 양(amount)까지 상승한 후에, 베이스 단자에서의 전압 레벨은 트랜지스터 T2를 비활성화 시킬 정도로 충분히 높다. T2가 비활성화 되면, T3도 비활성화 된다. OUTPUT2로부터 출력되는 제 2 신호는 하이 레벨에 있을 것이며 제 2 리셋 기능은 비활성화 된다.

K1이 눌리지 않을 때, 회로 내의 모든 트랜지스터는 비활성화 될 것이다. 그러므로, 리셋 회로 전체는 실질적으로 전력을 소모하지 않는다. 상기 회로에서, 저항 R2~R6는 바이어스(bias) 저항이다. 상기 저항들은 전류를 제어하여 트랜지스터들이 올바르게 동작하도록 하기 위해 이용된다.

제 1 실시예의 한 변형에서, 만일 K1의 제 2 출력만이 존재한다고 해도, 즉, OUTPUT1이 존재하지 않으며 오직 OUTPUT2만이 존재한다고 해도, K1이 미리 정의된 시간의 기간보다 짧지 않은 기간 동안 눌려질 때, 상기 회로는 여전히 제 2 기능을 수행할 수 있다.

도 3은 두 개의 기능을 수행할 수 있으며 행렬 스캐닝 회로(matrix scanning circuit) 또는 입출력 포트(I/O port)와 함께 동작할 수 있는 키 회로의 원리 블록도를 도시한다. 상기 키 회로는 주로 키(key), 방전 회로(1), 전압 검출 회로(2), 급속 충전 회로(3), 그리고 키 스캐닝 회로(4)를 포함한다. 제 1 기능은, 입출력 포트에 의해, 또는 스캔 출력(Scan Output)에 의한 행렬 키 스캐닝 회로(matrix key scanning circuit)에 의해 검출될 수 있는 보통의 키 기능이며, 제 2 기능은, 예컨대, 리셋 기능이다.

다른 실시예에서, 도 4에 도시된 대로, 도 3의 원리의 상세한 구현을 설명한다. 도 4에 도시된 대로, 두-기능 키는 키 행렬(key matrix) 내에 있으며 행렬 키 스캐닝 회로와 함께 동작한다. 키 행렬에서, K1과 K2는 본 발명의 원리를 설명하기 위한 두 개의 키이며, K1은 본 발명의 두-기능 키이고 K2는 종래의 단일 기능 키이다. 여기서 이용되는 K2는, K1이 다른 키들의 성능(performance)에 영향을 주지 않으면서 두 개의 기능을 잘 수행할 수 있다는 것을 증명하기 위한 것이다. 여기서 K1과 K2는 키 스캐닝 회로의 동일한 행(row)에 속하지만 상이한 열(column)에 있는 것으로 가정한다. 키 스캐닝 행렬 회로는 OUTPUT1'으로부터 K1의 제 1 기능을 위한 제 1 신호를 검출할 수 있다.

키 행렬 내에 다수의 키가 존재할 때, 키-스캐닝 회로가 이용될 수 있다. 두 가지 유형의 키 구동 회로(key driver circuit), 즉, 행렬 키 스캐닝(matrix key scanning)과 직접 입출력 포트 입력(I/O port input directly)이 존재한다.

행렬 키 스캐닝은, 키 행렬 출력들에 의한 제어기의 입력/출력 포트의 공유 가 수행되는 방법이며, 그로 인해 포트 자원을 절약한다. 제어기는 여기서 CPU, 마이크로컴퓨터, 또는 키들의 상태를 검출/처리하고 이를 처리할 수 있는 다른 처리 수단일 수 있다. 행렬 키 스캐닝 제어기는 모든 행을 스캔할 것이며, 본 회로로 신호를 입력하기 위해 스캔 입력 핀(pin)들에서 각각의 행들을 하나씩 활성화시킨다(activating). 한 행이 활성화되면, 제어기는 각각의 스캔 출력 핀으로부터 어느 열이 '활성화되었는지(activated)' 검출한다. 행과 열의 지정은 서로 바뀔(swapped) 수 있다.

입출력 포트 방법은 키들의 상태를 감시하기 위한 쉽고 직접적인 방법이다. 상기 방법은 각각의 키에 대해 입출력 포트를 이용하는 단계와 각각의 키의 상태를 얻기 위해 각각의 포트로부터 입력을 검출하는 단계로 구성된다.

도 4의 방전 회로(1), 전압 검출 회로(2), 그리고 재충전 회로(3)는 도 2의 것들과 동일하며, 따라서 이러한 부분들의 요소들은 도 2에서와 동일한 기호를 이용하여 지시되고, 명확함을 위해 상세히 설명되지 않을 것이다. 또한, 행렬 키 스캐닝 기능을 수행하기 위해, 제 4 트랜지스터 T4, 두 저항 R7과 R8, 캐패시터 C2가 K1을 위해 이용되고, 트랜지스터 T5는 K2를 위해 이용된다. 도 4로부터 알 수 있듯이, T4의 이미터는 K1의 제 2 단자, 즉, OUTPUT1'로 연결되며, T4의 베이스는 R7을 통해 SCAN-IN1로 연결되고, T4의 콜렉터는 SCAN-OUT1으로 연결되며, 검출될 전압은 C2에 의해 평활화되고(smoothed), T4의 콜렉터는 R8을 통해 소스 전압 Vcc에 연결되며 C2를 통해 G로 접지된다.

도 4에서, SCAN-IN1은 제어기로부터의 신호를 본 회로로 입력하기 위한 행 스캐닝 입력 포트이며, SCAN-OUT1과 SCAN-OUT2는 키 누름 신호를 본 회로로부터 제어기로 출력하기 위한 열 스캐닝 출력 포트이다. 제어기는 행 스캐닝 입력 포트 SCAN-IN1을 활성화시키며 하이 레벨의 전압을 입력한다. 그러므로 트랜지스터 T4와 T5는 활성화된다. 그 후 제어기는 SCAN-OUT1과 SCAN-OUT2로부터 행 입력 포트들을 검사한다. K1 또는 K2 모두가 눌려지지 않았을 때, 행 SCAN-OUT1 또는 SCAN-OUT2 모두가 활성화되지 않으며 하이 레벨로 유지된다. K1이 눌려졌을 때, SCAN-OUT1은 로우 레벨로 떨어지며 SCAN-OUT2는 하이 레벨에 머무른다. 이러한 방법으로, 제어기는 어느 키가 눌려졌는지 검출할 수 있다. T4와 T5의 목적은 행렬 내의 출력 포트들의 부하 용량(load capacity)을 개선시키기 위한 것이며, 이는 제어기가 동시에 더 많은 키 회로들을 구동시킬 수 있도록 T4와 T5가 증폭기(amplifier)로서 이용된다는 것을 의미한다. 만일 CPU의 입출력 포트들의 부하 용량이 충분하다면, 이러한 트랜지스터들은 생략될 수 있다.

K1이 눌려졌을 때, C1은 R1과 K1을 통해 접지로 방전할 것이다. R1과 C1의 값은 방전 시간을 결정한다. 미리 정의된 시간 임계값보다 짧지 않은 기간 동안 K1이 눌려졌을 때, C1의 전압은 충분히 낮으며 T2는 활성화된다. 그러므로 전류는 R5를 통해 흐르고 R5의 전압은 상승하며, 이는 T3를 활성화시킨다. 마지막으로, T3의 콜렉터에서, 즉, OUTPUT2'에서 로우-레벨 리셋 신호가 발생된다.

일단 키 K1이 떼어지면, T1의 베이스는 다시 하이 레벨로 되돌아간다. 따라서 T1은 활성화되고 전류는 R3과 T1을 통해 흘러서 C1을 충전시킨다. R3이 R1보다 매우 작은 저항값을 갖는 것으로 선택되므로, 충전 시간은 방전 시간보다 더욱 더 짧다. 이러한 방법으로, 짧은 시간의 기간 내에 K1이 다시 눌린다고 할지라도, 동일한 방전 시간을 보장하게 된다. C1의 전압이 특정한 양까지 상승한 후, T2와 T3는 비활성화 된다. 리셋 신호가 발생되는 T3의 콜렉터는 하이-레벨이 되며 리셋 신호는 비활성화 된다. K1이 다시 눌리기 전에, 모든 트랜지스터들은 비활성화 상태에 머무른다. 그러므로, 리셋 회로 전체는 전력을 소비하지 않는다. 저항 R2에서부터 R8은 트랜지스터들을 위한 바이어스 저항들이다. 상기 저항들은 전류를 제어하여 트랜지스터들이 올바르게 동작하도록 하기 위해 이용된다. 캐패시터 C2는 전압을 필터링하기 위해 이용되며, 오버슛(overshoot) 또는 플릭커(flicker) 발생을 피하기 위해 전압을 억제할 수 있다.

도 5는 제 3 실시예를 도시하며, 도 5에서 K1과 K2 모두는 제 2 기능, 예컨대 리셋 기능을 갖는 키들이고, 하나의 키 행렬 내에 있으며 하나의 행렬 스캐닝 회로와 함께 동작한다. 도 5에서, 도 2 및 도 4에서와 동일한 요소는 동일한 기호가 이용된다. 도 5에서, K1과 K2는 방전 회로(1), 전압 검출 회로(2) 그리고 재충전 회로(3)를 공유하며, 신호를 제어기로 보내기 위한 SCAN-OUT1을 공유한다. K1과 K2는 SCAN-IN1과 SCAN-IN2 각각으로부터의 행렬 스캐닝 회로로부터 독립적으로 신호를 수신한다.

K1과 K2의 올바른 동작을 보장하기 위해, T1의 제 2 단자에 위치하는 OUTPUT11과, R1 사이에 다이오드 D1이 연결되며, 다이오드 D1은 R1으로부터 K1으로의 방향으로 전류를 통하게 한다. 마찬가지로, T1의 제 2 단자에 위치하는 OUTPUT12와, R1 사이에 제 2 다이오드 D2가 연결되며, 다이오드 D2는 R1으로부터 K2로의 방향으로 전류를 통하게 한다. 도 4와는 상이하게, 도 5에서 T5의 콜렉터는 T4의 콜렉터로 연결되어 SCAN-OUT1을 공유한다. K1과 마찬가지로, K2에 대해, 저항 R9가 T5의 베이스와 SCAN-IN2 사이에 연결된다.

도 5에서, K1과 K2는 동일한 열 내에 있지만 상이한 행 내에 있는 것으로 가정된다. SCAN-IN1과 SCAN-IN2 신호는 교대로(alternately) 활성화될 것이다. SCAN-IN1이 하이-레벨 스캐닝 신호를 입력하면 트랜지스터 T4는 활성화되고, SCAN-IN2가 로우-레벨에 있으므로 T5는 비활성으로 유지된다. 만일 K1이 눌려지지 않으면, 이 때 K2가 눌려진다고 해도, SCAN-OUT1은 하이-레벨을 나타낼 것이다. K1이 눌려지면, SCAN-OUT1에서 로우-레벨 활성 신호(low-level active signal)가 모니터링 된다. 동일한 원리가 K2에 대해 이용될 것이다. K1과 K2는 상호작용(interaction)을 갖지 않는다. 만일 프로세서의 입출력 포트가 충분한 전류를 지원할 수 없다면, 부하 용량을 개선시키기 위해 T4와 T5가 이용된다.

키 K1이 눌려질 때, C1은 방전되며 키 K1의 제 2 기능을 위한 시간측정(timing)을 시작한다. C1에 걸린 전압이 감소된다고 할지라도, 이는 다이오드 D2에 의해 제공되는 절연(insulation)으로 인해, K2의 상태의 모니터링에는 영향을 미치지 않는다. 예컨대, 만일 K1이 눌려지고 K2가 눌려지지 않았다면, 다이오드 D1의 음극(cathode)은 다이오드 D1의 양극(anode)을 따르며 로우-레벨이 된다. 그러나, 다이오드의 한 방향 전도(one-way conduction) 때문에 D2의 음극은 여전히 하이-레벨이다. 그러므로, 하이-레벨 신호 출력으로 인해, 제어기는 K2가 눌려지지 않았다는 것을 검출할 수 있다. 만일 K2도 눌려졌다면, 활성화된 로우-레벨 신호를 제어기로 출력할 것이다. 그러므로 K1과 K2는 상호작용을 갖지 않는다. 모든 키는 시간측정 회로를 공유할 수 있다. 키들은 일단 눌려지면 접지된 것으로 간주될 수 있으며 다이오드들은 C1의 방전에 큰 영향을 미치지 않을 것이므로, 제 2 기능을 유발하는데 요구되는 시간에 큰 영향을 미치지 않으면서 다수의 키가 동시에 눌려질 수 있다. 또한, 시간측정 기능은 키-스캐닝 기능에 영향을 미치지 않는다.

위에서 언급된 실시예들에서, 회로가 OUTPUT2(도 2 참조) 또는 OUTPUT2'(도 4 참조) 또는 OUTPUT22(도 5 참조)에서 로우 레벨을 출력할 때 제 2 기능이 활성화 되며, 회로가 OUTPUT2 또는 OUTPUT2' 또는 OUTPUT22에서 하이 레벨을 출력할 때 제 2 기능이 비활성화 된다. 그러나, 당업자는 제 2 기능은 그 역의 조건 하에서 활성화 되거나 비활성화 될 수 있다는 것을 이해할 수 있다.

위에서 언급된 실시예들에서, T3와 T4 사이의 연결이 또한 역전될 수 있다. 즉, 첫 번째로 NPN 트랜지스터 T4가 활성화되고, 두 번째로 PNP 트랜지스터 T3이 활성화된다. 이러한 조건에서, 다른 관련된 회로들은 그에 따라서 바뀌어야 한다.

모든 언급된 실시예들에서, 이러한 실시예들에서의 PNP와 NPN 트랜지스터는 PMOS와 NMOS로 또한 대체될 수도 있다. 또한, 위의 실시예들에서 T3은 NPN 트랜지스터이지만, T3은 또한 PNP 트랜지스터일 수도 있다. 만일 그렇다면, T3의 베이스는 T2의 이미터에 연결되어야 하며 제 2 신호는 T3의 이미터로부터 유도된다.

이롭게, 트랜지스터들은 키들이 눌려지지 않을 때 비활성이므로, 전력을 거의 소비하지 않는다.

리셋 기능 이외에도, 키-스캔과 시간측정 기능을 갖는 다수의 키들의 회로 는, 상기 키들 중의 임의의 하나를 특정 시간 동안 누른 후 신호를 발생시키는 단계를 요구하는 모든 경우에서 이용될 수 있다. 예컨대, 이는 키들 중의 하나가 너무 오랫동안 눌려졌을 때 경보광(alarm light)이 켜지도록 하는 데에 응용될 수 있다.

본 발명은 키 누름 검출 회로에 이용 가능하며, 특히 이중 모드(dual mode) 키 누름 검출 회로에 이용 가능하다.

도 1은 두 개의 기능을 수행할 수 있는 키 회로의 원리의 블록도.

도 2는 제 1 실시예에 따라서 두 개의 기능을 수행할 수 있는 키 회로의 회로도.

도 3은 두 개의 기능을 수행할 수 있으며 행렬 키 스캐닝 회로 또는 입출력(I/O) 포트와 함께 동작할 수 있는 키 회로의 원리의 블록도.

도 4는 제 2 실시예에 따라서 두-기능 키(two-function key)가 행렬 스캐닝 회로와 함께 동작하는 회로의 회로도.

도 5는 제 3 실시예에 따라서 두-기능 키들이 행렬 스캐닝 회로와 함께 동작하는 회로의 회로도.

Claims (15)

1. 키(K1)의 상태를 검출하기 위한 키 누름 검출 회로에 있어서,

   상기 키(K1)에 연결되며, 상기 키(K1)가 눌려졌을 때 방전하는, 저항-캐패시터(R1, C1)회로로 구성된 방전 회로(1), 그리고

   상기 방전 회로(1)에 연결되고 제 1 트랜지스터(T2)와 제 2 트랜지스터(T3)의 조합을 포함하는 전압 검출 회로(2)로서, 상기 방전 회로가 미리 정의된 기간 동안 방전할 때, 상기 제 1 트랜지스터(T2)는 활성화되어, 상기 제 2 트랜지스터가 제 2 기능을 위한 제 2 신호를 출력하도록 상기 제 2 트랜지스터(T3)를 활성화시키기 위해 전압을 출력하는, 전압 검출 회로(2)

   를 포함하는 것을 특징으로 하는, 키 누름 검출 회로.
2. 제1항에 있어서, 상기 미리 정의된 기간은 적어도 상기 저항(R1)과 상기 캐패시터(C1)에 의해 결정되는, 키 누름 검출 회로.
3. 제1항 또는 제2항에 있어서, 상기 키(K1)의 제 1 단부는 접지되며 상기 키(K1)의 제 2 단부는 상기 저항-캐패시터(R1, C1) 회로와 연결되는, 키 누름 검출 회로.
4. 제3항에 있어서, 상기 키(K1)가 떼어졌을 때 상기 방전 회로(1)의 캐패시 터(C1)를 충전하기 위한 충전 회로(3)를 더 포함하는, 키 누름 검출 회로.
5. 제4항에 있어서, 상기 충전 회로는, 상기 키(K1)가 떼어졌을 때 상기 캐패시터(C1)를 충전하기 위해 활성화되는 트랜지스터(T1)를 포함하는, 키 누름 검출 회로.
6. 제5항에 있어서, 캐패시터(C1)의 전압이 제 1 트랜지스터(T2)의 임계값 보다 낮지 않은 레벨까지 충전되었을 때, 상기 제 1 트랜지스터(T2) 및 상기 제 2 트랜지스터(T3)는 비활성화되는, 키 누름 검출 회로.
7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제 1 트랜지스터(T2)는 PNP 트랜지스터 또는 PMOS인, 키 누름 검출 회로.
8. 제7항에 있어서, 상기 제 2 트랜지스터(T3)는 PNP 트랜지스터 또는 PMOS 트랜지스터이거나, 또는 NPN 트랜지스터 또는 NMOS 트랜지스터인, 키 누름 검출 회로.
9. 제8항에 있어서, 상기 제 1 트랜지스터(T2) 및 상기 제 2 트랜지스터(T3) 모두는 PNP 트랜지스터이며, 그 조합은 제 2 PNP 트랜지스터의 베이스를 제 1 PNP 트랜지스터의 이미터로 연결함으로써 형성되는, 키 누름 검출 회로.
10. 제9항에 있어서, 상기 제 2 신호는 상기 제 2 PNP 트랜지스터의 이미터로부터 생성되는, 키 누름 검출 회로.
11. 제8항에 있어서, 상기 제 1 트랜지스터(T2)는 PNP 트랜지스터이고 상기 제 2 트랜지스터(T3)는 NPN 트랜지스터일 때, 상기 조합은 상기 NPN 트랜지스터의 베이스를 상기 PNP 트랜지스터의 콜렉터로 연결함으로써 형성되는, 키 누름 검출 회로.
12. 제11항에 있어서, 상기 제 2 신호는 상기 NPN 트랜지스터의 콜렉터로부터 생성되는, 키 누름 검출 회로.
13. 제3항, 제10항 또는 제12항 중의 어느 한 항에 있어서, 만일 상기 키가 미리 정의된 기간보다 짧은 기간 동안 눌려지면, 상기 키(K1)의 제 1 단부로부터 제 1 신호가 출력되는, 키 누름 검출 회로.
14. 제13항에 있어서, 상기 제 1 신호는, 키 행렬 스캐닝 회로에 입력으로서 출력되는, 키 누름 검출 회로.
15. 제14항에 있어서, 상기 방전 회로(1), 상기 전압 검출 회로(2) 그리고 상기 충전 회로(3)를 공유하기 위해 제 1 키와 병렬로 연결된 제 2 키가 존재하는, 키 누름 검출 회로.

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