KR20090115539A - 반도체 소자 및 그 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title description 2
- 239000002041 carbon nanotube Substances 0.000 claims abstract description 73
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 71
- 229910021393 carbon nanotube Inorganic materials 0.000 claims abstract description 69
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000011810 insulating material Substances 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000005611 electricity Effects 0.000 claims description 3
- 238000005868 electrolysis reaction Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000003786 synthesis reaction Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 12
- 238000009413 insulation Methods 0.000 abstract 2
- 239000012774 insulation material Substances 0.000 abstract 1
- 239000000463 material Substances 0.000 description 8
- 239000002071 nanotube Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/481—Insulated gate field-effect transistors [IGFETs] characterised by the gate conductors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
- B82B3/00—Manufacture or treatment of nanostructures by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
-
- B—PERFORMING OPERATIONS; TRANSPORTING
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
- H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
- H10K85/221—Carbon nanotubes
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
- Y10S977/70—Nanostructure
- Y10S977/734—Fullerenes, i.e. graphene-based structures, such as nanohorns, nanococoons, nanoscrolls or fullerene-like structures, e.g. WS2 or MoS2 chalcogenide nanotubes, planar C3N4, etc.
- Y10S977/742—Carbon nanotubes, CNTs
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 탄소나노튜브(Carbon Nano Tube; CNT)를 이용한 게이트 구조의 형성 방법으로써, 게이트의 저항 감소와 쇼트 채널 효과의 문제점을 해결하기 위하여, 반원통모양의 CNT 패턴을 형성함으로써, 리세스 게이트와 같은 효과가 발생하고, 쇼트 채널 효과를 개선하여 반도체 소자의 속도 및 저전력 특성을 개선할 수 있는 기술이다.
Description
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호 설명>
100: 반도체 기판 110: 제 1 감광막 패턴
120: 리세스(Recess) 130: 절연막
140: 탄소나노튜브 씨드층 150: 제 2 감광막 패턴
160: 탄소나노튜브 패턴 165: 성장된 탄소나노튜브 패턴
170: 절연 물질 180: 제 3 감광막 패턴
190: 탄소나노튜브 게이트
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 탄소나노튜 브(Carbon Nano Tube; CNT)를 이용한 게이트 구조의 형성 방법으로써, 게이트의 저항 감소와 쇼트 채널 효과의 문제점을 해결하기 위하여, 반원통모양의 CNT 패턴을 형성함으로써, 리세스 게이트와 같은 효과가 발생하고, 쇼트 채널 효과를 개선하여 반도체 소자의 속도 및 저전력 특성을 개선할 수 있는 기술이다.
분자 나노 전자기학 분야에서, 나노튜브만큼 많은 전망을 보여주는 물질이 드문데, 특히 직경이 수 옹스트롬인 그래파이트(graphite) 공동 실린더(hollow cylinder)를 포함하는 탄소 나노튜브에 있어서는 더욱 그러하다. 나노튜브는, 그 전기적인 특성에 따라, 다이오드 및 트랜지스터와 같은 전기 소자들로 구현될 수 있다. 나노튜브는 크기, 모양 및 물리적 특성이 특이하다. 구조적으로, 탄소-나노튜브는 둥글게 말려서 실린더 형태로 된 탄소의 육각형 격자와 유사하다.
탄소나노튜브는 저온에서 흥미로운 양자 특성을 보이는 한편, 적어도 두 가지의 중요한 특징을 보여준다. 즉, 나노튜브는 자신의 키랄성(Chirality)(즉, 정합구조)에 따라 금속 또는 반도체 중의 한 가지 특성을 가질 수 있다.
금속성 나노튜브는 일정한 저항을 가진 채로 매우 큰 밀도의 전류를 운반할 수 있다. 반도체성 나노튜브는, 전계 효과 트랜지스터(FET)처럼 전기적으로 단속(Switched on and off)될 수 있다. 두 가지 타입은 공유적으로 결합(전자를 공유)될 수 있다. 이러한 특성들로 인해 나노튜브는 나노미터 크기의 반도체 회로를 만들기 위한 최적의 물질로서 지적된다.
또한, 탄소 나노튜브는 일차원적인 전기 도체인데, 이는 오직 일차원적인 양자 역학 모드가 전류를 운반함을 의미한다.
이러한 점은 탄소나노튜브 기반 트랜지스터의 소자 성능에 관하여 중요한 이점이 될 수 있는데, 그 이유는 물질 내의 산란이 매우 억제되기 때문이다. 적은 산란은 더 나은 소자 성능을 의미한다.
반도체 소자의 제조에 있어서, 현재 트랜지스터의 게이트(Gate)의 재료로 사용하고 있는 텅스텐(W), 폴리실리콘, 폴리 게르마늄 실리사이드 및 텅스텐 실리사이드 등의 게이트 형성 물질을 이용하고 있다.
하지만, 이러한 게이트 형성 물질들은 저항이 크고, 트랜지스터 전체의 속도(Speed) 감소 및 전력의 손실이 많기 때문에 차세대 물질의 개발이 시급하다.
또한, 기존의 방법으로 스케일(Scale)만 줄일 경우, 게이트의 저항이 늘어나기 때문에 이에 대한 재료적인 개선을 이용한 완벽한 대책이 필요한 실정이다.
이에, 스케일 다운(Scale Down)화 됨에 따라 게이트 형성방법에 많은 아이디어가 도출되고 있으며, 이 중 탄소나노튜브(Carbon Nano Tube; CNT)를 이용한 게이트 형성 방법은 많은 연구가 되고 있다.
하지만, 이러한 탄소나노튜브(Carbon Nano Tube; CNT)를 이용한 게이트 형성 방법은 아직 상용화되지는 않은 기술이며 반도체의 스케일 다운(Scale Down)으로 인한 문제점을 극복하기 위한 기술로 등장하고 있다.
탄소나노튜브는 직경 및 감긴 형태에 따라서 전기적 성질을 조절할 수 있고, 직경이 수 ~ 수십 nm인 튜브를 성장시킬 수 있으므로, 초미세의 단일전자 트랜지스터(Single electron transistor) 또는 현재의 실리콘 소자를 대체하여 테라급의 메모리 소자를 만들 수 있다.
그리고, 탄소나노튜브의 우수한 전기전도도를 이용하여 배선 등 전기적 통로를 만들고, 작은 크기를 이용하여 FED(Field Emission Display)나 Nano Tip 등으로 사용된다.
결국, 종래의 탄소나노튜브(Carbon Nano Tube; CNT)를 게이트로 적용하는 기술에 있어서는 CNT를 원하는 부분에 성장하거나 정렬을 시키는데 많은 어려움이 따르고 있으며, 원통 구조를 가지기 때문에 실리콘(Si)과의 접촉면이 좁아져 탄소나노튜브(Carbon Nano Tube; CNT) 게이트 공정 이후의 후속 공정들의 콘트롤(Control)이 어려우며 또한, 쇼트 채널 효과(Short Channel Effect)를 극복해야 하는 문제가 발생하고 있다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 탄소나노튜브(Carbon Nano Tube; CNT)를 이용한 게이트 구조의 형성 방법으로써, 게이트의 저항 감소와 쇼트 채널 효과의 문제점을 해결하기 위하여, 반원통모양의 CNT 패턴을 형성함으로써, 리세스 게이트와 같은 효과가 발생하고, 쇼트 채널 효과를 개선하여 소자의 속도 및 저전력 특성을 개선할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는,
반도체 기판상에 형성된 절연막과,
상기 절연막 상에 탄소나노튜브 씨드층을 성장시켜 형성된 탄소나노튜브 게 이트를 포함하는 것을 특징으로 한다.
여기서, 상기 탄소나노튜브 게이트는 상기 반도체 기판을 식각하여 형성한 리세스 상에 형성된 것과,
상기 탄소나노튜브 게이트를 절연시키는 절연 물질을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판의 리세스 영역을 식각하여 리세스를 형성하는 단계와,
상기 리세스를 포함한 전체 표면상에 절연막 및 탄소나노튜브(Carbon Nano Tube) 씨드(Seed)층을 형성하는 단계와,
탄소나노튜브 패턴 마스크로 상기 탄소나노튜브 씨드층을 식각하여 탄소나노튜브 패턴을 형성하는 단계와,
상기 탄소나노튜브 패턴을 성장시켜 성장된 탄소나노튜브 패턴을 형성하는 단계와,
상기 성장된 탄소나노튜브 패턴 상에 절연 물질을 증착하여 탄소나노튜브 게이트를 형성하는 단계를 특징으로 한다.
여기서, 상기 리세스는 등방성 식각을 이용하여 형성하는 것과,
상기 탄소나노튜브 씨드층은 CVD, PVD, ALD, Furnace, 전기, 레이저, 플라즈마, 기상합성, 전기분해 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성되는 것과,
상기 탄소나노튜브 패턴은 수평 성장되는 것과,
상기 절연 물질은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하여 형성되는 것과,
아울러, 상기 탄소나노튜브 게이트를 형성하는 단계는,
상기 성장된 탄소나도튜브 패턴을 포함한 전체 표면상에 상기 절연 물질을 형성하는 단계 및
상기 탄소나노튜브 게이트 마스크로 상기 절연 물질을 식각하여 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 감광막을 형성한다.
다음으로, 리세스 마스크를 이용한 노광 및 현상 공정으로 제 1 감광막 패 턴(110)을 형성한다.
도 1b를 참조하면, 제 1 감광막 패턴(110)을 식각 마스크로 반도체 기판(100)을 식각하여 리세스(Recess; 120)를 형성한다.
이때, 리세스(120)은 등방성 식각을 이용하여 형성하는 것이 바람직하다.
도 1c 및 도 1d를 참조하면, 리세스(120)를 포함한 전체 표면상에 절연막(130)을 형성한다.
다음으로, 절연막(130) 상에 탄소나노튜브(Carbon Nano Tube) 씨드(Seed) 층(140)을 형성한다.
이때, 탄소나노튜브 씨드층(140)은 CVD, PVD, ALD, Furnace, 전기, 레이저, 플라즈마, 기상합성, 전기분해 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성되는 것이 바람직하다.
그 다음으로, 탄소나노튜브 씨드층(140) 상에 감광막을 형성한다.
도 1e를 참조하면, 탄소나노튜브 패턴 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막 패턴(150)을 형성한다.
도 1f를 참조하면, 제 2 감광막 패턴(150)을 식각 마스크로 탄소나노튜브 씨드층(140)을 식각하여 탄소나노튜브 패턴(160)을 형성한다.
도 1g를 참조하면, 탄소나노튜브 패턴(160)을 성장시켜 성장된 탄소나노튜브 패턴(165)을 형성한다.
이때, 성장된 탄소나노튜브 패턴(165) 상에 감광막 패턴(150)을 제거하지 않는 것이 바람직하다.
또한, 성장된 탄소나노튜브 패턴(165)은 수평 성장시키는 것이 바람직하다.
도 1h를 참조하면, 수평 방향으로 성장된 탄소나노 튜브 패턴(165)을 포함한 전체 표면상에 절연 물질(170)을 형성한다.
이때, 절연 물질(170)은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하여 형성되는 것이 바람직하다.
다음으로, 절연 물질(170) 상에 감광막을 형성한다.
도 1i를 참조하면, 탄소나노튜브 게이트 마스크를 이용한 노광 및 현상 공정으로 제 3 감광막 패턴(180)을 형성한다.
다음으로, 제 3 감광막 패턴(180)을 식각 마스크로 절연 물질(170)을 식각하여 탄소나노튜브 게이트(190)을 형성한다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 탄소나노튜브(Carbon Nano Tube; CNT)를 이용한 게이트 구조의 형성 방법으로써, 게이트의 저항 감소와 쇼트 채널 효과의 문제점을 해결하기 위하여, 반원통모양의 CNT 패턴을 형성함으로써, 리세스 게이트와 같은 효과가 발생하고, 쇼트 채널 효과를 개선하여 반도체 소자의 속도 및 저전력 특성을 개선할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (9)
- 반도체 기판상에 형성된 절연막; 및상기 절연막 상에 탄소나노튜브 씨드층을 성장시켜 형성된 탄소나노튜브 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 탄소나노튜브 게이트는 상기 반도체 기판을 식각하여 형성한 리세스 상에 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 탄소나노튜브 게이트를 절연시키는 절연 물질을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 리세스 영역을 식각하여 리세스를 형성하는 단계;상기 리세스를 포함한 전체 표면상에 절연막 및 탄소나노튜브(Carbon Nano Tube) 씨드(Seed)층을 형성하는 단계;탄소나노튜브 패턴 마스크로 상기 탄소나노튜브 씨드층을 식각하여 탄소나노튜브 패턴을 형성하는 단계;상기 탄소나노튜브 패턴을 성장시켜 성장된 탄소나노튜브 패턴을 형성하는 단계; 및상기 성장된 탄소나노튜브 패턴 상에 절연 물질을 증착하여 탄소나노튜브 게이트를 형성하는 단계를 특징으로 하는 반도체 소자의 형성 방법.
- 제 4 항에 있어서,상기 리세스는 등방성 식각을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 4 항에 있어서,상기 탄소나노튜브 씨드층은 CVD, PVD, ALD, Furnace, 전기, 레이저, 플라즈마, 기상합성, 전기분해 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제 4 항에 있어서,상기 탄소나노튜브 패턴은 수평 성장되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 4 항에 있어서,상기 절연 물질은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제 4 항에 있어서,상기 탄소나노튜브 게이트를 형성하는 단계는,상기 성장된 탄소나노튜브 패턴을 포함한 전체 표면상에 상기 절연 물질을 형성하는 단계; 및상기 탄소나노튜브 게이트 마스크로 상기 절연 물질을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080041443A KR101010115B1 (ko) | 2008-05-02 | 2008-05-02 | 반도체 소자 및 그 형성 방법 |
| US12/327,346 US7998850B2 (en) | 2008-05-02 | 2008-12-03 | Semiconductor device and method for manufacturing the same |
| US13/177,292 US20110260240A1 (en) | 2008-05-02 | 2011-07-06 | Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080041443A KR101010115B1 (ko) | 2008-05-02 | 2008-05-02 | 반도체 소자 및 그 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090115539A true KR20090115539A (ko) | 2009-11-05 |
| KR101010115B1 KR101010115B1 (ko) | 2011-01-24 |
Family
ID=41256544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080041443A KR101010115B1 (ko) | 2008-05-02 | 2008-05-02 | 반도체 소자 및 그 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7998850B2 (ko) |
| KR (1) | KR101010115B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9966431B2 (en) * | 2016-03-23 | 2018-05-08 | Globalfoundries Inc. | Nanowire-based vertical memory cell array having a back plate and nanowire seeds contacting a bit line |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3621221B2 (ja) * | 1997-03-18 | 2005-02-16 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| US6472705B1 (en) * | 1998-11-18 | 2002-10-29 | International Business Machines Corporation | Molecular memory & logic |
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| KR100721245B1 (ko) * | 2005-12-29 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 트랜지스터 소자 및 형성 방법 |
-
2008
- 2008-05-02 KR KR1020080041443A patent/KR101010115B1/ko not_active IP Right Cessation
- 2008-12-03 US US12/327,346 patent/US7998850B2/en not_active Expired - Fee Related
-
2011
- 2011-07-06 US US13/177,292 patent/US20110260240A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US7998850B2 (en) | 2011-08-16 |
| US20110260240A1 (en) | 2011-10-27 |
| KR101010115B1 (ko) | 2011-01-24 |
| US20090273025A1 (en) | 2009-11-05 |
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