KR20090115042A - 반도체 디바이스 제조 방법 - Google Patents

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Abstract

절연층에 홀을 형성한다. 반도체 기판은 330 ℃ 내지 400 ℃ 의 온도에서 가열된다. 텅스텐-함유 가스, 및 B2H6 가스와 SiH4 가스 중 적어도 하나의 가스가 반응 챔버 내로 도입되어, 제 1 텅스텐층을 형성한다. 그 다음에, H2 가스 및 비활성 가스가 반응 챔버 내로 도입되고, 반도체 기판의 온도가 30 초 이상의 시간으로 370 ℃ 내지 410 ℃ 까지 상승되며, 텅스텐-함유 가스가 반응 챔버로 도입되어, 그에 의해, 제 1 텅스텐층 상에 제 2 텅스텐층을 형성한다.
텅스텐층, 텅스텐 함유 가스, 콘택트 플러그, 채움 정도

Description

반도체 디바이스 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 출원은 일본 특허 출원 제 2008-118516 호에 기초하며, 그 내용은 본 명세서에 참조로 통합된다.
본 발명은, 절연층에 형성된 홀에 텅스텐층을 형성하는 프로세스를 이용하여 반도체 디바이스를 제조하는 방법에 관한 것이다.
트랜지스터를 상부 상호접속층에 연결하거나, 상호접속층을 다른 상호접속층에 연결하는데 콘택트 플러그가 통상적으로 사용된다. 예를 들어, 일본 공개특허공보 평 11-87268 호, 일본 공개특허공보 제 2007-9298 호, 일본 공개특허공보 제 2001-525491 호, 및 미국 특허 제 6,309,966 호에 언급된 바와 같이, 콘택트 플러그는 층간절연층에 형성된 홀에 텅스텐층을 형성함으로써 형성된다.
특허 문헌들 중, 일본 공개특허공보 평 11-87268 호는, 홀에 텅스텐층을 선택적으로 성장시키기 위해서, 제 1 텅스텐층을 200 ℃ 내지 260 ℃ 의 온도에서 형성하고, 그 다음에 제 2 텅스텐층을 280 ℃ 내지 340 ℃ 의 온도에서 형성하는 것을 개시한다. 일본 공개특허공보 평 11-87268 호에 따르면, 온도가 상기 온도 보다 높은 경우, 저항이 커지고 선택적 성장이 불가능하다.
일본 공개특허공보 제 2001-525491 호는, 결정핵생성 (nucleation) 단계 및 벌크 증착 단계로 텅스텐층을 형성하는 경우, 결정핵생성 단계와 벌크 증착 단계 사이에 압력을 증가시키는 단계가 수행되는 것을 개시한다. 압력을 증가시키는 단계에서, 텅스텐-함유 소스는 프로세스 가스에 포함되지 않는다. 일본 공개특허공보 제 2001-525491 호에서, 기판 온도는 325 ℃ 내지 450 ℃ 로 설정된다.
콘택트 플러그의 신뢰성을 유지하면서 콘택트 플러그의 저항을 낮추기 위해, 절연층에 형성된 홀에 대한 텅스텐층의 채움 정도 (fill capability) 를 개선하고, 텅스텐층의 그레인 크기를 크게하는 것이 효과적이다. 한편, 반도체 디바이스의 제조를 위한 프로세싱의 생산성을 개선하는 것이 중요하다.
일 실시형태에서, 반도체 디바이스를 제조하는 방법에 제공되는데, 본 방법은, 반도체 기판의 표면 위에 배열된 절연층에 홀을 형성하는 단계: 반응 챔버 내로 운반된 반도체 기판을 330 ℃ 내지 400 ℃ 의 온도에서 가열하고, 반응 챔버 내로 텅스텐-함유 가스, 및 B2H6 가스와 SiH4 가스 중 적어도 하나의 가스를 도입하여, 홀에 제 1 텅스텐층을 형성하는 단계; 반응 챔버 내로 H2 가스 및 비활성 가스 중 적어도 하나의 가스를 도입하고, 반도체 기판의 온도를 30 초 이상의 시간으로 370 ℃ 내지 410 ℃ 까지 상승시키는 단계; 및 반응 챔버 내로 텅스텐-함유 가스를 도입함으로써, 제 1 텅스텐층 상에 제 2 텅스텐층을 형성하는 단계를 포함한다.
본 발명에 따르면, 절연층에 형성된 홀에 대한 텅스텐층의 채움 정도가 개선되고, 텅스텐층의 그레인 크기가 커진다. 또한, 반도체 디바이스의 생산성이 개선된다.
본 발명의 상기 및 다른 목적, 이점, 및 특징은 첨부된 도면과 함께 설명된 소정의 바람직한 실시형태들의 다음의 설명으로부터 명백해질 것이다.
이하, 예시적인 실시형태들을 참조하여 본 발명을 설명할 것이다. 본 발명의 교시를 이용하여 많은 대안의 실시형태들이 달성될 수 있고, 본 발명은 설명을 목적으로 나타낸 실시형태들에 한정되지 않는다는 것을 당업자는 인지할 것이다
이하에서는, 본 발명의 예시적인 실시형태를 첨부된 도면을 참조하여 설명한다. 도면에서, 동일한 참조 부호는 동일한 부분을 가리키며, 중복되는 설명을 반복하지 않는다.
도 1 은 본 발명의 예시적인 실시형태에 따른 반도체 디바이스를 제조하는 방법을 설명하는 흐름도이다. 본 반도체 디바이스를 제조하는 방법에서는, 먼저, 반도체 기판의 표면 위에 위치한 절연층에 홀이 형성된다 (S10). 반응 챔버 내로 운반된 반도체 기판은 330 ℃ 내지 400 ℃ 의 온도에서 가열된다 (S20). 그 다음에, 텅스텐-함유 가스, 및 B2H6 가스와 SiH4 가스 중 적어도 하나의 가스가 반응 챔버로 도입되고, 이에 의해, 홀에는 제 1 텅스텐이 형성된다 (S30). 그 다음에, H2 가스와 비활성 가스 중 적어도 하나의 가스가 반응 챔버 내로 도입되고, 반도체 기판의 온도는 30 초 이상의 시간으로 370 ℃ 내지 410 ℃ 까지 상승된다 (S40). 그 다음에, 텅스텐-함유 가스가 반응 챔버 내로 도입되고, 이에 의해, 제 1 텅스텐층 상에 제 2 텅스텐층이 형성된다 (S50).
다음으로, 도 2 내지 도 5 의 단면도를 참조하여 본 발명의 예시적인 실시형태에 따른 반도체 디바이스의 제조 방법을 상세히 설명한다.
먼저, 도 2 에 도시된 바와 같이, 예를 들어, 실리콘 기판과 같은 반도체 기판 (100) 상에 고립층 (102) 및 트랜지스터 (120 및 140) 가 형성된다. 트랜지스터 (120 및 140) 는, 게이트 전극 상의 실리사이드층 (122 및 142) 과 소스 또는 드레인으로 작용하는 확산층 상의 실리사이드층 (124, 126, 144, 및 146) 을 포함한다. 실리사이드층 (126) 을 갖는 확산층은, 트랜지스터 (120) 의 컴포넌트 뿐만 아니라 트랜지스터 (120) 근처에 위치한 트랜지스터 (140) 의 컴포넌트로서도 기능한다. 그 다음에, 트랜지스터 (120, 140) 및 고립층 (102) 상에는 층간 절연층 (200) 이 형성된다. 도 2 에서, 층간 절연층 (200) 은 다중층 구조를 갖는다.
그 다음에, 예를 들어, 층간 절연층 (200) 에는 홀 (221, 222, 223, 224, 및 225) 이 형성되도록 마스크 패턴 및 에칭 기술을 이용하여 층간 절연층 (200) 이 선택적으로 제거된다. 홀 (221) 은, 트랜지스터 (140) 의 게이트 전극 상의 실리사이드층 (142), 및 확산층 상의 실리사이드층 (144) 상에 콘택트 플러그를 형성하기 위한 공간을 제공한다. 홀 (222) 은, 트랜지스터 (140) 의 확산층 상의 실리사이드층 (144) 상에 콘택트 플러그를 형성하기 위한 공간을 제공한다. 홀 (223) 은, 실리사이드층 (126) 상에 콘택트 플러그를 형성하기 위한 공간을 제공한다. 홀 (224) 은, 트랜지스터 (120) 의 게이트 전극 상의 실리사이드층 (122) 상에 콘택트 플러그를 형성하기 위한 공간을 제공한다. 홀 (225) 은, 트랜지스터 (120) 의 확산층 상의 실리사이드층 (124) 상에 콘택트 플러그를 형성하기 위한 공간을 제공한다. 홀들 (221 내지 225) 의 직경은, 예를 들어, 50 nm 내지 130 nm 이다.
그 다음에, 반도체 기판 (100) 은 반응 챔버 내로 운반된다. 홀들 (221 내지 225) 의 바닥면과 측벽, 및 층간 절연층 (200) 상에는 배리어층 (230) 이 형성된다. 배리어층 (230) 은 텅스텐이 확산되는 것을 억제하도록 기능한다. 배리어층 (230) 은, Ti 층과 TiN 층이 순서대로 증착되는 층들, 또는 TiN 층으로 형성된다.
그 다음에, 도 3 에 도시된 바와 같이, 반응 챔버 내로 운반된 반도체 기판은, 330 ℃ 내지 400 ℃, 바람직하게는 330 ℃ 내지 360 ℃ 의 온도에서 가열된다. 텅스텐-함유 가스, 운반 가스, 및 B2H6 가스와 SiH4 가스 중 적어도 하나의 가스가 반응 챔버 내로 도입된다. 그 결과, 배리어층 (230) 상에 제 1 텅스텐층 (242) 이 형성된다. 이 때, 층간 절연층 (200) 의 표면 위에도 제 1 텅스텐층 (242) 이 형성된다. 제 1 텅스텐층 (242) 은, 예를 들어, 2 nm 내지 10 nm 의 두께를 갖는다. 제 1 텅스텐층 (242) 은, 홀들 (221 내지 225) 에 형성된 배리어층 (230) 상에도 형성된다. 예를 들어, WF6 이 텅스텐-함유 가스로 이용된다. 예를 들어, Ar 이 운반 가스로 이용되지만 운반 가스는 N2 를 포함할 수도 있다. 텅스텐-함유 가스, 및 B2H6 가스와 SiH4 가스 중 적어도 하나의 가스는 동시에 또는 교대로 반응 챔버 내로 도입될 수 있다. 전자는, 예를 들어, 원자층 증착 (ALD) 이다. 바람직하게 후자는, B2H6 가스와 SiH4 가스 중 적어도 하나의 가스를 도입하는 프로세스와 텅스텐-함유 가스를 도입하는 프로세스 사이에, 퍼지 가스 (예를 들어, 운반 가스와 동일한 가스) 를 도입하는 프로세스를 포함한다.
그 다음에, H2 가스와 비활성 가스 중 적어도 하나의 가스가 반응 챔버 내로 도입되고, 30 초 이상의 시간으로 370 ℃ 내지 410 ℃ 까지 반도체 기판 (100) 의 온도를 상승시킨다. 예를 들어, Ar 및 N2 와 같은 희가스 (rare gas) 가 비활성 가스로서 이용될 수 있다. 이 프로세스에 이용된 가스들은, 텅스텐-함유 가스를 배제하지 않고 이후에 설명될 제 2 텅스텐층 (240) 을 형성하는 프로세스에 이용된 가스들과 동일할 수도 있다. 바람직하게, 온도는 0.5 ℃/sec 내지 2.5 ℃/sec 의 레이트로 상승된다. 온도를 상승시키는데 걸리는 시간은 바람직하게 40 초 이상이다.
그 다음에, 도 4 에 도시된 바와 같이, 텅스텐-함유 가스, H2 가스 및 운반 가스가 반응 챔버 내로 도입된다. 그 결과, 제 1 텅스텐층 (242) 상에는 제 2 텅스텐층 (240) 이 형성된다. 이 때, 제 2 텅스텐층 (240) 은 층간 절연층 (200) 의 표면 위에도 형성된다. 제 2 텅스텐층 (240) 은, 예를 들어, 100 nm 내지 400 nm 의 두께를 갖는다. 또한, 제 2 텅스텐층 (240) 은, 홀들 (221 내지 225) 에 형성된 제 1 텅스텐층 (242) 상에도 형성된다. 예를 들어, WF6 이 텅스텐-함유 가스로 이용된다. 예를 들어, Ar 가스가 운반 가스로 이용되지만, 운반 가스는 N2 를 포함할 수도 있다. 운반 가스가 N2 를 포함하는 경우, 제 2 텅스텐층 (240) 의 표면은 평활하게 된다.
그 후에, 도 5 에 도시된 바와 같이, 층간 절연층 (200) 위의 제 1 텅스텐층 (242) 및 제 2 텅스텐층 (240) 의 일부가 제거된다. 이 제거 프로세스는, 에치-백 기술 또는 화학적 기계 연마 (CMP) 기술을 이용하여 수행된다. 그 결과, 홀들 (221 내지 225) 에는 제 1 텅스텐층 (242) 및 제 2 텅스텐층 (240) 을 포함하는 콘택트 플러그가 임베딩된다. 또한, 이 프로세스에서, 층간 절연층 (200) 위의 배리어층 (230) 의 일부가 제거될 수도 있다.
다음으로, 본 발명의 효과를 설명한다. 제 1 텅스텐층 (242) 이 형성될 때의, 기판 온도는 330 ℃ 내지 400 ℃, 바람직하게는 330 ℃ 내지 360 ℃ 이다. 그 결과, 홀들 (221 내지 225) 에 대한 제 1 텅스텐층 (242) 의 스텝 커버리지가 개선되고, 따라서, 제 2 텅스텐층 (240) 의 채움 정도가 개선되며, 이에 의해 콘택 트 플러그의 신뢰성이 개선된다. 기판 온도가 상기 온도보다 더 상승되면, 홀들 (221 내지 225) 에 대한 제 1 텅스텐층 (242) 의 스텝 커버리지가 악화되어, 제 2 텅스텐층 (240) 의 채움 정도가 악화된다.
제 2 텅스텐층 (240) 이 형성될 때의 기판 온도는 제 1 텅스텐층 (242) 이 형성될 때보다 높으며, 370 ℃ 내지 410 ℃ 이다.
도 6 은 기판 온도에 따른 제 2 텅스텐층 (240) 의 증착 레이트를 나타내는 그래프이다. 그래프에 따르면, 기판 온도가 330 ℃ 일 때, 제 2 텅스텐층 (240) 의 증착 레이트는 50 nm/min 이다. 기판 온도가 410 ℃ 및 450 ℃ 인 경우, 제 2 텅스텐층 (240) 의 증착 레이트는 각각 285 nm/min 및 500 nm/min 이다. 그러므로, 제 2 텅스텐층 (240) 이 형성되기 전에 기판 온도가 상승되면, 증착 레이트가 증가하고, 이에 의해 반도체 디바이스의 생산성이 개선되는 것으로 이해된다.
제 2 텅스텐층 (240) 을 형성하기 전 및 제 1 텅스텐층 (242) 을 형성한 후에, H2 가스와 비활성 가스 중 적어도 하나의 가스가 반응 챔버 내로 도입되고, 반도체 기판의 온도는 30 초 이상의 시간으로 370 ℃ 내지 410 ℃ 까지 상승된다. 그 결과, 제 1 텅스텐층 (242) 으로 흡수된 가스가 제거되어, 제 2 텅스텐층 (240) 의 그레인 크기가 커지며, 이에 의해, 콘택트 플러그의 저항이 낮아진다. 제 1 텅스텐층 (242) 을 형성하는 프로세스에서 B2H6 가스 이외에 SiH4 가스가 이용되는 경우, 이 효과는 두드러진다.
전술한 바와 같이, 본 발명의 예시적인 실시형태에 따르면, 제 1 텅스텐층 (242) 을 형성할 때 기판의 온도는 330 ℃ 내지 400 ℃ 로 설정되고, 제 2 텅스텐층 (240) 을 형성할 때 기판의 온도는 370 ℃ 내지 410 ℃ 로 설정되며, 제 2 텅스텐층 (240) 을 형성하기 전 및 제 1 텅스텐층 (242) 을 형성한 후에는 H2 가스와 비활성 가스 중 적어도 하나의 가스가 반응 챔버 내로 도입되고, 기판의 온도는 30 초 이상의 시간으로 상승된다. 따라서, 콘택트 플러그의 신뢰성을 개선하면서 저항을 낮출 수 있고, 반도체 디바이스의 생산성을 개선할 수 있다.
도 2 내지 도 5 에서, 콘택트 플러그는 제 1 층의 층간 절연층에 임베딩되지만, 전술한 예시적인 실시형태에 개시된 기술은 콘택트 플러그가 제 2 층 이상의 층간 절연층에 형성되는 경우에도 적용될 수 있다.
[실시형태]
전술된 본 발명의 예시적인 실시형태에 개시된 방법으로 실시형태 1 내지 3 에 따른 샘플이 제조된다. 각 실시형태에서, 제 1 텅스텐층 (242) 을 형성할 때, SiH4 가스, WF6 가스, 및 Ar 가스가 반응 챔버 내로 도입되고, 기판의 온도는 350 ℃ 로 설정된다. 이 프로세스에서, SiH4 가스 및 WF6 가스는 총 6 번 교대로 도입된다. 또한, 제 2 텅스텐층 (240) 을 형성할 때, H2 가스, WF6 가스, N2 가스, 및 Ar 가스가 반응 챔버 내로 도입되고, 기판의 온도는 390 ℃ 로 설정된다. 기판의 온도가 상승되면서, 제 1 텅스텐층 (242) 을 형성한 후에 제 2 텅스텐층 (240) 을 형성한다. 실시형태 1 에서는 기판의 온도를 상승시키는 시간 길이를 30 초로 설정하며, 실시형태 2 에서는 40 초로 설정하고, 실시형태 3 에서는 50 초로 설정한다.
또한, 비교예 1 및 2 에 따른 샘플이 제조된다. 비교예 1 및 2 의 제조 조건은, 기판의 온도를 상승시키는 시간 길이를 각각 8 초 및 20 초로 설정하는 것을 제외하고 실시형태 1 내지 3 의 제조 조건과 동일하다.
도 7a 내지 도 7e 는, 비교예 1 과 2 및 실시형태 1 내지 3 에 따른 샘플들의 단면을 나타내는 주사 전자 현미경 (SEM) 이미지이다. 이들 사진은, 층간 절연층 상에 형성되는 제 1 텅스텐층 (242) 및 제 2 텅스텐층 (240) 을 나타낸다. 도 7a 및 도 7b 를 도 7c 내지 도 7e 와 비교하는 경우, 실시형태 1 내지 3 의 제 2 텅스텐층 (240) 의 그레인 크기는 비교예 1 및 2 의 제 2 텅스텐층 (240) 의 그레인 크기보다 큰 것으로 이해된다. 이러한 경향은 실시형태 2 및 3 에서, 즉, 기판의 온도 상승 시간의 길이가 40 초 이상인 경우 두드러진다.
표 1 은 실시형태 1 내지 3, 및 비교예 1 과 2 의 제조 조건, 시트 저항, 층 두께, 및 비저항을 나타낸다.
온도 상승 시간 (초) 제 1 텅스텐층의 층 형성 온도 (℃) 제 2 텅스텐층의 층형성 온도 (℃) 시트 저항 (Ω/□) 층 두께 (nm) 비저항 (uΩ㎝)
실시형태 1 30 350 390 0.484 266 12.9
실시형태 2 40 350 390 0.459 254 11.7
실시형태 3 50 350 390 0.452 252 11.4
비교예 1 8 350 390 0.538 289 15.6
비교예 2 20 350 390 0.529 263 13.9
비교예 1 및 2 의 샘플에서는, 시트 저항이, 각각 0.538 Ω/□ 및 0.529 Ω/□ 이다. 반면에, 실시형태 1 내지 3 의 샘플에서는, 시트 저항이, 각각 0.484 Ω/□, 0.459 Ω/□, 및 0.452 Ω/□ 이다. 실시형태의 샘플의 시트 저항은 비교예의 샘플의 시트 저항에 비해 0.04 Ω/□ 이상까지 낮은 것을 나타낸다.
또한, 비교예 1 및 2 의 샘플에서는, 비저항이, 각각 15.6 μΩ·㎝, 13.9 μΩ·㎝ 이다. 반면에, 실시형태 1 내지 3 의 샘플에서는, 비저항이, 각각 12.9 μΩ·㎝, 11.7 μΩ·㎝, 및 11.4 μΩ·㎝ 이다. 실시형태의 샘플들의 비저항은 비교예의 샘플들의 비저항에 비해 1 μΩ·㎝ 이상만큼 낮은 것을 나타낸다.
앞에서는 본 발명의 예시적인 실시형태를 도면을 참조하여 설명하였으나, 이들은 예시의 목적이며 전술된 바 이외에 다양한 구성들을 채택할 수 있다.
본 발명은 전술한 실시형태에 한정되지 않으며, 본 발명의 범위 및 사상을 벗어나지 않고 수정 및 변경될 수도 있음이 명백하다.
도 1 은 본 발명의 예시적인 실시형태에 따른 반도체 디바이스의 제조 방법을 설명하는 흐름도.
도 2 는 본 발명의 예시적인 실시형태에 따른 반도체 디바이스의 제조 방법을 나타내는 단면도.
도 3 은 도 2 의 다음 프로세스를 나타내는 단면도.
도 4 는 도 3 의 다음 프로세스를 나타내는 단면도.
도 5 는 도 4 의 다음 프로세스를 나타내는 단면도.
도 6 은 기판 온도에 따른 제 2 텅스텐층의 층 형성 속도를 나타내는 그래프.
도 7a 내지 도 7e 는 비교예 1 과 2, 및 실시형태 1 내지 3 에 따른 샘플의 단면을 나타내는 주사 전자 현미경 (SEM) 이미지.
* 도면의 주요 부분에 대한 부호의 설명
100: 반도체 기판 120, 140: 트랜지스터
200: 층간 절연층 221, 222, 223, 224, 및 225: 홀
230: 배리어층 240: 제 2 텅스텐층
242: 제 1 텅스텐층

Claims (6)

  1. 반도체 기판의 표면 위에 배열된 절연층에 홀을 형성하는 단계;
    반응 챔버 내로 운반된 상기 반도체 기판을 330 ℃ 내지 400 ℃ 의 온도에서 가열하고, 상기 반응 챔버 내로 텅스텐-함유 가스, 및 B2H6 가스와 SiH4 가스 중 적어도 하나의 가스를 도입함으로써, 상기 홀에 제 1 텅스텐층을 형성하는 단계;
    상기 반응 챔버 내로 H2 가스와 비활성 가스 중 적어도 하나의 가스를 도입하고, 상기 반도체 기판의 온도를 30 초 이상의 시간으로 370 ℃ 내지 410 ℃ 까지 상승시키는 단계; 및
    상기 반응 챔버 내로 텅스텐-함유 가스를 도입함으로써 상기 제 1 텅스텐층 상에 제 2 텅스텐층을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 텅스텐층을 형성하는 단계에서, 상기 반도체 기판은 330 ℃ 내지 360 ℃ 의 온도에서 가열되는, 반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판의 온도에 있어서, 온도 상승 속도는 0.5 ℃/sec 내지 2.5 ℃/sec 인, 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판의 온도를 상승시키는 단계에서, 상기 반도체 기판의 온도를 상승시키기 위해 40 초 이상의 시간이 걸리는, 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 텅스텐층을 형성하는 단계 및 상기 제 2 텅스텐층을 형성하는 단계에서, 상기 제 1 텅스텐층 및 상기 제 2 텅스텐층은 상기 절연층의 표면 위에도 형성되고,
    상기 제 2 텅스텐층을 형성한 후에, 상기 절연층의 표면 위의 상기 제 1 텅스텐층 및 상기 제 2 텅스텐층의 일부를 제거하는 단계가 수행되는, 반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 텅스텐층을 형성하는 단계에서, 상기 반응 챔버 내로 SiH4 가스 및 텅스텐-함유 가스가 도입되는, 반도체 디바이스 제조 방법.
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