KR20090114147A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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문병삼
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Abstract

본 발명에 따른, 반도체 소자의 제조방법은, 제1웨이퍼 상에 상면에 이온 주입이 수행된 제2웨이퍼를 상기 상면이 상기 제1웨이퍼와 맞닿도록 부착하는 단계와, 상기 제1 및 제2웨이퍼를 상기 제2웨이퍼 내의 이온 주입이 이루어진 부분에서 크랙(Crack)이 발생하여 상기 제2웨이퍼가 들뜨도록 열처리하는 단계와, 상기 제2웨이퍼의 들뜬 부분을 제거하는 단계와, 상기 들뜬 부분이 제거된 제2웨이퍼의 표면에 에피(Epi)층을 성장시키는 단계와, 상기 에피층이 성장된 제2웨이퍼를 박막화(Thinnning)하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 웨이퍼 간을 직접 접합하여 3차원 적층 소자 형성시, 두께를 균일하게 조절함과 아울러, 그의 두께 균일성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 단위 면적당 캐패시턴스(Capacitance)를 증가시키기 위한 다양한 방법들에 대한 연구가 진행되고 있다. 그 일환으로서, 3차원 적층 소자(3-Dimension Stacked Device)를 제조하기 위해 반도체 소자의 제조를 위한 기판으로 사용되는 반도체 웨이퍼를 적층하는 방법에 대한 연구가 진행되고 있다.
이러한 3차원 소자 적층 방법은 여러 가지 방식이 제안되어 지고 있으며, 예를 들어, Epitaxy Si Growth from Single Crystal Bulk(Dual Damascene), Solid Phase Crystallization from Seed(SEG+SPE), Laser Crystallization from Seed(SEG+LEG) 및 Wafer Direct Bonding(WDB) 방식 등이 있고, 그 중, 상기 WDB 방식이 현재 가장 일반적으로 널리 사용되고 있는 추세이다.
이하에서는, 상기 WDB 방식을 이용한 웨이퍼의 가공 공정에 대해 간략하게 설명하도록 한다.
패터닝(Pattering)된 소자가 형성되고, 추가적인 소자가 제작되는 실리콘층을 얻기 위한 각각의 제1 및 제2웨이퍼를 마련한 다음, 상기 제1웨이퍼의 표면 상에 상기 패터닝된 소자를 덮도록 절연막을 형성한다. 그런 다음, 상기 제2웨이퍼의 표면 내에 수소 이온을 주입한다.
상기 제1웨이퍼와 상기 수소 이온이 주입된 제2웨이퍼를 상기 절연막의 개재하에 경면이 마주보도록 접합시킨 다음, 상기 접합된 제1 및 제2웨이퍼들 간의 접합력이 강화되도록 열처리를 수행한다. 이때, 상기 열처리시 제2웨이퍼의 표면에 주입된 수소 이온들이 결합하여 제2웨이퍼의 표면이 들뜨는 스플리팅(Splitting) 현상이 유발되며, 이로 인해 상기 제2웨이퍼의 상기 수소 이온이 주입된 깊이 부분에 미세한 틈(Micro Crack)이 발생한다.
이어서, 상기 스플리팅 현상이 유발된 제2웨이퍼의 들뜬 부분을 칼날(Razor Blade), 또는, 물줄기(Water Jet)를 이용하여 제거한다. 상기 칼날, 또는, 물줄기 가 상기 제2웨이퍼의 미세한 틈 부분에 삽입되면, 제2웨이퍼의 결정 방향을 따라 들뜬 부분이 제거되는 것이다.
계속해서, 상기 들뜬 부분이 제거된 후에 잔류된 제2웨이퍼의 표면을 연마한 다음, 소망하는 두께의 제2웨이퍼가 잔류하도록 상기 제2웨이퍼의 일부 두께를 연삭(Grinding) 공정과, CMP 공정으로 제거하여, 3차원 적층 소자 웨이퍼의 가공을 완성한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우 에는, 추가적인 소자가 형성될 상부 웨이퍼의 두께를 최적화시키기 위해 약 3Å 이하로 제어하여야 하는데, 그 두께를 제어하기가 쉽지 않다.
한편, 상기와 같은 상부 웨이퍼의 두께를 용이하게 제어하고자, 스플리팅이 발생된 상부 웨이퍼의 표면을 화학적 식각에 의한 방식으로 두께를 일부 제거한 다음, CMP 방식을 이용하여 두께를 제어하는 방식이 제안되었으나, 이 경우, 상기 상부 웨이퍼의 스플리팅이 발생된 표면의 두께가 균일하지 못하게 되는, 또 다른 두께 균일성 문제를 유발하게 된다.
본 발명은 웨이퍼 간을 접합하여 3차원 적층 반도체 소자 제조시 상부 웨이퍼의 두께를 용이하게 제어시킴과 아울러, 그 표면의 두께 균일성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 제1웨이퍼 상에 상면에 이온 주입이 수행된 제2웨이퍼를 상기 상면이 상기 제1웨이퍼와 맞닿도록 부착하는 단계; 상기 제1 및 제2웨이퍼를 상기 제2웨이퍼 내의 이온 주입이 이루어진 부분에서 크랙(Crack)이 발생하여 상기 제2웨이퍼가 들뜨도록 열처리하는 단계; 상기 제2웨이퍼의 들뜬 부분을 제거하는 단계; 상기 들뜬 부분이 제거된 제2웨이퍼의 표면에 에피(Epi)층을 성장시키는 단계; 및 상기 에피층이 성장된 제2웨이퍼를 박막화(Thinnning)하는 단계;를 포함한다.
상기 제2웨이퍼의 이온 주입은 수소 주입 또는 수소 및 헬륨의 공동 주입으로 수행한다.
상기 제2웨이퍼를 부착하는 단계는 200∼300℃의 온도에서 수행한다.
상기 열처리하는 단계는 400∼500℃의 온도에서 수행한다.
본 발명은 웨이퍼 간을 직접 접합하여 3차원 적층 반도체 소자 제조시, 스플리팅(Splitting)이 발생되어, 거친 표면을 갖는 상부 웨이퍼의 상기 거친 표면에 에피(Epi)층을 충분히 성장시킨 다음, 상기 에피층이 성장된 상부 웨이퍼에 대해 박막화(Thinning) 공정을 수행함으로써, 화학적 식각 및 CMP 공정을 수행하지 않고도, 그의 두께를 용이하게 제어할 수 있다.
또한, 본 발명은 상기와 같이 스플리팅 현상이 발생되어 거친 표면을 갖는 웨이퍼의 표면에 에피층을 성장시켜 박막화 공정을 수행함으로써, 웨이퍼 표면의 두께 균일성을 종래 보다 향상시킬 수 있다.
본 발명은, 웨이퍼 간을 직접 접합하여 3차원 적층 반도체 소자 제조시, 스플리팅(Splitting)이 발생되어, 거친 표면을 갖는 상부 웨이퍼의 상기 거친 표면에 에피(Epi)층을 충분히 성장시킨 다음, 상기 에피층이 성장된 상부 웨이퍼에 대해 박막화(Thinning) 공정을 수행한다.
이렇게 하면, 상기와 같이 스플리팅 현상이 발생된 웨이퍼의 표면에 에피층을 성장시켜 박막화 공정을 수행함으로써, 상부 웨이퍼의 두께를 용이하게 제어하 고자 종래와 같이 스플리팅이 발생된 상부 웨이퍼의 표면을 화학적 식각 및 CMP 공정을 수행하지 않고도, 그의 두께를 용이하게 제어할 수 있다.
또한, 상기와 같이 스플리팅 현상이 발생되어 거친 표면을 갖는 웨이퍼의 표면에 에피층을 성장시켜 박막화 공정을 수행함으로써, 웨이퍼 표면의 두께 균일성을 향상시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 패터닝(Patterning)과 같은 공지된 일련의 공정들이 수행되어 형성된 소자(104)를 구비한 제1웨이퍼(102)와 이온 주입 공정에 의해 내부에 이온 주입 층(110)이 형성된 제2웨이퍼(108)를 마련한다.
그런 다음, 상기 제1웨이퍼(102)의 상면에 상기 소자(104)들을 덮도록 절연막(106)을 형성한 다음, 상기 절연막(106)을 평탄화한다.
이어서, 상기 평탄화된 절연막(106)이 형성된 상기 제1웨이퍼(102)의 상면과 상기 이온 주입 층(110)이 형성된 제2웨이퍼(108)의 상면 간을 200∼300℃의 온도에서 접합한다.
이때, 상기 제2웨이퍼(108)의 이온 주입 공정은 수소 이온 주입 또는 수소 및 헬륨 공동 주입 방식으로 수행한다.
도 1b를 참조하면, 상기 제2웨이퍼(108) 내의 이온이 주입된 이온 주입 층(110)에 미세 크랙(Crack)이 발생하여 상기 제2웨이퍼(108)의 내부가 들뜨도록, 상기 제1 및 제2웨이퍼(102, 108)를 400∼500℃의 온도에서 열 처리한다.
즉, 상기와 같은 400℃ 온도 이상의 열 처리에 의해 상기 제2웨이퍼(108)의 이온 주입 층(110)에서 스플리팅(Splittin) 현상이 발생하여 상기 제2웨이퍼(108) 내에 요철과 같은 거칠기를 갖는 표면(R)이 형성되도록 한다.
그런 다음, 상기 제2웨이퍼(108)의 스플리팅이 발생한 거친 표면(R)이 형성된 부분이 노출되도록 상기 제2웨이퍼(108)의 열 처리되어 들뜬 부분을 제거한다.
도 1c를 참조하면, 상기 제거된 제2웨이퍼(108)의 스플리팅 현상에 의해 노출된 상기 제2웨이퍼(108)의 거친 표면(R) 부분에 에피층(112)을 성장시킨다. 이때, 상기 에피층(112)의 성장은 상기 거친 표면(R)이 전부 덮혀 상기 거친 표면(R) 상부로 균일한 표면이 형성될 때까지 성장시키는 것이 바람직하다.
도 1d를 참조하면, 상기 일정한 두께의 에피층(112)이 형성된 상기 제2웨이퍼(102)에 대해 소망하는 두께로 박막화 공정을 수행한다.
이후, 도시하지는 않았지만, 상기 박막화 공정이 수행된 제2웨이퍼 상에 추가적인 소자 및 상기 추가적인 소자와 제1웨이퍼 간을 연결하는 콘택홀을 형성하여 본 발명의 실시예에 따른 3차원 적층 반도체 소자를 완성한다.
전술한 바와 같이 본 발명은, 상기와 같이 스플리팅이 발생되어, 거친 표면을 갖는 상부 웨이퍼의 상기 거친 표면에 에피층을 충분히 성장시킨 다음, 상기 에피층이 성장된 상부 웨이퍼에 대해 박막화 공정을 수행함으로써, 3차원 적층 반도체 소자 형성시, 상부 웨이퍼의 두께를 용이하게 제어하고자 종래와 같이 스플리팅 이 발생된 상부 웨이퍼의 표면을 화학적 식각 및 CMP 공정을 수행하지 않고도, 그의 두께를 용이하게 제어할 수 있다.
또한, 상기와 같이 스플리팅 현상이 발생되어 거친 표면을 갖는 웨이퍼의 표면에 에피층을 성장시켜 박막화 공정을 수행함으로써, 웨이퍼 표면의 두께 균일성을 향상시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 웨이퍼의 가공방법을 설명하기 위해 도시한 공정별 단면도.

Claims (4)

  1. 제1웨이퍼 상에 상면에 이온 주입이 수행된 제2웨이퍼를 상기 상면이 상기 제1웨이퍼와 맞닿도록 부착하는 단계;
    상기 제1 및 제2웨이퍼를 상기 제2웨이퍼 내의 이온 주입이 이루어진 부분에서 크랙(Crack)이 발생하여 상기 제2웨이퍼가 들뜨도록 열처리하는 단계;
    상기 제2웨이퍼의 들뜬 부분을 제거하는 단계;
    상기 들뜬 부분이 제거된 제2웨이퍼의 표면에 에피(Epi)층을 성장시키는 단계; 및
    상기 에피층이 성장된 제2웨이퍼를 박막화(Thinnning)하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2웨이퍼의 이온 주입은 수소 주입 또는 수소 및 헬륨의 공동 주입으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제2웨이퍼를 부착하는 단계는 200∼300℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 열처리하는 단계는 400∼500℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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