KR20090113763A - 타이밍 복구를 위한 사이클 슬립 검출 - Google Patents
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Abstract
비동기 샘플링된 디지털 데이터를 포함하는 수신된 아날로그 신호의 타이밍 복구를 위해 사이클 슬립 검출을 위한 방법 및 장치가 추천된다. 더 구체적으로는, 보간된 타이밍 복구, 향상된 사이클 슬립 검출, 및 상기 사이클 슬립 검출에 기초한 향상된 사이클 슬립 정정이라고 알려진 기술을 사용하여 타이밍 복구 제어 루프의 완전히 디지털 구현예가 추천된다. 이 방법은 타이밍 복구를 위해 제어 루프에서 루프 필터의 출력 신호를 사용하는 단계, 상기 필터링된 타이밍 에러 신호로부터 평균 타이밍 에러 값들을 발생시키는 단계, 및 제 1 임계값을 초과하는 샘플들의 인접 블록들에서 평균 타이밍 에러 값들의 변화량을 누적하는 단계를 포함한다. 이후 제 2 임계값을 초과하는 인접 블록들의 누적된 평균 타이밍 에러 변화량이 사이클 슬립으로서 선언되고, 사이클 슬립들의 개수가 허용 임계값인 제 3 임계값에 의해 결정된다. 더 나아가, 샘플 삽입 또는 샘플 삭제를 위해 FIFO(first-in, first out) 메모리가 제공되고, 이는 신뢰도가 증가한 샘플 영역에서 샘플 삽입 또는 샘플 삭제가 일어남을 의미하며, 잡음에 대한 증가된 내성과, 또한 주파수 오프셋들을 지닌 시스템들에 관한 적응성인, 부적절하게 선택된 타이밍 루프 파라미터들로 인해, 사이클 슬립 검출을 위한 향상된 방법이 추천된다. 높은 부호간(intersymbol) 간섭, 낮은 신호대 잡음비, 및 예컨대 고밀도 데이터 저장 매체를 읽음으로써 제공된 또는 이동 전화기에 의해 수신된 것과 같은 주파수 오프셋을 가지는 신호들의 타이밍 복구를 위해, 본 발명의 방법과 대응하는 장치가 적용 가능 하다.
Description
본 발명은 타이밍 복구를 위해 사이클 슬립 검출을 위한 방법 및 장치에 관한 것으로, 특히 보간된 타이밍 복구, 향상된 사이클 슬립 검출, 및 상기 사이클 슬립 검출에 기초한 향상된 사이클 슬립 정정이라고 알려진 기술을 사용하여 타이밍 복구 제어 루프의 완전한 디지털 구현예에 관한 것이다.
타이밍 복구의 목적은, 비동기적으로 샘플링된 판독 신호를, 예컨대 비트 검출, 런렝쓰(runlength) 제한된 디코딩 또는 조인트(joint) 비트 검출 및 런렝쓰 제한된 디코딩이나 후속하는 채널 디코딩을 위해 사용되는 전송률(baud rate) 동기 신호로 전환하는 것이다. ITR(interpolated timing recovery)로 알려진 기술을 사용하는 타이밍 복구 제어 루프의 완전한 디지털 구현예는, 이미 도 1에 도시된 것과 같이, P. Kovintavewat 등에 의해 "Interpolated timing recovery"라는 제목으로 실린 CRC Handbook of Coding and Signal Processing for Magnetic Recording Systems, pp. 27-1 -- 27-16, 2005에 개시되어 있다.
밀도가 증가함에 따라, 자기 및 광학 저장 시스템들은 높은 부호간 간섭과 낮은 신호대 잡음비를 보여주고, 이는 타이밍 복구를 더 도전적인 것으로 만든다. 증가된 부호간 간섭과 감소된 신호대 잡음비와 연관되어, 사이클 슬립들의 확률은 증가하는데, 즉 타이밍 복구 후의 샘플들은 이상적인 샘플들로서 하나 또는 다수의 비트들만큼 좌측 또는 우측으로 이동된다. 비트 동기화의 손실로 인해, 사이클 슬립들은 버스트 에러들을 초래한다. 사이클 슬립 검출기, 위상 동기 루프 회로, 및 이들을 사용하는 디지털 신호 재생 장치가 이미 US5790613A1에 개시되어 있다. 판독 신호의 0-교차(zero-crossing)들은 위상 에러 검출을 위해 이용되어, 타이밍 위상 에러들을 추정하고 2개의 인접한 0-교차들을 검사함으로써 사이클 슬립들을 검출한다. 하지만, 0-교차 기반의 타이밍 복구는 부호간 간섭과 낮은 신호대 잡음비 상태 하에서는 약하게 수행될 것으로 예상되는데, 이는 판독 신호의 0-교차들이 그러한 상태 하에서는 신뢰할 수 있는 타이밍 정보를 제공하지 않기 때문이다. 또한, 사이클 슬립들을 검출하기 위해, 2개의 인접한 순시(instantaneous) 타이밍 에러들이 고정된 임계값들과 비교되는데, 이는 잘못 추정된 타이밍 에러에 민감할 수 있고 주파수 오프셋의 존재시 그릇된 경보를 초래할 수 있다.
또, 저역 통과 필터링을 사용하는 사이클 슬립 검출이 이미 Thuringer에 의해 US6,973,150B1에 개시되어 있다. 위상 검출기 출력과, 임계값과 비교된 필터링된 위상 차이가 사이클 슬립 검출을 위해 사용된다. 2개의 캐리어와 아날로그 위상 검출기를 지닌 아날로그 위상-동기 루프가 위상 차이를 결정하기 위해 사용된다. 사이클 슬립들을 검출하기 위한 간단한 접근법이 2004년에 "Iterative Timing Recovery for Magnetic Recording Channels with Low Signal-to-Noise Ratio"라는 제목의 A. Nayak의 논문 139페이지에 제안되어 있다. 특히, 현재 추정된 타이밍 에러와 그것의 지연된 버전 사이의 차이가 고정된 임계값보다 클 경우, 사이클 슬립이 검출된다. 그릇되게 추정된 타이밍 에러들은 사이클 슬립들의 그릇된 검출을 초래한다. 또한, 주파수 오프셋들도 그릇된 경보를 야기할 수 있다.
본 발명의 일 양상은, 특히 부호간 간섭과 낮은 신호대 잡음비, 및 주파수 오프셋의 존재시 타이밍 복구 유닛의 완전한 디지털 구현을 위해 사이클 슬립 검출을 향상시키는 것이다.
본 발명의 또 다른 양상은 검출된 사이클 슬립들에 기초한 적절한 사이클-슬립 보상에 의해 전반적인 시스템 성능을 향상시키는 것이다.
타이밍 복구 제어 루프의 완전한 디지털 구현에서의 루프 필터로부터의 출력은 타이밍 에러 궤적(trajectory)을 추적하고, 타이밍 복구를 위해 타이밍 에러 검출기로부터의 타이밍 에러들을 사용하는 종래 기술에 비해 사이클 슬립들을 정정하기에 더 적합한 것으로 발견되었다.
이는, 타이밍 복구 제어 루프의 완전한 디지털 구현에서의 루프 필터의 출력 신호로부터의 평균 타이밍 에러들을 형성하고, 연속적인 평균 타이밍 에러들의 변화량을 제 1 임계값과 비교하는 것이 추천된다는 것을 의미한다. 제 1 임계값을 초과하는 필터링된 타이밍 에러들의 인접한 블록들에서의 평균 타이밍 에러 값들의 변화량이 누적되고, 제 2 임계값을 초과하는 인접하는 블록들의 누적된 평균 타이밍 에러 변화량이 사이클 슬립 검출을 위해 사용된다. 루프 필터의 출력 신호로부터의 평균 타이밍 에러들을 형성하기 위해, 필터링된 타이밍 에러들의 블록들을 형 성하는 미리 결정된 평가 창(evaluation window)이 사용된다. 평가 창 크기는 루프 필터 파라미터들에 의존하고, 또한 그에 따라 임계값들이 선택되어야 한다. 상기 평균값을 형성함으로써 빠른 타이밍 에러 변화량이 제거되고, 누적된 평균값 변화량을 예상된 진폭 변동에 의존하여, 0.5와 1 사이의 범위에서 선택될 수 있는 상기 제 2 임계값과 비교함으로써, 사이클-슬립 검출이 수행된다. 하지만, 상기 제 2 임계값을 위해서는 0.6이 매우 잘 수행하는 값이라는 점이 발견되었다. 평균 타이밍 에러들은, 임계값을 초과하거나 임계값에 도달하는 동일한 방향에서의 상당한 타이밍 에러 변화량만이 사이클-슬립 검출을 수행하기 위해 고려되는 식으로, 누적된다. 인접한 블록들의 필터링된 타이밍 에러들의 평균 타이밍 에러 변화량이 비교되고, 상기 비교의 결과는 그 차이가 제 1 임계값을 초과하지 않거나 제 1 임계값에 도달하지 않을 경우 0으로 리셋된다. 그러므로, 국부적으로 상당한 변화량만이 평가된다. 또, 사이클-슬립 크기의 그릇된 결정, 즉 동일한 방향에서의 연속적인 변화 동안의 비트 이동의 개수를 그릇되게 결정하는 것을 회피하기 위해, 제 3 임계값이 이용된다.
사이클 슬립이 검출될 때, 누적된 타이밍 에러 변화량의 부호와 크기가 사이클 슬립의 방향과 크기를 결정하기 위해 사용된다. 마지막으로, 샘플 삽입 또는 샘플 삭제가 추천된 사이클-슬립 검출에 따라 검출되고 결정된 사이클-슬립들에 기초한 사이클-슬립 보상을 위해 행해진다.
일견하여, 평균 타이밍 에러들을 사용하고, 동일한 방향으로 상당한 타이밍 에러 변화량들만을 고려함으로써 사이클-슬립 검출을 수행하는 것이 적절한 방식이 아닌 것으로 보이는데, 이는 분명히 타이밍 에러 변화가 양 방향으로 예상되기 때문이고, 평균값들로부터 유도된 상당한 타이밍 에러 변화량들만이 해상도를 감소시키며, 동일한 방향에서의 상당한 타이밍 에러 변화들만을 평가하는 것이 사이클 슬립들의 개수와 방향을 신뢰할 수 있게 결정하는 것을 회피하는 것으로 예상될 수 있다.
사이클 슬립들의 개수와 연관된 문제점은 평균 타이밍 에러로부터의 사이클 슬립 검출을 위해 비교적 작은 제 1 임계값이 선택되어야 하고, 최악의 경우에는 평균 타이밍 에러에서의 0.6의 연속 변화가 2개의 연속적인 사이클 슬립들로서 검출되는데 반해, 실제로는 하나만 존재하는 것이다.
하지만, 현재 평균 타이밍 에러와 이전의 평균 타이밍 에러의 비교로부터 생기는 부호로부터 방향을 유도하고, 허용 임계값으로서 제 3 임계값을 사용함으로써 사이클 슬립들의 개수를 결정하는 것이 가능하다는 점이 발견되었다. 추천된 방법과 장치는, 잡음과 부적절하게 선택된 타이밍 루프 파라미터에 대한 내성, 주파수-오프셋들을 지닌 시스템들에 관한 적용 가능성, 및 향상된 신호 무결성과 시스템 성능으로 인해, 향상된 사이클 슬립 검출과 사이클 슬립 정정을 제공한다. 추천된 해결책으로 인한 향상에 관한 한 가지 이유는, 타이밍 복구 제어 루프에서의 루프 필터가 저역 필터라는 사실에 기초하는데, 이러한 저역 필터는 이미 어느 정도 타이밍 에러 추정 잡음을 필터링하고 그 결과 잡음에 대한 시스템 내성을 증가시킨다. 하지만, 루프 필터의 출력 신호는 올바른 평가를 방해하는 많은 변동(fluctuation)을 보여주어, 비록 일견에 사이클 슬립들의 방향과 개수의 검출에 부정적인 영향을 미치는 것으로 여겨질 수 있을지라도, 사이클 슬립 검출을 위해 평균 타이밍 에러들의 상당한 변화가 사용된다. 반면에, 상기 평균 타이밍 에러들은, 루프 필터의 출력 신호에서의 상기 변동으로 인해, 본질적으로 더 신뢰할 수 있는 사이클 슬립들을 검출하기에 더 적합하다.
타이밍 복구를 위해, FIFO(first-in, first out) 메모리가 추가되는데, 이 경우 샘플 삽입 또는 샘플 삭제가 검출된 사이클 슬립들에 따라 제어되고, 추천된 사이클 슬립 검출에 따라 결정된다. 이는 대응하는 에러율을 지닌 넓은 가우스 분포를 가지는 시간 영역 대신 샘플 영역에서 신뢰할 수 있는 타이밍 복구가 유리하게 수행된다는 것을 의미한다. 예컨대 자기 및 광학 저장 시스템을 위한 채널 지식으로 적용 가능한 본 발명의 일 실시예에 따르면, 보간된 타이밍 복구 루프에는 부분 응답 등화기가 내장될 수 있다. 이 등화기는 전반적인 채널 임펄스 응답을 바라는 부분 응답 타깃까지 실현하여, 등화기가 부분 응답 타깃에 필터링된 추가 잡음을 더한 것을 갖는 채널 비트들의 콘볼루션(convolution)과 같아진다. 보간기에서의 재샘플링 타이밍은 타이밍 에러 검출기, 루프 필터, 및 숫자상으로 제어된 발진기를 포함하는 디지털 위상 동기 루프에 의해 조정되고, 사이클 슬립들이 상기 FIFO 메모리에 의해 정정된다.
타이밍 복구를 위한 사이클 슬립 검출에 관한 제안된 방법 및 장치의 장점은 신뢰성, 잡음과 부적절하게 선택된 타이밍 루프 파라미터들에 대해 증가된 내성, 주파수-오프셋들을 지닌 시스템들에 관한 적용 가능성, 및 향상된 신호 무결성과 시스템 성능이다.
본 발명의 더 나은 이해를 위해, 첨부된 도면을 참조하여 다음 상세한 설명에서 예시적인 실시예가 특정된다.
본 발명의 예시적인 실시예는 첨부 도면을 참조하여 설명된다.
본 발명에 의하면, 보간된 타이밍 복구, 향상된 사이클 슬립 검출, 및 상기 사이클 슬립 검출에 기초한 향상된 사이클 슬립 정정이라고 알려진 기술을 사용하여 타이밍 복구 제어 루프의 완전한 디지털 구현을 실현함으로써, 신뢰성, 잡음과 부적절하게 선택된 타이밍 루프 파라미터들에 대해 증가된 내성, 주파수-오프셋들을 지닌 시스템들에 관한 증가된 적용 가능성, 및 향상된 신호 무결성과 시스템 성능과 같은 장점을 가지게 된다.
동일한 숫자와 문자는 도면에서의 그림들 전체를 통해 동일한 요소들을 가리킨다.
먼저 도 1을 참조하면, 도 1에는 일반적으로 P. Kovintavewat 등에 의해 "Interpolated timing recovery"라는 제목으로 실린 CRC Handbook of Coding and Signal Processing for Magnetic Recording Systems, pp. 27-1 -- 27-16, 2005에 의해 도 27.2에 개시된 바와 같은 보간된 타이밍 복구를 위한 타이밍 복구 제어 루프의 완전한 디지털 구현예의 기본적인 부분들을 예시한다. 고밀도 데이터 저장 매 체를 읽어 제공되거나 이동 전화기에 의해 수신된 바와 같은 디지털 데이터를 포함하는 RAS(received analog signal)는 fsf(fixed sampling frequency)를 가지는 ADC(analog digital converter)에 인가되고, 이는 수신된 신호가 비동기적으로 샘플링된다는 것을 의미한다. 비동기 샘플링의 장점은, 샘플링 주파수가 심벌 주파수의 배수가 될 필요가 없다는 것이고, 높은 데이터 레이트로 인해 5%와 같은 오버샘플링(oversampling)이 없거나 작은 동기화된 샘플들을 얻기 위한 타이밍 조정을 위해 보간된 타이밍 복구라고 알려진 시스템이 이용된다. 도 1에 도시된 바와 같은 완전한 디지털 타이밍 복구 회로는 직렬로 연결된 상기 ADC, 보간기(IP), 데이터 검출기(DD)와, IP를 포함하는 보간 제어 루프를 포함한다. 보간 제어 루프는 IP의 출력에 직접적으로 연결되고 IP의 출력에 연결된 심벌 검출기(SyD)를 경유하여 연결되는 타이밍 에러 검출기(TED: timing error detector), LF, 다음 샘플링 위상 오프셋을 갱신하기 위한 디지털 누산기(dACC: digital accumulator), 및 IP에 연결된 IPC(interpolator control unit)를 포함한다. 보간 필터들에 기초한 완전한 디지털 타이밍 복구 회로들은 최소 평균 제곱(minimum mean-square) 에러 접근법의 관점에서 설계된다. 그렇지만, P. Kovintavewat 등에 의해 개시된 분석은 이미 그러한 시스템들에 부호간 간섭, 낮은 신호대 잡음비, 및 주파수 오프셋의 존재에 민감하다는 것을 보여준다. 이는 도 2에 도시된 그림에 의해 확인되는데, 도 2는 사이클 슬립들(CS1,CS2)이 존재하는, 도 1에 따른 보간된 타이밍 복구를 위한 타이밍 복구 제어 루프에서의 LF의 출력에서의 신호를 예시한다. 사이클 슬립이란 수신된 샘플들이 타이밍 복구 후 이상적인 샘플들로서 하나 또는 다수의 비트들만큼 좌측 또는 우측으로 이동함을 의미한다. 도 2에 도시된 것처럼, 비동기적으로 샘플링된 수신 신호(RAS)는 보간기 제어 루프에서의 LF의 출력에서 샘플 인덱스(SI: sample index)에 의존하는 채널 비트 지속 기간(Cbt)에 관해 정규화된 필터링된 타이밍 에러의 변화를 야기한다. 필터링된 타이밍 에러에서의 상당한 변화 또는 LF 후의 소위 채널 비트 시간 에러가 사이클 슬립(CS1,CS2)을 예시한다. 도 2는 보간기(IP)의 출력 신호에서 사이클 슬립이 존재하는 경우, LF 후 필터링된 타이밍 에러에서 연속적으로 상당한 변화가 일어남을 예시한다. 도 2에 표시된 것처럼, 사이클 슬립(CS1,CS2)이 존재한다는 증거를 위해, PREQ(partial response equalizer)가 도 10에 도시된 것과 같이 IP에 연결되고, PREQ 출력 신호와 대응하는 샘플 인덱스(SI)에 관한 부분 응답 참조 신호의 비교가 도 11과 도 12에 도시되어 있다. 등화기 출력 신호는 실선으로 예시되고, 점선은 잡음이 없는 부분 응답 참조 신호를 표시한다. 도 11과 도 12는 도 2에 도시된 사이클 슬립(CS1,CS2)의 영역에서의 SI에 관련된 도 10에서의 PREQ의 출력에서의 신호의 진폭 값(A)을 보여준다. 도 11에서 상이한 샘플링 인덱스(SI)에 대한 진폭 값(A)의 이동은 도 2에 도시된 제 1 사이클 슬립(CS1)을 표시하고, 도 12에 도시된 2가지 샘플의 사이클 슬립은 도 2에서의 사이클 슬립(CS2)에 대응한다. 상기 도 2는 또한 타이밍 복구 루프가 주파수 추정 에러들에 의해 야기된 주파수 오프셋으로 인해 느린 타이밍 변화를 추적한다는 것을 보여준다. 그러한 주파수 추정 에러는, 예컨대 고정점(fixed-point) 구현의 양자화 에러에 의해 야기될 수 있다. 주파수 추정 에러에 관한 추가 소스들은, 예컨대 일정한 각 속도(angular velocity)로 인한 디스크 회전 속력 변화이다. 또한 도 2로부터, 고정된 임계값이 사용되고 순시 필터링된 타이밍 에러들이 고정된 임계값과 비교된다면 많은 진폭 값들이 그릇되게 검출된다는 것이 분명하다. 더 나아가, 종래의 부분 응답 최대-가능성(likelihood) 시스템의 경우 필터링된 타이밍 에러의 느린 타이밍 변화 외에, 나머지 등화 에러 및/또는 잡음에 의해 야기된 빠르게 변하는 부분이 존재한다.
전술한 이유들로 인해, 타이밍 복구 제어 루프의 완전한 디지털 구현을 위한 향상된 사이클 슬립 검출과 검출된 사이클 슬립들에 기초한 적절한 사이클 슬립 보상이 추천된다. 향상된 사이클 슬립 검출과, 향상된 사이클 슬립 검출에 기초한 사이클 슬립들의 정정을 위한 장치들의 실시예가 도 8과 도 10에서의 블록도에 의해 예시된다. 도 8에 도시된 실시예는 도 1로부터 이미 알려진 모든 요소들을 포함하고 또한 IP와 DD 사이에 배치된 FIFO 메모리뿐만 아니라, 보간기 제어 루프에서 LF의 출력에 연결된 사이클 슬립 검출기(CSD: cycle slip detector)를 포함한다. FIFO 메모리는 또한 검출된 사이클 슬립들의 개수를 제공하는 사이클 슬립 크기 평가기(CSsEv)를 통해서뿐만 아니라, 직접적인 선을 통해 FIFO 메모리를 제어하기 위해 CSD에 연결된다. 도 8에서의 상기 추가 요소들은 또한 도 10에 따른 실시예에서 동일한 방식으로 배치되는데, 이는 본 발명의 일반적인 원리가 사이클 슬립 검출을 위한 보간기 제어 루프에서 LF의 출력 신호를 사용하는 것에 기초하기 때문이다. CSD는 LF의 출력에서 제공된 필터링된 타이밍 에러들의 평균을 구하기 위한 수단을 포함한다. 그러므로, 필터링된 타이밍 에러 신호는 블록들로 나누어지고, 평균 타이밍 에러들이 이들 블록에 관해 평가된다. 블록 길이는 M이 양의 정수인 2^M으로 서 선택될 수 있어, 평균을 구하는 것이 간단한 우측 자리 이동에 의해 달성되고 효율적인 하드웨어 구현예에 의해 실현될 수 있다. 그러한 경우를 위해, 누산기와 카운터에 의해 평균을 구하는 것이 수행될 수 있고, 이 경우 누산기는 필터링된 타이밍 에러들을 누적하고 카운터는 언제 이동(shifting) 즉 평균을 구하는 것을 수행할지를 결정한다. 이는 평균을 구하는 것이 효율적인 하드웨어 구현예에 의해 실현될 수 있음을 의미한다. 필터링된 타이밍 에러에서의 빠르게 변하는 변화는, 필터링된 타이밍 에러들의 평균을 구함으로써 성공적으로 억제된다. 또, 평균을 구하는 것은 간단한 필터링 방법으로서 이해될 수 있다. 대안적으로, 예컨대 전술한 평균을 구하는 것보다는 저역 필터와 같은 상이한 필터링 방법들이 빠르게 변하는 변화를 억제하기 위해 이용될 수 있는데 반해, 평균을 구하는 것은 간단하고 효과적인 해결책을 제공한다. 평균을 구한다는 것은 필터링된 타이밍 에러들의 블록들을 형성하는 미리 결정된 평가 창이, 루프 필터의 출력 신호로부터의 평균 타이밍 에러들을 형성하기 위해 사용된다는 것을 의미한다. 평가 창 크기는 제어 루프의 위상 의존 이득 부분과 같은 루프 필터 파라미터들에 의존하고, 타이밍 위상 에러 상의 루프 필터 이득들의 영향에 의존함을 의미하는 잡음 억제를 위한 댐핑(damping) 인자와, 임계값들이 그에 따라 선택되어야 하며, 이는 아래에 더 상세히 설명된다. 다음에는, 보간기 제어 루프에서 LF의 출력에서의 타이밍 에러가 의미하는 바를 설명하기 위해, 필터링된 타이밍 에러라는 용어가 사용된다. 평균 타이밍 에러들은 임계값을 초과하는 동일한 방향으로의 상당한 타이밍 에러 변화들만이 사이클 슬립 검출을 수행하기 위해 고려되는 식으로 누적된다. 상기 누적은 평균 타이밍 에러 변화가 비교되고, 그 차이가 제 1 임계값과 제 2 임계값을 초과하지 않는다면 그 결과가 0으로 리셋된다. 그러므로, 한 비트의 적어도 하나의 사이클 슬립을 나타내는 국부적으로 상당한 변화만이 검출된다.
사이클 슬립 검출을 위한 방법이 도 3에 도시된 흐름도에 의해 예시되고, 이 경우 
는 블록 인덱스(
)를 나타내고, 
는 
번째 블록에 관한 평균 필터링된 타이밍 에러를 나타내며, S Δ는 사이클 슬립 표시기로서의 평균 타이밍 에러들에 있어서의 누적된 변화를 나타낸다. 도 3은 간결한 프리젠테이션을 위한 일 예로서의 방법을 예시지만, 필터링된 타이밍 에러들을 구하기 위한 것으로, 귀납적 구현도 가능하다. 누적되는 평균 필터링된 타이밍 에러들에 기초한 사이클 슬립 검출 CSD는 도 3에 도시된 바와 같은 다음 단계들로 행해진다.
1. 초기화: 
=1, 
=0, S Δ=0, 여기서 
는 오직 제 1 블록을 다루기 위해 
-의 시종일관성(consistence)을 위해 도입된다.
2. 2개의 인접 블록들 사이의 평균 필터링된 타이밍 에러에 관한 상당한 변화가 존재한다면, 즉, |
-
|>TH Δ이고, 여기서 TH Δ는 제 1 임계값을 가리킨다면, 단계 4로 가고, 그렇지 않으면 필터링된 타이밍 에러들의 평균의 누적된 변화인 S Δ를 0으로 리셋한다.
2개의 방향으로의 변화에 관해 2가지 제 1 임계값(+TH Δ,-TH Δ)을 정의하는 것도 가능하다. 즉, 
-
은 
-
이 양이라면 양의 제 1 임계값으로 비교되고, 그 렇지 않으면, 
-
은 음의 제 1 임계값으로 비교된다. 그리고 이들 2가지 제 1 임계값(+TH Δ,-TH Δ)은 또한 상이한 크기로 선택될 수 있고, 그 부호는 방향을 표시한다.
3. 블록 인덱스를 증가시키고(
=
+1), 단계 2로 간다.
4. 누적된 타이밍 에러 변화를 갱신한다: S Δ= S Δ+ (
-
). 평균 타이밍 에러들(S Δ)에서의 누적된 변화의 갱신은 (
-
)의 부호와는 상이한 부호를 가질 수 있는데, 이는 현재 평가된 블록에 대한 이전 블록들의 변동의 영향을 감소시켜, 사이클 슬립을 신뢰 가능하게 표시하는 동일한 방향으로의 상당한 변화만이 평가된다.
5. 사이클 슬립 상태를 체크한다: 평균 타이밍 에러들의 누적된 변화(S Δ)가 제 2 임계값(TH)보다 크다면, 사이클 슬립 검출기(CSD)에 의해 검출된 것으로 사이클 슬립을 선언하고, S Δ= 0으로 리셋한다. 이후 단계 3으로 간다.
이는 평균 타이밍 에러 변화가 비교되고, 그 차이가 제 1 임계값을 초과하지 않는다면, 누적된 평균 타이밍 에러 변화가 0으로 리셋된다는 것을 의미한다. 그러므로, 한 비트의 적어도 한 사이클 슬립을 신뢰할 수 있게 나타내는 동일한 방향으로의 국부적으로 상당한 변화만이 검출된다. 전술한 바와 같이, 부호에 의해 양의 방향 또는 음의 방향으로 사이클 슬립들을 검출하기 위해 또한 2개의 제 2 임계값(TH)들이 이용될 수 있다. 제 1 임계값(TH Δ)과 제 2 임계값(TH)이 타이밍 복구를 위한 제어 루프의 파라미터들의 관점에서 선택되어야 하고, 이는 DPLL, 즉 디지털 위상 동기 루프이다. 그러한 제어 루프들에서의 LF는 통상적으로 위상과 주파수 에러들 모두를 다루는 2차 루프 필터이다. 이는 채널 비트 지속 기간에 관해 정규화된 하나의 비트-슬립이 1인 타이밍 위상 에러를 표시하고, 채널 비트 지속 기간에 관해 정규화된다면, 제어 루프가 그러한 타이밍 위상 변화를 만들기 위해 필요한 시간이 대략 
와 같다는 것을 표시하며, 여기서 
는 잡음 억제를 위한 댐핑 인자인 
의 주파수 의존 이득 부분이고, 
는 제어 루프의 위상 의존 이득 부분이다. 이는, 예컨대 잡음 억제를 위한 댐핑 인자가 
이고, 위상 의존 이득 부분인 
인, 주어진 제어 루프에 관해, 그러한 제어 루프가 
에 대응하는 타이밍 위상 변화를 만들기 위해 정규화된 시간을 필요로 한다는 것을 의미한다. 따라서, 하나의 비트-슬립은 628개의 샘플에 대응하고, 평가 창은 상기 샘플들의 개수를 고려하여 결정되어야 한다. 더 나아가, 타이밍 에러들의 누적된 변화가 사이클 슬립 검출을 위해 상기 제 2 임계값과 비교되어, 상기 제 2 임계값이 0.5와 1 사이의 범위에서 선택되어야 한다. 예시적인 실시예와 관련하여, 제 2 임계값(TH)에 관한 값이 0.6인 것이 신뢰 가능한 검출을 위해 충분한 것으로 발견된다. 이는 예컨대 4개의 누적된 변화가 사이클 슬립 검출을 위해 사용되는 경우, 제 1 임계값(TH Δ)이 제 2 임계값(TH)의 1/4가 되어야 하고, 창 크기가 대략 628/4=157개의 샘플이 되어야 함을 의미한다. 대안적으로, 예컨대 628/8
78개의 샘플의 창 크기가 선택될 수 있고, 그러면 제 1 임계값(TH Δ)이 0.075로 선택 되어야 한다. 간단한 구현예의 경우, 2^M의 창 크기가 이용될 수 있다. 그러므로, 전술한 예에서 제 1 임계값(TH Δ)=0.15의 관점에서 128개의 샘플의 창 크기가 사용될 수 있거나, TH Δ=0.075와 같은 제 1 임계값에 관해서는 64개의 샘플의 창 크기가 적용 가능하다. 즉, 더 작은 창 크기에 관해서는, 그에 따라 더 작은 TH Δ가 선택되어야 한다.
이는 부호간 간섭, 낮은 신호대 잡음비, 및 주파수 오프셋의 존재시에도 적용 가능한, 사이클 슬립들을 검출하기 위한 신뢰 가능한 방법이 추천됨을 의미한다. 상기 향상된 사이클 슬립 검출을 위한 이유들은 부호간 간섭, 낮은 신호대 잡음비 및 주파수 오프셋에 대한 내성이다. LF는 저역 필터이고, 타이밍 에러 추정 잡음을 이미 필터링하지만, 이는 작은 창들에서 타이밍 에러들의 평균을 구함으로써 강화된다. 상당한 변화의 평가와 함께, 변화를 비교함으로써 타이밍 에러 추정 잡음에 대한 시스템 내성을 증가시킨다.
필터링된 타이밍 에러들과, 24000부터 44000까지 존재하는 샘플 인덱스(SI)들을 위한 채널 비트 지속 기간(CBt)에 관하여 정규화된 필터링된 타이밍 에러들의 평균이 도 4에 도시되어 있다. 블록 길이 또는 창은 평균값들을 형성하기 위해 256개의 샘플과 같고, 제 1 임계값(TH Δ)은 0.15와 같으며, 0.60인 제 2 임계값(TH)은 도 5에 도시된 것과 같은 사이클 슬립(CSI)들의 검출을 가져온다.
비록 추천된 사이클 슬립 검출이 부호간 간섭, 낮은 신호대 잡음비, 및 주파수 오프셋의 존재시 사이클 슬립(CSI)들을 신뢰 가능하게 검출하지만, 사이클 슬립 들의 개수는 그릇되게 검출된다. 그릇되게 검출된 사이클 슬립들의 개수(WN)는 도 5에서 상기 사이클 슬립들을 둘러싸는 원에 의해 표시된다. 이는 일견에 사이클 슬립 검출을 위한 추천된 방법이 사이클 슬립 정정을 위해 적용 가능하지 않다는 것을 의미한다. 하지만, 연관된 문제점은 사이클 슬립을 표시하기 위해 사용된 제 2 임계값(TH)인 0.60으로 동일한 방향에서의 연속적인 변화에 관해 상대적으로 작다는 점으로 발견된다. 최악의 경우, 평균 타이밍 에러들의 연속적인 변화(S Δ=1.2)가 2개의 연속적인 사이클 슬립들로서 검출되는데 반해, 실제로는 1개만이 존재한다. 그러므로, 제 3 임계값, 즉 소위 허용 임계값(TH tol )이 사이클-슬립 크기의 잘못된 결정, 즉 동일한 방향에서의 타이밍 에러들의 연속적인 변화 동안 비트 이동들의 개수의 잘못된 결정을 회피하기 위해 사용된다. 누적된 변화가 이러한 허용 임계값(TH tol )보다 작다면, 하나의 사이클 슬립만이 표시된다. 이는 도 9에 도시된 바와 같은 추천된 방법의 수정된 버전이 사이클-슬립 보상을 위해 사용됨을 의미한다.
도 9에서의 흐름도에 의해 예시된 수정된 사이클-슬립 검출은 다음 단계들로 행해진다.
1. 초기화: 
=1, 
=0, S Δ=0, 
=0, 여기서 
는 오직 샘플들의 제 1 블록을 다루기 위해 
-
의 공존을 위해 도입된다. 새로운 변수인 
은 이전에 검출된 사이클 슬립 뒤에 오는 블록들을 표시하기 위해 도입된다. 변수(
)가 1과 같은 것은 동일한 방향으로 연속적인 변화 동안 사이클 슬립들의 그릇된 개수를 검출하는 것을 회피하는 것과 관련된다.
2. 2개의 인접 블록들 사이의 평균 필터링된 타이밍 에러에 관한 상당한 변화가 존재한다면, 즉, |
-
|>TH Δ이라면, 단계 4로 가고, 그렇지 않으면 변화인 S Δ를 0으로 리셋하고, 
를 0으로 설정한다.
전술한 바와 같은 2개의 방향으로 변화들에 관한 2개의 임계값을 정의하는 것도 가능하다.
3. 블록 인덱스를 증가시키고(
=
+1), 단계 2로 간다.
4. 3가지 상태들이 고려된다:
- 
=1, 즉 현재 블록은 이전에 검출된 사이클 슬립의 바로 옆 블록이다.
- 
은 현재 변화가 이전에 검출된 사이클 슬립과 동일한 방향에 있다는 것을 나타내고, 이 경우 
은 마지막으로 검출된 사이클 슬립의 방향을 표시한다.
- 
는 동일한 방향에서의 연속 변화가 허용 임계값(TH tol )에 의해 미리 결정된 허용 범위를 초과하지 않음을 나타내고, 이 경우 
는 마지막 사이클 슬립에 관한 누적된 타이밍 에러 변화를 표시한다.
모든 3가지 상태가 충족되면, 누적된 타이밍 에러 변화에 관해서는 어떠한 갱신도 행해지지 않고, 변수인 
은 
=0으로 설정되고, 마지막 사이클 슬립에 관한 누적된 타이밍 에러 변화는 갱신(
)된 다음, 단계 3으로 가고, 그렇지 않으면, 
이고 
=0이다.
5. 사이클 슬립 상태를 체크한다: S Δ의 크기가 제 2 임계값(TH)보다 크다면, 검출된 것으로 사이클 슬립을 선언하고, 
, S Δ= 0으로 설정한 다음, 단계 3으로 간다.
이는 사이클 슬립들의 검출 외에, 추천된 방법의 수정예가 사이클 슬립들의 정확한 개수도 제공함을 의미하는데, 이는 또한 이 방법을 신뢰할 수 있는 사이클 슬립 보상, 즉 신뢰할 수 있는 타이밍 복구를 위해 적용 가능하게 한다.
이미 전술한 바와 같이, 양의 방향 또는 음의 방향으로 사이클 슬립들을 검출하기 위해 2개의 임계값이 이용될 수 있다.
이는 사이클 슬립이 검출될 때, 누적된 타이밍 에러 변화의 부호와 크기가 사이클-슬립 보상과 신뢰할 수 있는 타이밍 복구를 위한 샘플 삽입 또는 샘플 삭제를 위해 적용 가능함을 의미한다.
타이밍 복구를 위해, 보간기(IP)의 출력이 FIFO 메모리에 연결되고, 이 경우 데이터가 도 8에 도시된 것과 같이 사이클 슬립들의 방향과 개수에 관해 검출된 사이클 슬립들에 따라 제어된다.
도 10에 도시된 것과 같은 채널 지식으로 비트 검출(Bd)을 위해 적용 가능한 본 발명의 실시예에 따르면, 도 8에 도시된 요소들 외에, 보간된 타이밍 복구 루프에서 PREQ(partial response equalizer)가 보간된 타이밍 복구 루프에서 내장된다. 등화기(PREQ)는 전반적인 채널 임펄스 응답의 모양을 바라는 부분적인 응답 타깃으 로 구성하여, PREQ 출력이 부분 응답 타깃에 필터링된 추가적인 잡음을 더한 것과 채널 비트들의 콘볼루션과 같아진다. 그러므로, 도 10에 도시된 것처럼, 도 8의 심벌 검출기(SyD)는 부분 응답 레벨 검출기(PRLd: partial response level detector)로 대체된다.
보간기(IP)에서의 재샘플링 타이밍은 타이밍 에러 검출기(TED), LF, 및 숫자상으로 제어된 발진기(NCO)를 포함하는 디지털 위상 동기 루프에 의해 조정되고, 사이클 슬립들은 상기 FIFO 메모리에 의해 정정된다.
타이밍 복구를 위해 제어 루프의 LF에 연결된 사이클 슬립 검출기(CSD)와, 상기 CSD에 연결된 CSsEv(cycle slip size evaluator)에 관한 배치가 도 13에 예시되어 있다. 위에서 예시된 방법에 따르면, CSD는 LF에 의해 제공된 필터링된 타이밍 에러 신호로부터 평균 타이밍 에러 값들을 발생시키기 위한 평균 타이밍 에러 값 발생 수단(ATE)을 포함한다. 평균 타이밍 에러 값 발생 수단(ATE)의 출력은, 현재 평균 타이밍 에러 값과 이전 평균 타이밍 에러 값 사이의 차이를 제 1 임계값(TH Δ)과 비교하기 위한 제 1 비교기(COMP1)에 연결되고, 이제 1 비교기(COMP1)는 제 1 임계값(TH Δ)을 연속적으로 초과하는 평균 타이밍 에러 값들을 누적하기 위한 누산기(ACCU)에 연결된다. 사이클 슬립 검출 신호를 제공하기 위해, 상기 누산기(ACCU)는 누적된 평균 타이밍 에러 변화(S Δ)와 제 2 임계값(TH)을 비교하기 위한 제 2 비교기(COMP2)에 연결되고, 사이클 슬립들의 개수를 결정하기 위해, 상기 누산기(ACCU)는 CSsEv에 연결되는데, 이 CSsEv는 누적된 평균 타이밍 에러 변화(S Δ) 와 제 3 임계값(TH tol )을 비교하는 제 3 비교기(COMP3)에 의해 형성된다. 제 2 비교기(COMP2)의 출력은, 예컨대 연결된 FIFO 메모리를 위해 사이클 슬립 검출 신호를 제공하는 사이클 슬립 검출기(CSD)의 출력을 형성하고, 제 3 비교기(COMP3)의 출력은 검출된 사이클 슬립들의 개수에 따라 신호를 제공하는 CSsEv의 출력이다. 사이클 슬립 검출기(CSD)의 평균을 발생시키는 평균 타이밍 에러 값 발생 수단(ATE)은, 예컨대 공지되어 있고 따라서 값들을 누적하기 위한 누산기와, 평균값들을 발생시키기 위해 값들의 우측 이동을 결정하기 위한 카운터로서 평균값들을 발생시키기 위한 수단은 도시되어 있지 않다.
타이밍 복구를 위해 사이클 슬립을 검출하는 제안된 방법과 장치의 장점은, 잡음과 부적절하게 선택된 타이밍 루프 파라미터들에 대한 내성 증가, 주파수-오프셋들을 지닌 시스템들에 관한 적용 가능성 증가, 및 향상된 신호 무결성과 시스템 성능이다. 추천된 타이밍 복구의 또 다른 장점은, 완전한 디지털 구현과, 샘플 삽임 또는 샘플 삭제가 증가된 신뢰 가능성으로 샘플 영역에서 일어난다는 점이다. 본 명세서에서 설명된 실시예는 예로서 특정되고, 당업자라면 첨부된 청구항에서 특정된 것과 같은 본 발명의 범주 내에 있는 본 발명의 다른 실시예를 실현할 수 있다.
도 1은 종래 기술로부터 알려진 보간된 타이밍 복구를 위한 타이밍 복구 제어 루프의 완전한 디지털 구현예의 블록도.
도 2는 보간된 타이밍 복구를 위한 타이밍 복구 제어 루프에서의 루프 필터의 출력에서의 신호를 도시하는 도면.
도 3은 본 발명에 따라 사이클 슬립들을 검출하기 위한 방법을 예시하는 흐름도.
도 4는 필터링된 타이밍 에러와 그것의 평균을 도시하는 도면.
도 5는 도 4에 도시된 평균 타이밍 에러들로부터 잘못 검출된 사이클 슬립들을 포함하는 도면.
도 6은 필터링된 타이밍 에러와 그것의 평균을 도시하는 도면.
도 7은 도 6에 도시된 평균 타이밍 에러들로부터, 본 발명에 따라 검출된 사이클 슬립들의 도면.
도 8은 사이클 슬립들을 검출하고 정정하기 위한 예시적인 장치의 블록도.
도 9는 사이클 슬립들의 방향과 개수를 검출하기 위한 방법을 예시하는 흐름도.
도 10은 채널 지식으로 사이클 슬립들을 검출하고 정정하기 위한 예시적인 장치의 블록도.
도 11은 잡음이 없는 부분 응답 참조 신호와, 도 2에서의 제 1 사이클 슬립을 예시하는 부분 응답 등화기의 출력에서의 신호를 도시하는 도면.
도 12는 잡음이 없는 부분 응답 참조 신호와, 도 2에서의 제 2 사이클 슬립을 예시하는 부분 응답 등화기의 출력에서의 신호를 도시하는 도면.
도 13은 사이클 슬립 검출기와 사이클 슬립 크기 평가기의 블록도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
CSD: 사이클 슬립 검출기 CSsEv: 사이클 슬립 크기 평가기
PREQ: 부분 응답 등화기 PRld: 부분 응답 레벨 검출기
Bd: 비트 검출 ACCU: 누산기
COMP1: 제 1 비교기 COMP2: 제 2 비교기
COMP3: 제 3 비교기
Claims (13)
- 필터링된 타이밍 에러 신호와 사이클 슬립(cycle slip) 검출기를 제공하는 타이밍 복구 제어 루프에서, 루프 필터(LF)를 가지는 디지털로 구현된 타이밍 복구 유닛으로 사이클 슬립을 검출하는 방법으로서,- 상기 필터링된 타이밍 에러 신호로부터 평균 타이밍 에러 값들을 발생시키는 단계,- 제 1 임계값(TH Δ)을 초과하는 인접 블록들에서 평균 타이밍 에러 값들의 변화를 누적하는 단계, 및- 인접 블록들의 누적된 평균 타이밍 에러 변화량(S Δ)이 제 2 임계값(TH)을 초과한다면 사이클 슬립을 선언하는 단계를포함하는, 사이클 슬립을 검출하는 방법.
- 제 1항에 있어서,한 블록에 관한 평균 타이밍 에러 값을 발생시키기 위해, 필터링된 타이밍 에러 신호가 샘플들의 블록들로 분할되는, 사이클 슬립을 검출하는 방법.
- 제 1항에 있어서,필터링된 타이밍 에러 신호로부터의 평균 타이밍 에러 값들을 발생시키기 위 해, 저역 통과 필터가 사용되는, 사이클 슬립을 검출하는 방법.
- 제 1항에 있어서,2개의 인접한 블록들 사이의 평균 타이밍 에러 값 변화량(-
)이 비교되고, 그 차이가 제 1 임계값(TH Δ)을 초과하지 않는다면, 상기 비교의 결과가 제로(0)로 리셋되는, 사이클 슬립을 검출하는 방법.
- 제 1항에 있어서,사이클 슬립의 방향은 누적된 평균 타이밍 에러 변화량(S Δ)의 부호(sign)에 따라 결정되는, 사이클 슬립을 검출하는 방법.
- 제 1항에 있어서,사이클 슬립들의 개수를 결정하기 위해, 상기 누적된 평균 타이밍 에러 변화량(S Δ)이 제 3 임계값(TH tol )과 비교되는, 사이클 슬립을 검출하는 방법.
- 제 1항에 있어서,타이밍 복구를 위한 사이클-슬립 보상을 수행하도록, FIFO(first-in, first out) 메모리에서의 샘플 삽입 또는 삭제를 위해, 제 2 임계값(TH)을 초과하는 누적된 평균 타이밍 에러 변화량(S Δ), 누적된 평균 타이밍 에러 변화량(S Δ)의 부호, 및 상기 제 3 임계값(TH tol )과 누적된 평균 타이밍 에러 변화량(S Δ)의 비교가 사용되는, 사이클 슬립을 검출하는 방법.
- 필터링된 타이밍 에러 신호와 사이클 슬립 검출기를 제공하는 타이밍 복구 제어 루프에서, 루프 필터(LF)를 가지는 디지털로 구현된 타이밍 복구 유닛으로 사이클 슬립을 검출하는 장치로서,- 상기 필터링된 타이밍 에러 신호로부터 평균 타이밍 에러 값들을 발생시키기 위한 평균 타이밍 에러 값 발생 수단(ATE)이 제공되고,- 현재 평균 타이밍 에러 값과 이전 평균 타이밍 에러 값 사이의 차이를 제 1 임계값(TH Δ)과 비교하는 제 1 비교기(COMP1)가, 상기 평균 타이밍 에러 값 발생 수단(ATE)에 적용되며,- 상기 제 1 임계값(TH Δ)을 초과하는 인접 블록들의 평균 타이밍 에러 값들의 변화를 누적하는 누산기(ACCU)가 상기 제 1 비교기(COMP1)에 연결되고,- 누적된 평균 타이밍 에러 변화량(S Δ)이 제 2 임계값(TH)을 초과한다면, 상기 누산기(ACCU)에 적용된 제 2 비교기(COMP2)가 사이클 슬립 검출 신호를 제공하는, 사이클 슬립을 검출하는 장치.
- 제 8항에 있어서,상기 평균 타이밍 에러 값 발생 수단(ATE)은, 상기 LF에 의해 제공된 필터링 된 타이밍 에러 값들을 누적하기 위한 누산기와, 평균 타이밍 에러 값들을 발생시키기 위해 필터링된 타이밍 에러 값들의 우측 자리 이동(right shifting)을 결정하기 위한 카운터를 포함하는, 사이클 슬립을 검출하는 장치.
- 제 8항에 있어서,누적된 평균 타이밍 에러 변화량(S Δ)과 제 3 임계값(TH tol )을 비교함으로써, 사이클 슬립들의 개수를 결정하기 위한 제 3 비교기(COMP3)를 더 포함하는, 사이클 슬립을 검출하는 장치.
- 제 8항에 있어서,상기 사이클 슬립 검출기(CSD)는 FIFO(first-in, first out) 메모리에 연결되고, 상기 FIFO 메모리는 샘플 삽입 또는 삭제에 의해 사이클 슬립 보상을 제어하기 위해 완전히 디지털로 구현된 타이밍 복구 유닛에서 타이밍 복구 수단의 출력에 연결되는, 사이클 슬립을 검출하는 장치.
- 제 11항에 있어서,타이밍 복구 수단의 상기 출력은, 완전히 디지털로 구현된 타이밍 복구 유닛에서의 보간기(IP: interpolator)의 출력인, 사이클 슬립을 검출하는 장치.
- 제 11항에 있어서,타이밍 복구 수단의 상기 출력은, 상기 완전히 디지털로 구현된 타이밍 복구 유닛의 타이밍 복구 제어 루프에 배치된 부분 응답 등화기(PREQ: partial response equalizer)의 출력인, 사이클 슬립을 검출하는 장치.
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|---|---|---|---|---|
| KR20180006609A (ko) * | 2016-07-07 | 2018-01-18 | 삼성디스플레이 주식회사 | 위상 오차를 줄이기 위한 시스템, 방법, 및 디스플레이 |
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|---|---|---|---|---|
| WO2011085947A1 (en) * | 2010-01-15 | 2011-07-21 | St-Ericsson Sa | Sampling rate converter data flow control mechanism |
| CN102377557B (zh) * | 2010-08-23 | 2014-08-27 | 联咏科技股份有限公司 | 时序恢复控制器及其操作方法 |
| EP2506516A1 (en) * | 2011-03-31 | 2012-10-03 | Alcatel Lucent | Method of decoding optical data signals |
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| CN103547344B (zh) * | 2013-07-15 | 2016-03-09 | 华为技术有限公司 | 一种周跳的检测方法、装置及接收机 |
| US9231690B2 (en) * | 2013-09-17 | 2016-01-05 | Qualcomm Incorporated | Signal tracking and decoding in GNSS |
| CN105306957B (zh) * | 2015-10-23 | 2019-04-26 | 湘潭中星电子有限公司 | 自适应环路滤波方法和设备 |
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| CN112751730B (zh) * | 2020-12-31 | 2024-02-20 | 百果园技术(新加坡)有限公司 | 抗丢包引入时延的统计方法、评估方法、装置、设备及介质 |
Family Cites Families (9)
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|---|---|---|---|---|
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| US6265902B1 (en) * | 1999-11-02 | 2001-07-24 | Ericsson Inc. | Slip-detecting phase detector and method for improving phase-lock loop lock time |
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| JP4666249B2 (ja) * | 2004-03-31 | 2011-04-06 | 日本ビクター株式会社 | ディジタルｐｌｌのロック状態判定回路 |
| KR100655601B1 (ko) * | 2004-12-16 | 2006-12-08 | 한국전자통신연구원 | 윈도우 기반 타이밍 복원 장치 및 방법 |
| JP3966342B2 (ja) * | 2005-04-25 | 2007-08-29 | 日本ビクター株式会社 | ディジタル信号再生装置 |
| JP2006344294A (ja) * | 2005-06-09 | 2006-12-21 | Hitachi Ltd | 情報再生装置及び再生信号処理回路 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180006609A (ko) * | 2016-07-07 | 2018-01-18 | 삼성디스플레이 주식회사 | 위상 오차를 줄이기 위한 시스템, 방법, 및 디스플레이 |
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