KR20090111856A - 반도체칩 및 반도체칩의 제조 방법 - Google Patents

반도체칩 및 반도체칩의 제조 방법 Download PDF

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Abstract

활성 영역(12) 및 P형 반도체층(11)을 가진 반도체 층 시퀀스(10)를 구비한 반도체 몸체를 포함하는 반도체칩(1)이 제공된다. 바람직하게는, 활성 영역(12)은 화합물 반도체계이며, 더욱 바람직하게는, 복사의 생성을 위해 구비된다. P형 반도체층(11)에서 활성 영역(12)과 반대 방향에 있는 측에는 비금속성 연결 영역(2)이 배치되고, 상기 연결 영역은 P형 반도체층(11)과 전기 전도적으로 연결된다. 비금속성 연결 영역(2)은 수소 투과성으로 형성된다. 또한, 반도체칩의 제조 방법도 제공된다.
LED, 아웃 커플링 효율 향상, 나노 채널, 수용체 활성화, TCO

Description

반도체칩 및 반도체칩의 제조 방법{SEMI­CONDUCTOR CHIP AND METHOD FOR PRODUCING A SEMI­CONDUCTOR CHIP}
본 발명은 반도체칩, 특히 복사 생성을 위해 구비된 반도체칩에 관한 것이며, 반도체칩의 제조 방법에 관한 것이기도 하다.
본 특허 출원은 독일 특허 출원 10 2007 005 057.9 및 10 2007 018 307.2의 우선권을 주장하고, 이의 개시 내용은 본문에서 참조로 포함된다.
질화물 화합물 반도체계의 복사 방출 반도체칩은 낮은 전도성만 가진 p형 반도체층을 포함하는 경우가 많다. 이에 결부되어 상기 p형 반도체층의 횡전도도(transverse conductivity)가 낮게 되고, 이는 동작 전류가 복사 생성을 위해 구비된 반도체칩의 활성 영역으로 래터럴(lateral) 방향으로 균일하게 주입되기가 어렵도록 만든다.
본 발명의 과제는 p형 반도체층을 포함한 반도체칩을 제공하되, 특히, p형 반도체층의 전도성 및 반도체칩의 간단한 제조 가능성과 관련하여 개선된 특성을 가지는 반도체칩을 제공하는 것이다. 또한, p형 반도체층의 전도성이 큰 반도체칩을 더욱 양호하게 제조할 수 있는 반도체칩의 제조 방법을 제공하는 것이기도 하다.
상기 과제는 특허 청구 범위 1항에 따른 반도체칩 내지 특허 청구 범위 30항에 따른 방법을 통해 해결된다. 본 발명의 유리한 형성예들 및 발전예들은 종속 청구항들의 주제이다.
일 실시예에 따르면, 본 발명에 따른 반도체칩은 활성 영역 및 p형 반도체층을 가진 반도체층 시퀀스를 구비한 반도체 몸체를 포함한다. 바람직하게는, 활성 영역은 화합물 반도체계, 특히 질화물-화합물 반도체계, 인화물-화합물 반도체계 또는 비화물-화합물 반도체계이며, 더욱 바람직하게는 복사 생성을 위해 구비된다. p형 반도체층에서 상기 활성 영역과 반대 방향에 있는 측에는 비금속성 연결 영역이 배치되며, 상기 연결 영역은 p형 반도체층과 전기 전도적으로 연결된다. 비금속성 연결 영역은 수소 투과성으로 형성된다.
반도체층 시퀀스의 제조 시, p형 반도체층에 유입된 수소는, 특히 활성화 단계 동안, 비금속성 연결 영역의 측에서 상기 p형 반도체층으로부터 방출될 수 있다. 따라서 p형 반도체층의 전기 전도도, 특히 상기 p형 반도체층의 횡전도도는 증가할 수 있다. 유리하게는, 반도체칩의 동작 시, 전하 캐리어들은 p형 반도체층에 의해 더욱 양호하게 활성 영역에 공급될 수 있다.
본 발명의 틀에서 비금속성 연결 영역이란, 금속을 포함할 수는 있으나 금속적 특성은 가지지 않는 층, 또는 그러한 개별 층들을 가진 층 시퀀스를 의미한다. 특히, 비금속성 연결 영역은 반도체 물질계이거나, 반도체 물질로 구성될 수 있다.
대안적 또는 보완적으로, 비금속성 연결 영역은 TCO 물질을 포함할 수 있다.
TCO 물질은 투명 전도성 산화물(transparent conductive oxides, 약어로 "TCO")로, 일반적으로, 예를 들면 산화 아연, 산화 주석, 산화 카드뮴, 산화 티타늄, 산화 인듐 또는 인듐 주석 산화물(ITO)과 같은 산화 금속이다. 예를 들면 ZnO, SnO2 또는 In2O3과 같은 2원 산화 금속 화합물 외에, 예를 들면 Zn2SnO4, CdSnO3, ZnSnO3, MgIn2O4, GaInO3, Zn2In2O5 또는 In4Sn3O12와 같은 3원 산화 금속 화합물 또는 서로 다른 투명 전도성 산화물들의 혼합물이 TCO족에 속한다. 또한, TCO는 반드시 화학량론적 조성에 상응할 필요는 없으며, p형 또는 n형으로 도핑될 수 있다.
바람직하게는, 비금속성 연결 영역은 활성 영역에서 생성된 복사에 대해 투과성인 물질을 이용하여 형성된다. 바람직하게는 LED 반도체칩, 특히 루미네슨스 다이오드 반도체칩으로서 실시되는 반도체칩의 동작 시 생성되는 복사는 비금속성 연결 영역을 통과하여 반도체칩으로부터 방출될 수 있다.
또한 바람직하게는, 비금속성 연결 영역은 p형 반도체층에 직접 접한다. 이를 통해, 반도체칩의 동작 시, 전하 캐리어들은 비금속성 연결 영역으로부터 직접적으로 p형 반도체층으로 주입될 수 있다.
다른 바람직한 형성예에서, 비금속성 연결 영역은 반도체층을 포함한다. 반도체층은 n형 도핑되거나 도핑되지 않을 수 있다. "도핑되지 않은 반도체층"이란 가령 반도체층의 불순물에 의해 잔여 도핑이 낮은 반도체층도 포함한다. 원하는 대로 도핑된 반도체층에 비해, 도핑되지 않은 반도체층은 도핑 농도가 낮다.
또한, 비금속성 연결 영역의 반도체층은, 바람직하게는 화합물 반도체, 더욱 바람직하게는 질화물 화합물 반도체, 특히 0<y=1인 InyGa1-yN계의 질화물 화합물 반도체, 비화물 화합물 반도체 또는 인화물 화합물 반도체를 포함한다.
특히, 질화물 화합물 반도체란 질소를 포함하는 Ⅲ/Ⅴ-화합물 반도체를 의미한다. 바람직하게는 질화물 화합물 반도체는 0≤x≤1, 0≤y≤1 및 x+y≤1인 AlxInyGa1-x-yN이란 물질을 포함한다. 이 때, 상기 물질은 상기 수식에 따라 수학적으로 정확한 조성을 반드시 포함할 필요는 없다. 오히려, 단일 또는 다수의 불순물 및 상기 AlxInyGa1-x-yN-물질의 특징적 물리적 특성을 실질적으로 변경시키지 않는 추가적 성분들을 포함할 수 있다. 그러나, 상기 수식은 결정 격자의 실질적 성분들(Al, Ga, In, N)만은 포함하는 것이 간단한데, 비록 이러한 성분들이 미량의 다른 성분으로 부분적으로 대체될 수 있다고 하더라도 그러하다.
이에 상응하여, 인화물 화합물 반도체란, 특히, 인을 포함하는 Ⅲ/Ⅴ-화합물 반도체를 의미한다. 바람직하게는 인화물 화합물 반도체는 0≤n≤1, 0≤m≤1 및 n+m≤1인 AlnInmGa1-n-mP란 물질을 포함한다. 이 때, 상기 물질은 상기 수식에 따라 수학적으로 정확한 조성을 반드시 포함할 필요는 없다. 오히려, 단일 또는 다수의 불순물 및 상기 물질의 물리적 특성을 실질적으로 변경시키지 않는 추가적 성분들을 포함할 수 있다. 그러나, 상기 수식은 결정 격자의 실질적 성분들(Al, Ga, In, P)만은 포함하는 것이 간단한데, 비록 이러한 성분들이 미량의 다른 성분으로 부분적으로 대체될 수 있다고 하더라도 그러하다.
이와 유사하게, 비화물 화합물 반도체란, 특히, 비소를 포함하는 Ⅲ/Ⅴ-화합물 반도체를 의미한다. 바람직하게는 비화물 화합물 반도체는 0≤n≤1, 0≤m≤1 및 n+m≤1인 AlnInmGa1 -n- mAs란 물질을 포함한다. 이 때, 상기 물질은 상기 수식에 따라 수학적으로 정확한 조성을 반드시 포함할 필요는 없다. 오히려, 단일 또는 다수의 불순물 및 상기 물질의 물리적 특성을 실질적으로 변경시키지 않는 추가적 성분들을 포함할 수 있다. 그러나, 상기 수식은 결정 격자의 실질적 성분들(Al, Ga, In, As)만은 포함하는 것이 간단한데, 비록 이러한 성분들이 미량의 다른 성분으로 부분적으로 대체될 수 있다고 하더라도 그러하다.
화합물 반도체층, 특히 질화물 화합물 반도체층, 비화물 화합물 반도체층 또는 인화물 화합물 반도체층은 가령 MOVPE 또는 MBE와 같은 에피택시얼 증착을 이용하여 제조되는 것이 바람직하다.
바람직한 발전예에서, 비금속성 연결 영역은 또 다른 반도체층을 포함하는데, 상기 반도체층은 가령 GaN과 같은 질화물 화합물 반도체계인 것이 바람직하다.
더욱이, 비금속성 연결 영역은 일련의, 바람직하게는 교번적인 반도체층들을 포함할 수 있다. 예를 들면 0<y≤1 및 0≤x≤1인 AlxInyGa1-x-yN-반도체층, 바람직하게는 0<y≤1인 InyGa1-yN-반도체층 및 GaN-반도체층이 번갈아 연속하여 증착될 수 있다. 이 때 바람직하게는, 비금속성 연결 영역의 반도체층들은 각각 n형 도핑되거나 도핑되지 않는다.
일 변형 실시예에서, 비금속성 연결 영역은 반도체 몸체에 통합된다. 즉, 반도체 몸체는 비금속성 연결 영역을 포함한다. 이러한 경우, 비금속성 연결 영역은 적어도 하나의, 바람직하게는 n형 도핑되거자 도핑되지 않은 반도체층을 포함하고, 상기 반도체층은 p형 반도체층에서 활성 영역과 반대 방향에 있는 측에 배치된다.
대안적 변형 실시예에서, 비금속성 연결 영역은 반도체 몸체상에 배치된 층을 이용하여 형성된다. 반도체 몸체상에 배치된 층은 예비 제조된 반도체 몸체상에 증착되어 반도체 몸체의 외부에 배치된다.
바람직한 발전예에서, 반도체 몸체상에 배치된 비금속성 연결 영역의 층은 TCO 물질을 포함한다.
상기와 같은 TCO층을 이용하면, 반도체칩의 동작 시, 전하 캐리어들이 간단한 방식으로 p형 반도체층에 대면적으로 주입될 수 있고, 이와 동시에 반도체 몸체에서 생성된 복사의 흡수가 상기 물질에서는 낮다는 이점이 있다.
다른 바람직한 형성예에서, 비금속성 연결 영역은 단일 또는 복수 개의 리세스들(recesses)을 포함한다. 리세스 내지 리세스들에 의해, 특히 반도체칩의 제조 중에 활성화 단계 시, 수소는 p형 반도체층으로부터 방출될 수 있다. p형 반도체층의 제조 시 상기 p형 반도체층에 삽입된 수소가, 활성화 단계를 통해, 상기 p형 반도체층에서 가령 Mg 원자들 또는 주기율표의 제2 주족의 다른 원자들과 같은 수용체들로부터 분리되면서, p형 반도체층의 전기 전도성이 증가한다. 리세스 내지 리세스들로부터 수소가 방출됨으로써, 개선된 활성화 단계가 수행될 수 있다. 그러므로, 전도성이 개선된 p형 반도체층이 제조될 수 있다는 장점이 있다.
바람직하게는, 리세스들은, 특히 p형 반도체층에서 수용체들의 활성화 시, 수소가 가능한 한 대면적으로 상기 p형 반도체층으로부터 방출될 수 있도록 실시되며, 상호간에 배치된다. 이러한 방식으로, 비교적 큰 횡전도도를 가진, 즉 래터럴 방향으로 전도성이 큰 p형 반도체층이 간단히 얻어질 수 있다. 이 때, 래터럴 방향이란, 반도체 층 시퀀스의 증착 방향에 대해 수직인 방향을 의미한다.
또 다른 바람직한 형성예에서, 리세스 내지 리세스들 중 적어도 하나는 반도체 층 시퀀스의 증착 방향을 따라 비금속성 연결 영역을 관통하며 연장된다. 리세스를 이용하여, p형 반도체층으로부터 방출되는 수소가 통과할 수 있는 채널이 형성된다.
일 실시 변형예에서, 비금속성 연결 영역은 이어진 영역으로 실시된다.
대안적 실시 변형예에서, 비금속성 연결 영역은 서로 이격된 적어도 2개의 부분 영역들로 나뉜다. 비금속성 연결 영역의 부분 영역들은 섬형(island-shape)으로 형성된다. 특히, 비금속성 연결 영역의 분리는 리세스 내지 리세스들 중 적어도 하나를 이용하여 수행될 수 있다.
또 다른 바람직한 형성예에서, 비금속성 연결 영역은 리세스 내지 리세스들을 이용하여 형성되되, 반도체칩의 활성 영역에서 생성된 복사의 아웃 커플링 효율이 향상되도록 형성된다. 비금속성 연결 영역에서 리세스들 내지 상기 비금속성 연결 영역의 섬형 영역들은 예를 들면 규칙적으로, 가령 매트릭스형으로 배치될 수 있다.
또한, 비금속성 연결 영역은 리세스 내지 리세스들을 이용하여 적어도 국부적으로 마이크로 렌즈형, 피라미드형 또는 각뿔대형으로 형성될 수 있다.
반도체칩의 평면도상에서, 리세스 내지 리세스들은 원형, 타원형, 또는 가령 직사각형과 같은 다각형의 기본형을 가질 수 있다.
바람직한 발전예에서, 비금속성 연결 영역은 리세스 내지 리세스들을 이용하여 광 결정에 따라 형성된다. 광 결정의 형성을 위해, 비금속성 연결 영역은 특히 상호 간에 수직인 2개의 방향에서 주기적 구조를 가질 수 있다. 상기 구조의 주기 길이, 즉 구조가 주기적으로 반복되는 길이는, 비금속성 연결 영역의 물질에서 상기 활성 영역에서 생성된 복사가 가지는 파장 범위에 있는 것이 바람직하다. 더욱 바람직하게는, 구조의 주기 길이는, 활성 영역에서 생성된 복사가 비금속성 연결 영역의 물질에서 가지는 파장의 0.1배이상 내지 10배이하의 범위에 있다. 이러한 파장은 활성 영역에서 생성된 복사가 진공 상태에서 가지는 파장이 비금속성 연결 영역의 굴절률로 나뉘면서 얻어진다. 이 때, 아마도, 비금속성 연결 영역의 굴절률은 증착 방향을 따라 상기 비금속성 연결 영역의 평균 굴절률일 것이다.
또 다른 형성예에서, 비금속성 연결 영역의 리세스들을 불규칙적으로 배치된다. 바람직하게는 리세스들은 나노 채널들로 형성된다. 더욱 바람직하게는, 나노 채널들은 비금속성 연결 영역의 반도체층 내지 반도체층들에 형성되며, 반도체층 내지 반도체층들의 증착 동안 이미 생성될 수 있다. 유리하게도, 그 이후, 리세스들의 형성을 위해 비금속성 연결 영역을 구조화할 필요가 없다.
더욱 바람직하게는, 나노 채널들은 반도체 층 시퀀스의 증착 방향으로 비금속성 연결 영역을 관통하여 연장된다. 나노 채널들은 예를 들면 피라미드형 또는 각뿔대형 기본형을 가질 수 있으며, 이 때 피라미드의 밑면은 반도체 층 시퀀스의 증착 방향에 대해 수직으로 형성되는 것이 바람직하다.
바람직하게는, 비금속성 연결 영역에서 나노 채널들은 106 cm-2이상 내지 1012 cm-2이하, 더욱 바람직하게는, 108 cm-2이상 내지 1010 cm-2이하의 표면 밀도를 가진다. 이러한 형성예에서, 비금속성 연결 영역은 다수 개의 리세스들을 포함하고, 특히 활성화 단계동안 수소는 p형 반도체층으로부터 상기 리세스들을 통해 방출될 수 있다.
바람직한 발전예에서, 비금속성 연결 영역에서 나노 채널들은 래터럴 방향으로 1 nm이상 내지 1 ㎛이하, 더욱 바람직하게는 50 nm 이상 내지 300 nm 이하의 구조 크기를 가진다. 이러한 나노 채널들을 통해, 특히 p형 반도체층의 수용체들의 활성화 시, 수소는 상기 p형 반도체층으로부터, 그리고 반도체칩으로부터 비금속성 연결 영역을 통과하며 방출될 수 있다.
또 다른 바람직한 형성예에서, 비금속성 연결 영역상에 접촉층이 배치된다. 접촉층은, 특히, 반도체칩의 외부 접촉을 위해 역할하며, 적합하게는 전기 전도성으로, 바람직하게는 금속성으로 실시된다. 바람직하게는 접촉층은 비금속성 연결 영역에서 p형 반도체층과 반대 방향에 있는 측에 위치한다. 비금속성 연결 영역은 적어도 국부적으로 접촉층과 p형 반도체층 사이에 배치된다.
반도체칩의 동작 시, 접촉층에 외부 전기 전압이 인가될 수 있어서, 전하 캐리어들은 접촉층을 경유하고 비금속성 연결 영역을 통과하여 p형 반도체층으로 주입된다. 이후, 전하 캐리어들은 p형 반도체층으로부터 활성 영역으로 주입될 수 있고, 이 곳에서 복사 방출 하에 재결합될 수 있다.
또한, 경우에 따라서 이격 배치되는 비금속성 연결 영역의 부분 영역들은 접촉층을 이용하여 상호 간에 전기 전도적으로 연결될 수 있다. 접촉층을 통해, 서로 이격된 다양한 비금속성 연결 영역의 부분 영역들을 경유하여 p형 반도체층의 전류 공급이 이루어질 수 있다.
또 다른 바람직한 형성예에서, p형 반도체층은 래터럴 방향에서 한정된 영역을 포함하고, 상기 영역에서 p형 반도체층은 래터럴 방향에서 한정된 상기 영역의 외부보다 낮은 전도성을 가진다. p형 반도체층의 전도성은 래터럴 방향에서 원하는 대로 변경된다. 이러한 방식으로, 반도체칩의 동작 시, 래터럴 방향에서 p형 반도체층으로부터 활성 영역으로 전하 캐리어들의 주입이 달라질 수 있다.
바람직한 발전예에서, 래터럴 방향으로 한정되어 낮은 전도성을 가진 영역은 반도체칩의 평면에서 접촉층과 겹친다. 이를 통해, 반도체칩의 동작 시, 전하 캐리어들은 우세적으로 상기 래터럴 한정 영역의 외부에서 p형 반도체층으로부터 활성 영역으로 주입된다. 그러므로, 활성 영역에서 생성된 복사가 접촉층에 의해 흡수되는 일은 방지될 수 있다는 장점이 있다.
또 다른 바람직한 형성예에서, 비금속성 연결 영역상에 도전층이 도포된다. 바람직하게는, 도전층은 활성 영역에서 생성된 복사에 대해 투과성으로 실시된다. 더욱 바람직하게는, 도전층은 TCO물질을 포함하거나 그것으로 구성된다. 도전층을 이용하여, 반도체칩의 동작 시, 전하 캐리어들은 연결 영역으로 간단히 주입될 수 있다. 특히, 서로 이격된 비금속성 연결 영역의 부분 영역들은 도전층을 통해 서로 전기 전도적으로 연결될 수 있다.
바람직하게는, 도전층은 적어도 국부적으로 비금속성 연결 영역과 접촉층 사이에 배치된다.
또 다른 바람직한 형성예에서, 비금속성 연결 영역은 적어도 10 nm, 바람직하게는 적어도 20 nm, 더욱 바람직하게는 적어도 100 nm의 두께를 가진다. 그에 상응하여, 경우에 따라서 접촉층은 적어도 10 nm, 바람직하게는 적어도 20 nm, 더욱 바람직하게는 적어도 100 nm만큼 p형 반도체층으로부터 이격된다. 비금속성 연결 영역의 두께가 두꺼울 수록, 상기 비금속성 연결 영역의 횡전도도가 높을 수 있다. 이를 통해, 전하 캐리어들은 p형 반도체층으로 간단히 대면적으로 주입된다. 비금속성 연결 영역의 두께, 및 그로 인해 경우에 따라서 p형 반도체층과의 접촉층의 간격은 200 nm 이상, 특히 500 nm 이상일 수 있다.
비금속성 연결 영역의 두께는, 활성 영역에서 생성된 복사가 반도체칩으로부터 아웃 커플링되는 효율이 향상되도록 실시될 수 있다. 비금속성 연결 영역은 예를 들면 무반사층의 기능을 충족할 수 있다. 또한, 비금속성 연결 영역은, 리세스 내지 리세스들을 이용하여 형성된 상기 영역의 래터럴 구조뿐만 아니라, 두께와 관련하여, 즉 전체적으로 3개의 공간 방향에서, 효율적 복사 아웃 커플링을 위해 적합하게 치수화될 수 있다.
또 다른 바람직한 형성예에서, 활성 영역과 반대 방향에 있는 p형 반도체층의 측에 터널 접합이 형성된다. 반도체칩의 동작 시, 터널 접합을 이용하여 p형 반도체층으로 전하 캐리어들의 주입이 간단해진다. 터널 접합은 예를 들면 n형 도핑된 반도체층을 이용하여 형성될 수 있으며, 상기 n형 반도체층은 p형 반도체층에 직접 접한다. 특히, n형 반도체층은 비교적 고도핑되는 것이 바람직하다. 또한, n형 반도체층은 비금속성 연결 영역의 일부인 것이 바람직하다. 이러한 경우, 터널 접합은 p형 반도체층과 비금속성 연결 영역 사이에 형성된다.
또 다른 바람직한 형성예에서, 반도체칩은 상기 반도체칩이 배치되는 지지부를 포함한다. 지지부는 반도체 층 시퀀스를 위한 증착 기판을 이용하여 형성될 수 있다. 또는, 지지부는 증착 기판과 다를 수 있다. 이러한 경우, 지지부는 반도체 층 시퀀스의 에피택시얼 증착용 증착 기판에 대한 높은 요구 조건을 충족하지 않아도 된다. 지지부는 그와 다른 특성들, 특히 기계적, 열적 또는 광학적 특성들을 고려하여 선택될 수 있다.
바람직한 발전예에서, 반도체 층 시퀀스를 위한 증착 기판은 얇아지거나 제거된다. 증착 기판이 얇아지거나 제거되는 것은 완전히 또는 적어도 부분적으로 수행될 수 있다. 따라서 반도체칩은 박막 반도체칩으로 실시될 수 있다.
본 발명의 틀에서, 가령 박막 발광 다이오드칩과 같은 박막 반도체칩은 이하의 특징적 특성들 중 적어도 하나로 특징지워질 수 있다:
- 활성 영역을 가진 반도체 층 시퀀스를 포함하는 반도체 몸체의 제1 주요면, 특히 에피택시 층 시퀀스의 제1 주요면에 거울층이 도포되거나, 가령 브래거 거울로서 상기 반도체 층 시퀀스에 통합되어 형성되며, 상기 거울층은 반도체 층 시퀀스에서 생성된 복사의 적어도 일부분을 상기 반도체 층 시퀀스에 재반사하고;
- 반도체 층 시퀀스는 20 ㎛ 이하의 범위, 특히 10 ㎛의 범위의 두께를 가지며; 및/또는
- 반도체 층 시퀀스는 혼합 구조를 가진 적어도 하나의 면을 구비한 적어도 하나의 반도체층을 포함하고, 이상적인 경우, 상기 혼합 구조는 상기 반도체 층 시퀀스에서 광이 거의 에르고딕(ergodic)으로 분포하도록 유도하며, 즉 가능한한 에르고딕적 확률적 산란 거동을 포함한다.
박막 발광 다이오드칩의 기본 원리는 예를 들면 I. Schnitzer et al., Appl. Phys. Lett. 63(16), 1993. 10. 18, 2174-2176에 기술되어 있고, 이의 개시 내용은 본 출원에 참조로 포함된다.
바람직하게는 질화물 화합물 반도체계인 활성 영역 및 p형 반도체층을 가진 반도체 층 시퀀스를 구비한 반도체 몸체를 포함하는 본 발명에 따른 반도체칩의 제조 방법은 이하의 단계들을 포함한다.
우선, 반도체 층 시퀀스의 증착을 위한 성장 기판을 준비한다. 상기 증착 기판상에 활성 영역을 증착시킨다. 또한, 바람직하게는 활성 영역상에 수용체를 포함한 반도체층을 증착시킨다. 수용체를 포함한 반도체층상에 비금속성 연결 영역을 형성하는데, 특히 수소와 같은 가스가 상기 연결 영역을 통해 상기 수용체-포함 반도체층으로부터 방출될 수 있다. 상기 수용체-포함 반도체층에서 수용체들의 활성화를 이용하여 p형 반도체층을 제조한다. 마지막으로 반도체칩을 완성한다.
수용체들의 활성화는 열에 의해, 즉 활성화 단계 시 활성 영역의 적합한 온도 조절을 통해 수행하며, 가령 600℃와 900℃ 사이의 온도에서 수행한다. 바람직하게는, 상기 활성화는 상기 완성 단계 이후, 즉 증착 이후, 그리고 경우에 따라서 비금속성 연결 영역의 리세스들 형성 이후 수행한다.
바람직한 형성예에서, 비금속성 연결 영역의 형성 시 적어도 하나의 반도체층이 증착된다.
일 형성예에서, 비금속성 연결 영역을 위한 적어도 하나의 반도체층의 증착 이후, 상기 비금속성 연결 영역에 단일 또는 다수 개의 리세스를 형성하고, 수용체의 활성화 시 수소는 상기 리세스를 통해 수용체-포함 반도체층으로부터 방출될 수 있다. 리세스 내지 리세스들의 형성은 예를 들면 식각을 이용하되, 가령 습식 화학적 또는 건식 화학적 식각을 이용하여 수행될 수 있다. 이 때, 비금속성 연결 영역은 리세스 내지 리세스들의 영역에서 반도체 층 시퀀스의 증착 방향으로 완전히 식각되는 것이 바람직하다. 더욱이, 리세스 내지 리세스들의 형성은, p형 반도체층의 물질이 국부적으로 제거되도록 더 진행될 수 있다.
대안적 형성예에서, 적어도 하나의 반도체층이 비금속성 연결 영역을 위해 증착되되, 상기 적어도 하나의 반도체층에 복수 개의 리세스들이 바람직하게는 나노 채널들의 형태로 형성되도록 증착되며, 상기 채널을 통해 수소는 수용체-포함 반도체층으로부터 방출될 수 있다. 그 이후에 비금속성 연결 영역을 구조화하는 단계는 유리하게도 생략될 수 있다.
다른 대안적 형성예에서, 비금속성 연결 영역을 위한 적어도 하나의 반도체층은 래터럴 방향으로 구조화되어 반도체 몸체상에 형성된다. 이를 위해, 적어도 하나의 반도체층의 증착은 예비 제조된 p형 반도체층의 과성장을 이용하여 수행될 수 있다. 이러한 경우, p형 반도체층은, 상기 비금속성 연결 영역을 위한 적어도 하나의 반도체층의 증착 동안, 래터럴 방향으로 구조화된 보조층에 의해 국부적으로 덮일 수 있다. 이후, 상기 적어도 하나의 반도체층은 보조층에 의해 덮이지 않은 반도체 층 시퀀스의 영역에 형성된다. 과성장은 제2 에피택시얼 증착 단계를 나타내며, 이는 이미 선행한 증착 단계에서 완성된 p형 반도체층상에 수행된다. 이어서, 보조층이 제거될 수 있다. 이러한 형성예에서, 리세스 내지 리세스들은 비금속성 연결 영역의 증착 시 이미 제조된다. 그 이후 예비 증착된 물질로부터 가령 식각과 같은 제거법을 이용하여 리세스들을 형성하는 단계는 유리하게도 생략될 수 있다.
이하, 본 발명의 다른 특징들, 유리한 형성예들 및 적합성들은 도면과 관련한 실시예들에 의해 얻어진다.
도 1A 및 1B는 각각 본 발명에 따른 반도체칩의 제1 실시예에 대한 개략적 평면도 및 개략적 단면도이다.
도 2A 및 2B는 각각 본 발명에 따른 반도체칩의 제2 실시예에 대한 개략적 평면도 및 개략적 단면도이다.
도 3A 및 3B는 각각 본 발명에 따른 반도체칩의 제3 실시예에 대한 개략적 평면도 및 개략적 단면도이다.
도 4A 및 4B는 각각 본 발명에 따른 반도체칩의 제4 실시예에 대한 개략적 평면도 및 개략적 단면도이다.
도 5A 및 5B는 각각 본 발명에 따른 반도체칩의 제5 실시예에 대한 개략적 평면도 및 개략적 단면도이다.
도 6A 및 6B는 각각 본 발명에 따른 반도체칩의 제6 실시예에 대한 개략적 평면도 및 개략적 단면도이다.
도 7A 및 7B는 각각 본 발명에 따른 반도체칩의 제7 실시예에 대한 개략적 평면도 및 개략적 단면도이다.
도 8A 및 8B는 각각 본 발명에 따른 반도체칩의 제8 실시예에 대한 개략적 평면도 및 개략적 단면도이다.
도 9A 및 9B는 각각 본 발명에 따른 반도체칩의 제9 실시예에 대한 개략적 평면도 및 개략적 단면도이다.
도 10A 및 10B는 각각 본 발명에 따른 반도체칩의 제10 실시예에 대한 개략적 평면도 및 개략적 단면도이다.
도 11은 본 발명에 따른 반도체칩의 제11 실시예에 대한 개략적 단면도이다.
도 12는 본 발명에 따른 반도체칩의 제12 실시예에 대한 개략적 단면도이다.
도 13은 본 발명에 따른 반도체칩의 제13 실시예에 대한 개략적 단면도이다.
도 14A 내지 14C는 본 발명에 따른 방법의 제1 실시예에 대한 중간 단계들을 개략적 단면도로 도시한다.
도 15A 내지 15D는 본 발명에 따른 방법의 제1 실시예에 대한 중간 단계들을 개략적 단면도로 도시한다.
도 16A 내지 16C는 본 발명에 따른 방법의 제1 실시예에 대한 중간 단계들을 개략적 단면도로 도시한다.
동일하거나, 동일한 종류이거나 동일하게 작용하는 요소들은 도면에서 동일한 참조 번호를 가진다.
도 1A 및 1B는 본 발명에 따른 반도체칩의 제1 실시예를 개략적으로 도시한다. 이 때, 도 1B는 도 1A에 도시된 반도체칩(1)을 A-A선을 따라 절개한 단면도를 나타낸다.
반도체칩(1)은 반도체 층 시퀀스(10)를 가진 반도체 몸체를 포함한다. 반도체 층 시퀀스는 활성 영역(12), p형 반도체층(11) 및 n형 반도체층(13)을 포함한다. 활성 영역은 p형 반도체층과 n형 반도체층 사이에 배치된다.
활성 영역(12)과 반대 방향에 있는 p형 반도체층의 측에는 비금속성 연결 영역(2)이 배치된다. 상기 비금속성 연결 영역은 반도체층(21)을 이용하여 형성된다. 비금속성 연결 영역은 반도체 몸체(10)에 통합된다.
비금속성 연결 영역(2)의 반도체층(21)은 n형 도핑된다. p형 영역(11)과 비금속성 연결 영역(2) 사이에 터널 접합(14)이 형성된다. 이러한 터널 접합에 의해, 반도체칩의 동작 시, 전하 캐리어들은 간단히 p형 반도체층으로 주입될 수 있다.
바람직하게는, 비금속성 연결 영역의 두께, 즉 반도체 층 시퀀스의 증착 방향을 따른 범위는, 적어도 10 nm, 바람직하게는 적어도 20 nm, 더욱 바람직하게는 적어도 100 nm이다. 비금속성 연결 영역이 두꺼울 수록 상기 비금속성 영역의 횡 전도도가 높을 수 있다.
비금속성 연결 영역(2)은 이어진 영역으로 실시되어 복수 개의 리세스들(25)을 포함한다. 상기 리세스들은 매트릭스형으로, 즉 규칙적으로 배치된다. 반도체 층 시퀀스(10)의 반도체층들의 주 연장 방향에 대해 수직인 증착 방향을 따라, 리세스들(25)은 비금속성 연결 영역을 완전히 관통하며 연장된다. 리세스들(25)을 이용하여, 특히 p형 반도체층에서 수용체들의 활성화 동안, 수소가 반도체 몸체로부터, 특히 p형 반도체층으로부터 통과하여 방출될 수 있는 채널들이 형성된다.
반도체칩의 평면도에서 리세스들은 직사각형 기본형을 가진다. 이와 달리, 리세스들은 다른 다각형 또는 적어도 국부적으로 만곡한 테두리면을 가진 형태를 가질 수 있다.
p형 반도체층과 반대 방향에 있는 비금속성 연결 영역(2)의 측에 제1 접촉층(41)이 형성된다. 다른 접촉층(42)은 활성 영역(12)과 반대 방향에 있는 지지부(18)의 측에 형성된다.
루미네슨스 다이오드칩으로 실시되어 비간섭성 복사의 생성을 위해 구비되는 반도체칩(1)의 동작 시, 제1 접촉층(41)과 제2 접촉층(42) 사이에 외부 전기 전압이 인가되어 전하 캐리어들이 반도체 몸체로 주입되고, 활성 영역(12)에서 복사의 방출 하에 재결합될 수 있다.
접촉층들(41, 42)은 전기 전도성으로, 바람직하게는 금속성으로 실시된다. 바람직하게는 제1 접촉층(41) 및/또는 제2 접촉층(42)은 예를 들면 Au, Pt, Cu, Al, Ni 또는 Ti와 같은 금속을 포함하거나, 상기 금속들 중 적어도 하나를 함유하 는 합금을 포함한다.
지지부(18)는 전기 전도성으로 형성되는 것이 적합하다. 예를 들면, 지지부는 반도체 층 시퀀스(10)를 위한 증착 기판을 이용하여 형성될 수 있다. 증착 기판은 예를 들면 사파이어 또는 SiC를 포함할 수 있다. 증착 기판은 적합하게 도핑되는 것이 바람직하며, 특히 n형으로 도핑된다.
이와 달리, 지지부(18)가 반도체 층 시퀀스(10)를 위한 증착 기판과 다를 수 있다. 이러한 경우, 지지부는 예를 들면 반도체 층 시퀀스의 에피택시얼 증착 시 증착 기판의 결정 특성에 대한 높은 요구 조건을 충족하지 않아도 된다. 오히려 지지부는 예를 들면 열적, 기계적 및/또는 광학적 특성들과 같은 다른 특성들을 고려하여 선택될 수 있다. 그러므로 반도체칩은, 증착 기판이 적어도 국부적으로 제거되거나 얇아진 박막 반도체칩으로 실시될 수 있다. 반도체칩은 예를 들면 웨이퍼 본딩을 이용하여 상기 증착 기판과 다른 지지부(18)에 고정될 수 있다.
바람직하게는 p형 반도체층(11)은 Mg로 도핑된다. p형 반도체층(11)을 예를 들면 MOCVD를 이용하여 에피택시얼 증착하는 경우, 마그네슘은 수소와의 복합체로 삽입되고, 전기적으로 활성이 아닌데, 즉 삽입된 Mg가 전기적으로 활성인 수용체로서 작용하지 않는다. 수용체들의 활성화는 가령 반도체 몸체(10)의 가열과 같이 열에 의한 활성화를 이용하여 수행한다. 이를 통해, 자유로워진 수소는 리세스들(25)을 통해 p형 반도체층으로부터 방출될 수 있다. 수소 투과성으로 실시되는 연결 영역(2)에 의해, 상기 활성 화 시, 수소는 비금속 연결 영역의 측에서 p형 반도체층으로부터, 그리고 반도체칩으로부터 방출될 수 있다.
바람직하게는, 리세스들(25)은 수소가 래터럴 방향에서 비교적 균일하게 p형 반도체층(11)으로부터 방출될 수 있도록 실시된다. p형 반도체층은 래터럴 방향으로 전체적으로 비교적 높은 전도성을 가질 수 있다. 그러므로 p형 반도체층(11)에 의해 전하 캐리어들이 활성 영역(12)으로 주입되는 일이 간단해질 수 있다.
바람직하게는, 반도체 몸체는 화합물 반도체 갈륨 질화물계이다. 특히 활성 영역은 0=x=1, 0=y=1 및 x+y=1인 AlxInyGa1-x-yN계인 것이 바람직하다.
본 발명에 따른 반도체칩의 제2 실시예는 도 2A(평면도) 및 2B(단면도)에 개략적으로 도시되어 있다. 제2 실시예는 도 1과 관련하여 기술된 제1 실시예와 실질적으로 상응한다.
제1 실시예와 달리, 비금속성 연결 영역(2)은 복수 개의 반도체층들을 포함한다. 여기서는, 제1 반도체층(21) 및 다른 반도체층(22)이 교번적 순서로 연속하여 증착된 경우가 예시적으로만 도시되어 있다. 물론, 반도체층들의 수는 4개와 다를 수 있다. 반도체층(21) 및/또는 다른 반도체층(22)은 0=y=1인 InyGa1-yN계인 것이 바람직하다. 이 때, 반도체층(21) 및 다른 반도체층(22)은 In 함량(y) 및/또는 도핑과 관련하여 서로 다르게 형성될 수 있다. 특히, 반도체층(21) 및/또는 상기 반도체층은 In 없이, 즉 y=0으로 형성될 수 있다. 더욱 바람직하게는, 반도체층(21) 및/또는 다른 반도체층(22)은 n형 도핑되거나 도핑되지 않는다.
본 발명에 따른 반도체칩의 제3 실시예는 도 3A에 평면도로, 도 3B에 단면도로 개략적으로 도시되어 있다. 제3 실시예는 제1 실시예에 실질적으로 상응한다.
제1 실시예와 달리, 비금속성 연결 영역은 반도체층(21), 및 반도체 몸체(10)상에 배치된 층(27)을 포함한다. 반도체 몸체상에 배치된 층(27)은 활성 영역(12)과 반대 방향에 있는 p형 반도체층(11)의 측에 배치된다. 반도체 몸체상에 배치된 층(27)은 전기 전도성으로 실시되고, 바람직하게는 TCO 물질을 포함하거나 그것으로 구성된다. 상기 TCO 물질은 예를 들면 산화 아연, 산화 주석, 산화 카드뮴, 산화 티타늄, 산화 인듐 또는 인듐 주석 산화물(ITO)이 있다. 3원 TCO 물질도 사용될 수 있다.
도 3B에 도시된 제3 실시예와 달리, 비금속성 연결 영역(2)에서 반도체층(21)이 생략될 수 있다. 이러한 경우, 비금속성 연결 영역(2)은 완전히 반도체 몸체(10)의 외부에 배치된다.
반도체 몸체상에 배치된 층(27)은 예비 제조된 반도체 몸체(10)상에 증착되며, 예를 들면 PVD 또는 CVD 방법을 이용한다. 특히, 반도체 몸체상에 배치된 층은 스퍼터링되거나 기화될 수 있다.
본 발명에 따른 반도체칩의 제4 실시예는 도 4A 및 4B에 개략적으로 평면도 내지 단면도로 도시되어 있다. 이 때, 제4 실시예는 제1 실시예에 실질적으로 상응한다.
제1 실시예와 달리, 리세스들(25)은 비금속성 연결 영역(2)에서 적어도 국부적으로 만곡된 테두리부분들을 포함한다. 이 때, 리세스들은 링의 부분 영역들에 상응하여 실시된다. 링 세그먼트형 리세스들(25)은 서로 이격되어 실시된다. 이러한 경우에서도, 비금속성 연결 영역(2)은 이어져있다. 반도체칩의 동작 시, 접 촉층(41)을 경유하여 주입된 전하 캐리어들은, 비금속성 연결 영역이 p형 반도체층(11)을 덮는 전체 영역에서 상기 p형 반도체층으로 주입될 수 있다.
본 발명에 따른 반도체칩의 제5 실시예는 도 5A 및 5B에 개략적으로 도시되어 있다. 제1 실시예와 달리, 리세스들(25)은 비금속성 연결 영역(2)에서 광 결정(26)에 상응하여 형성된다. 리세스들(25)은 상호 간에 수직인 2개의 축들을 따라 주기적 순서로 배치된다. 비금속성 연결 영역(2)의 구조가 반복되는 길이 즉 주기 길이는 활성 영역(12)에서 생성된 복사의 파장의 자릿수(order of magnitude)에 있는 것이 바람직하다. 더욱 바람직하게는, 상기 구조의 주기 길이는, 활성 영역에서 생성된 복사가 비금속성 연결 영역의 물질에서 가지는 파장의 0.1배이상 내지 10배이하의 범위에 있다.
리세스들은 예를 들면 원형으로 실시된다. 물론 다각형의 기본형을 가진 리세스들 또는 적어도 국부적으로 만곡한 테두리를 가진 리세스들과 같이 다른 형태들도 적합하다.
도 6A 및 6B는 본 발명에 따른 반도체칩의 제6 실시예를 개략적으로 평면도 내지 단면도로 도시한다. 제6 실시예는 실질적으로 제1 실시예에 상응한다.
제1 실시예와 달리, 비금속성 연결 영역(2)은 복수 개의 부분 영역들(24)을 포함하고, 상기 부분 영역들은 리세스(25)에 의해 서로 완전히 분리된다. 부분 영역들(24)은 래터럴 방향으로 서로 이격되어 있다.
비금속성 연결 영역의 부분 영역들(24)은 예를 들면 매트릭스형으로 배치된다. 이와 다른 배치, 특히 부분 영역들의 불규칙적 배치 역시 고려할 수 있다.
비금속성 연결 영역(2)상에 다시 접촉층(41)이 배치된다. 제1 실시예와 달리, 접촉층(41)은 접촉 영역(44) 및 바형(bar-shape)의 부분 영역들(43)을 포함한다. 접촉층(41)을 이용하여, 특히 상기 접촉층(41)의 바형 부분 영역들(43)을 이용하여, 상기 비금속성 연결 영역(2)의 부분 영역들(24)이 전기 전도적으로 상호 간에 연결된다. 이러한 실시예에서, 반도체칩의 동작 시, 전하 캐리어들은 서로 이격된 상기 비금속성 연결 영역(2)의 부분 영역들(24)을 경유하여 p형 반도체층(11)으로 주입된다.
본 발명에 따른 반도체칩의 제7 실시예는 도 7A 및 7B에 개략적으로 도시되어 있다. 제7 실시예는 제6 실시예에 실질적으로 상응한다. 특히, 비금속성 연결 영역(2)은 다시 서로 이격된 복수 개의 부분 영역들(24)을 포함한다.
제6 실시예와 달리, 제7 실시예에서, 비금속성 영역(2)과 접촉층(41) 사이에 도전층(3)이 배치된다. 도전층(3)은 전기 전도적으로 실시되고, 바람직하게는 활성 영역(12)에서 생성된 복사에 대해 투명하거나 반투명하게 형성된다. 바람직하게는, 도전층은 TCO 물질을 포함하거나 그것으로 구성되며, TCO 물질은 예를 들면 산화 아연, 산화 주석, 산화 카드뮴, 산화 티타늄, 산화 인듐 또는 인듐 주석 산화물(ITO)이 있다. 3원 TCO 물질도 사용될 수 있다.
반도체칩(1)의 동작 시 접촉층(41)에 주입되는 전하 캐리어들은 도전층(3)을 이용하여 비금속성 연결 영역(2)의 서로 이격된 부분 영역들(24)로 공급될 수 있다. 도전층(3)은 p형 반도체층(11)을 완전히 또는 국부적으로만 덮을 수 있다. 바람직하게는, 도전층은 래터럴 방향으로, 비금속 연결 영역(2)에서 상기 전하 캐 리어들의 주입을 위해 구비된 모든 부분 영역들(24)이 상기 도전층(3)을 이용하여 서로 전기적으로 연결되도록 실시된다. 유리하게도, 전하 캐리어들이 p형 반도체층(11)으로 래터럴 방향에서 가능한한 균일하게 주입되는 것이 용이해질 수 있다.
도 7A에 도시된 제7 실시예와 달리, 도전층(3)은 반도체 몸체(10)를 예를 들면 격자형으로 덮을 수 있고, 이때 비금속성 연결 영역(2)의 부분 영역들(24)은 격자를 이용하여 전기 전도적으로 서로 연결된다. 비금속성 연결 영역을 도전층에 의해 완전히 덮는 것도 가능하다.
본 발명에 따른 반도체칩의 제8 실시예는 도 8A 및 8B에 개략적으로 도시되어 있다. 제8 실시예는 제1 실시예에 실질적으로 상응한다. 제1 실시예와 달리, 비금속성 연결 영역(2)은, 상기 비금속성 연결 영역이 접촉층(41)에 의해 덮이는 영역에서 리세스들(25)을 포함하지 않는다. 비금속성 연결 영역(2)은 래터럴 방향에서, 상기 비금속성 연결 영역이 p형 반도체층(11)과 반대 방향에 있는 측에서 접촉층(41)을 포함하지 않은 영역에서만 리세스들(25)을 포함한다.
반도체칩(1)의 제조 중에 p형 반도체층(11)의 수용체들의 활성화 시, 반도체칩(1)의 평면상에서 접촉층(41)과 겹치는 p형 반도체층(11)의 래터럴 한정 영역(15)에서는, 상기 래터럴 한정 영역(15)에 리세스들이 결핍된 이유로, 수소 방출이 어려워진다. 수소의 방출이 어려우므로, 상기 영역(15)에서 p형 반도체층의 전도성이 낮다. 따라서, 부분 영역(15)의 외부보다 낮은 전도성을 가지는 상기 부분 영역(15)에서는, p형 반도체층(11)을 지나 활성 영역(12)으로 주입되는 전하 캐리어들이 적다. 그 결과, 래터럴 방향으로 한정된 상기 p형 반도체층의 영역(15)의 하부, 그리고 접촉층(41)의 하부에 위치한 활성 영역(12)에서는 비교적 적은 복사가 생성된다. 이를 통해, 활성 영역의 복사는, 반도체칩(1)으로부터 복사가 간단히 방출될 수 있는 곳에서 보강되어 생성된다. p형 반도체층(11)의 전도성은 래터럴 방향으로 원하는 대로 가변되어, 활성 영역에서 생성된 복사의 아웃 커플링 효율이 향상된다. 활성 영역에서 생성된 복사력이 일정할 때, 반도체칩(1)으로부터 방출되는 복사력은 유리하게도 향상될 수 있다.
본 발명에 따른 반도체칩의 제9 실시예는 도 9A(평면도) 및 도 9B(단면도)에 개략적으로 도시되어 있다. 제9 실시예는 제8 실시예에 실질적으로 상응한다. 제8 실시예와 달리, 리세스들(25)은 반도체 층 시퀀스(10)의 증착 방향에 대해 경사져서 연장되는 측면들(251)을 포함한다.
특히, 상기 경사진 측면들(251)을 이용하여, 비금속성 연결 영역(2)은, 반도체칩의 활성 영역에서 생성된 복사의 아웃 커플링 효율이 향상되도록 형성될 수 있다는 장점이 있다. 도시된 실시예에서, 리세스들은 예시적으로 각뿔대형으로 실시되며, 이 때 각뿔 부분의 밑면은 직사각형으로 실시된다. 이와 달리, 다른 다각형의 기본형도 적합하다. 마찬가지로 리세스들은 예시적으로 구형 또는 원뿔대형으로 형성될 수 있다.
본 발명에 따른 반도체칩의 제10 실시예는 도 10A 및 10B에 개략적으로 도시되어 있다. 제10 실시예는 제1 실시예에 실질적으로 상응한다.
제1 실시예와 달리, 비금속성 연결 영역(2)은, 불규칙적으로 배치된 복수 개의 리세스들을 포함하는 반도체층을 이용하여 형성된다. 리세스들은 나노 채널 들(255)로 형성되고, 피라미드형 또는 각뿔대형인 기본형을 가진다. 제1 실시예와 달리, 제10 실시예에서 리세스들은 비금속성 연결 영역(2)의 증착 동안에 이미 형성된다. 반도체층의 제조 중에 증착 파라미터는, 리세스들을 포함하는 반도체층이 생성되도록 선택된다. 도 2와 관련하여 기술한 바와 같이, 비금속성 연결 영역은 복수 개의 반도체층들을 포함할 수 있고, 이 때 나노 채널들은 상기 복수 개의 반도체층들을 완전히 관통하여 연장된다.
바람직하게는, 비금속성 연결 영역의 나노 채널들(255)은 106 cm-2 이상 내지 1012 cm-2 이하, 더욱 바람직하게는 108 cm-2 이상 1010 cm-2 이하의 표면 밀도를 가진다. 래터럴 방향에서, 나노 채널들은 바람직하게는 1 nm 이상 1 ㎛ 이하, 더욱 바람직하게는 50 nm 이상 300 nm 이하인 구조 크기를 가진다.
이러한 실시예에서, 비금속성 연결 영역은 매우 높은 밀도의 리세스들을 포함하여, 반도체칩의 제조 중에 p형 반도체층(11)에서 수용체들의 활성화 동안 수소가 더욱 균일하게 p형 반도체층으로부터 방출될 수 있다. 그러므로, 래터럴 방향으로 매우 균일하게 수용체가 활성화될 수 있다는 이점이 있다.
본 발명에 따른 반도체칩을 위한 제11 실시예는 도 11에 개략적 단면도로 도시되어 있다. 제11 실시예에 따른 반도체칩은 제1 실시예에 실질적으로 상응한다.
제1 실시예와 달리, 지지부(18)는, 상기 지지부를 래터럴 방향에서 한정하며 반도체 층 시퀀스(10)의 증착 방향에 대해 적어도 부분적으로 경사진 측면들(181)을 포함한다. 지지부(18)는 반도체 몸체(10)와의 간격이 멀어지면서 뾰족해진다. 경사형 측면들은 활성 영역에서 생성된 복사(12)가 반도체칩(1)으로부터 아웃 커플링되는 것을 향상시킬 수 있다. 특히, 지지부(18)에 커플링되는 복사가 지지부 내에서 도파(waveguiding)하는 것은 유리하게도 방지될 수 있다. 물론 상기와 같은 지지부(18)의 경사형 측면들(181)은 제2 내지 제10 실시예들에 따른 반도체칩을 위해서도 적합하다. 상기와 같이 경사형 측면들을 포함한 지지부는 예를 들면 상기 반도체 몸체(10)와 반대 방향에 위치한 측으로부터 상기 지지부를 톱질하여 제조할 수 있다.
본 발명에 따른 반도체칩(1)의 제12 실시예는 도 12에 개략적 단면도로 도시되어 있다. 제12 실시예에 따른 반도체칩은 도 1A 및 1B와 관련하여 기술된 제1 실시예에 실질적으로 상응한다.
제1 실시예와 달리, 반도체 층 시퀀스(10)의 n형 반도체층(13)은 지지부와 반대 방향에 있는 반도체 몸체(10)의 측에서 노출된다. 노출된 영역에는 다른 접촉층(42)이 배치된다. 제1 실시예와 달리, 여기서는 접촉층(41) 및 다른 접촉층(42)이 지지부(18)의 동일한 측에 배치된다. 즉, 접촉층(41) 및 다른 접촉층(42)은 지지부(18)의 동일한 측으로부터 접근 가능하다. 그러므로, 외부 연결 리드들과의 반도체칩(1)의 접촉이 간단해질 수 있다. 또한, 이러한 경우, 지지부(18)는 전기 절연성으로 형성될 수 있다. 즉, 지지부는 전기적 특성과 무관하게 선택될 수 있다.
본 발명에 따른 반도체칩의 제13 실시예는 도 13에 개략적 단면도로 도시되어 있다. 제13 실시예는 제1 실시예에 실질적으로 상응하며, 이 때 반도체칩(1)은 박막 반도체칩으로 실시된다.
제1 실시예와 달리, 반도체 몸체(10)의 배치는, 비금속성 연결 영역(2)이 p형 반도체층(11)과 지지부(18) 사이에 배치되도록 이루어진다. 반도체 몸체(10)는 결합층(5)을 이용하여 지지부(18)에 고정된다. 결합층(5)은 전기 전도성으로 실시되는 것이 바람직하며, 예를 들면 땜납을 이용하여 형성될 수 있다. 또는, 결합층은 예를 들면 접착제, 바람직하게는 전기 전도성 접착제를 포함할 수 있다.
반도체 층 시퀀스(10)를 위한 증착 기판은 완전히 제거되어, 도 13에는 도시되지 않는다. 이와 달리, 증착 기판이 얇아지거나 국부적으로만 제거될 수도 있다.
본 발명에 따른 반도체칩의 제조 방법을 위한 제1 실시예는 도 14A 내지 14C에서 중간 단계들의 개략적 단면도로 도시되어 있다.
우선, 증착 기판(18)을 준비한다. 증착 기판상에 반도체 층 시퀀스(10)를 증착시킨다. 이 때, 먼저 n형 반도체층(13), 이어서 활성 영역(12)을 증착시킨다. 활성 영역(12)상에 수용체-포함 반도체층(111)을 증착시킨다. 비금속성 연결 영역(2)의 증착 이후, 도 14A에 도시된 반도체 몸체에서 상기 비금속 연결 영역(2)에 리세스들을 형성한다. 리세스들은 바람직하게는 습식 화학적 또는 건식 화학적 식각 방법을 이용하여 제조한다.
리세스들(25)의 형성 이후, 수용체-포함 반도체층(111)의 수용체들의 활성화를 수행한다. 활성화는 바람직하게는 열에 의해 수행하며, 이 때 반도체 몸체가 400℃와 1100℃사이의 온도에 있게 된다. 바람직하게는 Mg인 수용체에 결합된 수 소는 수용체의 활성화 단계 동안 분리될 수 있고, 비금속성 연결 영역(2)의 리세스들(25)을 통해 상기 비금속성 연결 영역의 측에서 반도체 몸체(10)로부터 방출될 수 있다. 그러므로 p형 반도체층(11)이 발생한다.
리세스들을 통한 수소의 방출은 도 14B에 화살표(8)로 개략적으로 도시되어 있다. 이어서, 반도체칩을 완성할 수 있다.
완성한 반도체칩은 도 14C에 도시되어 있다. 접촉층(41) 및 다른 접촉층(42)은 PVD- 또는 CVD-방법으로 제조하는 것이 바람직하다. 더욱 바람직한 방법은 기화 및 스퍼터링이다. 도시된 실시예와 달리, 접촉층(41)은 수용체-포함 반도체층(111)의 활성화 전에 상기 반도체 몸체상에 도포할 수 있다. 이러한 점은, 비금속성 연결 영역(2)의 일부 리세스들(25)이 접촉층(41)에 의해 덮여서, 수소가 상기 리세스들(25)을 통해 반도체 몸체(10)로부터 방출될 수 있는 경우에 적합하다. 상기 방법을 통해, 수용체-포함 반도체층(111)의 전도성은 간단히 개선될 수 있다.
도 15A 내지 15D에는 본 발명에 따른 방법의 제2 실시예가 도시되어 있다. 도 14A와 관련하여 기술한 바와 같이, 준비한 증착 기판상에 우선 n형 반도체층(13), 활성 영역(12) 및 수용체-포함 반도체층(111)을 증착시킨다(도 15A 참조). 제1 실시예와 달리, 비금속성 연결 영역의 제조를 위해, 우선 보조층(6)을 상기 수용체-포함 반도체층(111)상에 도포하고, 상기 보조층이 수용체-포함 반도체층을 완전히 덮지 않도록 국부적으로 제거한다. 이러한 점은 도 15B에 개략적으로 도시되어 있다. 보조층은 예를 들면 포토리소그라피를 이용하여 구조화되는 산화물층 또는 래커층일 수 있다.
이어서, 비금속성 연결 영역(2)을 수용체-포함 반도체층상에 증착시킨다. 증착은 예를 들면 MOCVD 또는 MBE를 이용하여 에피택시얼하게 수행하는 것이 바람직하다. 즉, 수용체-포함 반도체층을 국부적으로 과성장시킨다. 이때, 보조층(6)은 연결 영역(2)을 위한 반도체 물질을 포함하지 않는 채로 있다. 그러므로, 비금속 연결 영역(2)의 증착 시, 이미 상기 비금속 연결 영역에는 리세스(25)가 생성된다. 이러한 점은 도 15C에 도시되어 있다. 이어서, 보조층(6)이 제거될 수 있으며, 이는 도 15D에 도시되어 있다. 반도체칩의 다른 제조 단계, 특히 접촉층의 도포 및 수용체의 활성화는 제1 실시예와 관련하여 기술한 바와 같이 수행할 수 있다. 이 때, p형 반도체층에서 수용체들의 활성화는 보조층(6)의 제거 이전 또는 이후에 수행할 수 있다.
본 발명에 따른 방법의 제3 실시예는 도 16A 내지 16C에서 개략적 중간 단계로 도시되어 있다.
도 14A와 관련하여 기술한 바와 같이, 준비한 증착 기판상에 우선 n형 반도체층(13), 활성 영역(12) 및 수용체-포함 반도체층(111)을 증착시킨다(도 16A 참조).
제1 실시예와 달리, 리세스들은 비금속 연결 영역(2)에서 이미 증착 단계에 제조된다. 연결 영역은 적어도 하나의 반도체층을 이용하여 형성하는 것이 바람직하다. 비금속성 연결 영역(2)을 위한 증착 파라미터는, 상기 증착 단계 동안 상기 비금속성 연결 영역에서 나노 채널형태의 리세스들이 형성되도록 선택된다. 이는 도 16B에 도시되어 있다. 유리하게도, 비금속성 연결 영역(2)의 증착 이후에 리세 스들을 형성하는 것은 생략될 수 있다.
이어서, 수용체-포함 반도체층(111)의 수용체들을 제1 실시예와 관련하여 기술한 바와 같이 활성화할 수 있고, 이 때 수소는 나노 채널들을 통해 반도체 몸체(10)로부터 방출될 수 있다. 도 16C에 따른 반도체칩(1)의 다른 제조 단계는 제1 실시예와 관련하여 기술한 바와 같이 수행할 수 있다.
본 발명은 실시예들에 의거한 기재에 한정되지 않는다. 오히려, 본 발명은 각 새로운 특징 및 특징들의 각 조합을 포함하고, 특히, 이러한 점은 특허 청구 범위에서 특징들의 각 조합을 포함하며, 비록 이러한 특징 또는 이러한 조합이 그 자체로 명백하게 특허 청구 범위 또는 실시예들에 제공되지 않더라도 그러하다.

Claims (37)

  1. 활성 영역(12) 및 p형 반도체층(11)을 가진 반도체 층 시퀀스(10)를 구비한 반도체 몸체를 포함하는 반도체칩(1)에 있어서,
    상기 활성 영역(12)과 반대 방향에 있는 p형 반도체층의 측에 비금속성 연결 영역(2)이 배치되고,
    상기 비금속성 연결 영역(2)은 상기 p형 반도체층(11)과 전기 전도적으로 연결되며, 그리고
    상기 비금속성 연결 영역(2)은 수소 투과성으로 형성되는 것을 특징으로 하는 반도체칩(1).
  2. 청구항 1에 있어서,
    상기 비금속성 연결 영역(2)은 상기 활성 영역(12)에서 생성된 복사에 대해 투과성인 물질을 이용하여 형성되는 것을 특징으로 하는 반도체칩.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 비금속성 연결 영역(2)은 반도체층(21)을 포함하는 것을 특징으로 하는 반도체칩.
  4. 청구항 3에 있어서,
    상기 반도체층(21)은 n형 도핑되거나 도핑되지 않는 것을 특징으로 하는 반도체칩.
  5. 청구항 3 또는 청구항 4에 있어서,
    상기 반도체층(21)은 0=x=1 및 0<y=1인 AlxInyGa1-x-yN계인 것을 특징으로 하는 반도체칩.
  6. 청구항 3 내지 청구항 5 중 어느 한 항에 있어서,
    상기 비금속성 연결 영역(2)은 GaN계인 다른 반도체층(22)을 포함하는 것을 특징으로 하는 반도체칩.
  7. 청구항 3 내지 청구항 6 중 어느 한 항에 있어서,
    상기 비금속성 연결 영역(2)은 상기 반도체 몸체에 통합되는 것을 특징으로 하는 반도체칩.
  8. 청구항 3 내지 청구항 6 중 어느 한 항에 있어서,
    상기 비금속성 연결 영역(2)은 상기 반도체 몸체(10)상에 배치된 층(27)을 이용하여 형성되는 것을 특징으로 하는 반도체칩.
  9. 청구항 8에 있어서,
    상기 반도체 몸체(10)상에 배치된 층(27)은 TCO 물질을 포함하는 것을 특징으로 하는 반도체칩.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    상기 비금속성 연결 영역(2)은 리세스(25) 또는 복수 개의 리세스들(25)을 포함하고, 상기 리세스 내지 리세스들을 통해 수소가 상기 p형 반도체층(11)으로부터 방출될 수 있는 것을 특징으로 하는 반도체칩.
  11. 청구항 10에 있어서,
    상기 리세스 내지 리세스들(25)은 상기 반도체 층 시퀀스(10)의 증착 방향을 따라 상기 비금속성 연결 영역(2)을 관통하여 연장되는 것을 특징으로 하는 반도체칩.
  12. 청구항 10 또는 청구항 11에 있어서,
    상기 비금속성 연결 영역(2)은 상기 리세스(25) 내지 리세스들(25)을 이용하여 형성되되, 상기 활성 영역(12)에서 생성된 복사의 아웃 커플링 효율이 향상되도록 형성되는 것을 특징으로 하는 반도체칩.
  13. 청구항 10 내지 청구항 12 중 어느 한 항에 있어서,
    상기 비금속성 연결 영역(2)은 상기 리세스(25) 내지 리세스들(25)을 이용하여 적어도 국부적으로 마이크로렌즈형, 피라미드형 또는 각뿔대형으로 형성되는 것을 특징으로 하는 반도체칩.
  14. 청구항 10 내지 청구항 12 중 어느 한 항에 있어서,
    상기 비금속성 연결 영역(2)은 상기 리세스(25) 내지 리세스들(25)을 이용하여 광 결정(26)을 따라 형성되는 것을 특징으로 하는 반도체칩.
  15. 청구항 10 내지 청구항 14 중 어느 한 항에 있어서,
    상기 비금속성 연결 영역(2)의 상기 리세스들(25)은 나노 채널들(255)로 형성되는 것을 특징으로 하는 반도체칩.
  16. 청구항 15에 있어서,
    상기 나노 채널들(255)은 상기 비금속성 연결 영역(2)에서 106 cm-2 이상 내지 1012 cm-2이하, 바람직하게는 108 cm-2 이상 내지 1010 cm-2이하의 표면 밀도를 가지는 것을 특징으로 하는 반도체칩.
  17. 청구항 15 또는 청구항 16에 있어서,
    상기 나노 채널들(255)은 상기 비금속성 연결 영역에서 래터럴 방향으로 1 nm 이상과 1 ㎛ 이하, 바람직하게는 50 nm 이상과 300 nm 이하의 구조 크기를 가지는 것을 특징으로 하는 반도체칩.
  18. 청구항 1 내지 청구항 17 중 어느 한 항에 있어서,
    상기 비금속성 연결 영역(2)은 래터럴 방향에서 서로 이격된 적어도 2개의 부분 영역들(24)로 나누어지는 것을 특징으로 하는 반도체칩.
  19. 청구항 1 내지 청구항 18 중 어느 한 항에 있어서,
    상기 비금속성 연결 영역상에 적어도 국부적으로 접촉층(41)이 배치되고, 상기 접촉층(41)은 상기 비금속성 연결 영역(2)과 전기 전도적으로 연결되는 것을 특징으로 하는 반도체칩.
  20. 청구항 18 또는 청구항 19에 있어서,
    상기 비금속성 연결 영역(2)의 서로 이격된 부분 영역들(24)은 상기 접촉층(41)을 이용하여 전기 전도적으로 연결되는 것을 특징으로 하는 반도체칩.
  21. 청구항 19 또는 청구항 20에 있어서,
    상기 p형 반도체층(11)은 래터럴 방향으로 한정된 영역(15)에서 상기 래터럴 방향으로 한정된 영역의 외부보다 낮은 전도성을 가지는 것을 특징으로 하는 반도체칩.
  22. 청구항 21에 있어서,
    상기 p형 반도체층(11)에서 상기 래터럴 방향으로 한정된 영역(15)은 상기 반도체칩의 평면상에서 상기 접촉층(41)과 겹치는 것을 특징으로 하는 반도체칩.
  23. 청구항 1 내지 청구항 22 중 어느 한 항에 있어서,
    상기 비금속성 연결 영역(2)상에 도전층(3)이 배치되는 것을 특징으로 하는 반도체칩.
  24. 청구항 23에 있어서,
    상기 도전층(3)은 TCO 물질을 포함하는 것을 특징으로 하는 반도체칩.
  25. 청구항 19 또는 청구항 19를 참조로 한 항을 참조로 하여 청구항 23 또는 청구항 24에 있어서,
    상기 도전층(3)은 상기 비금속성 연결 영역(2)과 상기 접촉층(41) 사이에 배치되는 것을 특징으로 하는 반도체칩.
  26. 청구항 1 내지 청구항 25 중 어느 한 항에 있어서,
    상기 비금속성 연결 영역(2)은 적어도 10 nm, 바람직하게는 적어도 20 nm, 더욱 바람직하게는 적어도 100 nm의 두께를 가지는 것을 특징으로 하는 반도체칩.
  27. 청구항 1 내지 청구항 26 중 어느 한 항에 있어서,
    상기 활성 영역(12)과 반대 방향에 있는 상기 p형 반도체층(11)의 측에 터널 접합(14)이 형성되는 것을 특징으로 하는 반도체칩.
  28. 청구항 1 내지 청구항 27 중 어느 한 항에 있어서,
    상기 반도체 층 시퀀스를 위한 증착 기판(18)은 적어도 국부적으로 얇아지거나 제거되는 것을 특징으로 하는 반도체칩.
  29. 청구항 1 내지 청구항 28 중 어느 한 항에 있어서,
    상기 활성 영역(12)은 Ⅲ-Ⅴ-화합물 반도체 물질계, 바람직하게는 질화물 화합물 반도체 물질계, 더욱 바람직하게는 0=x=1, 0=y=1 및 x+y=1인 AlxInyGa1 -x- yN계인 것을 특징으로 하는 반도체칩.
  30. 활성 영역(12) 및 p형 반도체층(11)을 가진 반도체 층 시퀀스(10)를 구비한 반도체 몸체를 포함하는 반도체칩(1)의 제조 방법에 있어서,
    a) 증착 기판(18)을 준비하는 단계;
    b) 상기 증착 기판(18)상에 활성 영역을 증착시키는 단계;
    c) 수용체-포함 반도체층(111)을 증착시키는 단계;
    d) 가스가 상기 수용체-포함 반도체층(111)으로부터 방출될 때 통과하는 비금속성 연결 영역을 형성하는 단계;
    e) 상기 수용체-포함 반도체층(111)에서 수용체들의 활성화를 이용하여 p형 반도체층(11)을 제조하는 단계; 및
    f) 상기 반도체칩(1)을 완성하는 단계를 포함하는 것을 특징으로 하는 반도체칩의 제조 방법.
  31. 청구항 30에 있어서,
    상기 d) 단계에서 상기 비금속성 연결 영역을 위해 적어도 하나의 반도체층(21)을 증착시키는 것을 특징으로 하는 반도체칩의 제조 방법.
  32. 청구항 31에 있어서,
    상기 비금속성 연결 영역(2)에서 상기 적어도 하나의 반도체층(21)의 증착 이후 적어도 하나의 리세스(25)가 형성되고, 상기 e) 단계에서 수소는 상기 수용체-포함 반도체층(111)으로부터 상기 리세스를 통해 방출될 수 있는 것을 특징으로 하는 반도체칩의 제조 방법.
  33. 청구항 31에 있어서,
    상기 적어도 하나의 반도체층(21)을 상기 d) 단계에서 증착시키되, 상기 적어도 하나의 반도체층(21)에 복수 개의 리세스들(25)이 형성되도록 하고, 상기 리 세스들을 통해 수소가 상기 수용체-포함 반도체층(111)으로부터 방출될 수 있는 것을 특징으로 하는 반도체칩의 제조 방법.
  34. 청구항 31에 있어서,
    상기 적어도 하나의 반도체층(21)을 래터럴 방향으로 구조화하여 상기 증착 기판(18)상에 형성하는 것을 특징으로 하는 반도체칩의 제조 방법.
  35. 청구항 34에 있어서,
    상기 비금속성 연결 영역을 위한 적어도 하나의 반도체층(21)을 국부적 과성장을 이용하여 상기 수용체-포함 반도체층(111)상에 형성하는 것을 특징으로 하는 반도체칩의 제조 방법.
  36. 청구항 30에 있어서,
    상기 d) 단계에서 상기 비금속성 연결 영역(2)을 예비 제조한 반도체 몸체(10)상에 증착시키는 것을 특징으로 하는 반도체칩의 제조 방법.
  37. 청구항 30 내지 청구항 36 중 어느 한 항에 있어서,
    상기 청구항 1 내지 청구항 29 중 어느 한 항에 따른 반도체칩(1)을 제조하는 것을 특징으로 하는 반도체칩의 제조 방법.
KR1020097017763A 2007-01-26 2008-01-23 반도체칩 및 반도체칩의 제조 방법 KR101422313B1 (ko)

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