KR20090106513A - Ⅰｂⅲａⅵａ 족 화합물 층들을 위한 도핑 기술들 - Google Patents

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Abstract

본 발명은 금속 전구체 층을 도펀트 구조체와 반응시킴으로써 태양광 전지들을 위한 도핑된 IBⅢＡⅥＡ 족 흡수체 층을 형성하는 방법에 관한 것이다. IB 족 및 HIA 족 재료들, 예컨대 Cu, Ga 및 In을 포함하는 금속 전구체 층은 베이스 상에 증착된다. 도펀트 구조체는 금속 전구체 층 상에 형성되며, 도펀트 구조체는 1 이상의 ⅥＡ 족 층, 예컨대 Se 층들 및 1 이상의 도펀트 재료 층, 예컨대 Na의 스택을 포함한다.

Description

ⅠＢⅢＡⅥＡ 족 화합물 층들을 위한 도핑 기술들{DOPING TECHNIQUES FOR GROUP ⅠＢⅢＡⅥＡ COMPOUND LAYERS}
관련 출원들의 원용
본 발명은 "Doping Techniques for Group IBⅢＡⅥＡ Compound Layers"란 제목으로 2006년 12월 19일에 출원된 미국 가출원 제 60/870,827 호의 이익을 청구하며, "Doping Approaches for Group IBⅢＡⅥＡ Compound Layers"란 제목으로 2006년 12월 8일에 출원된 미국 가출원 제 60/869,276 호 및 2007년 10월 9일에 출원된 USSN 11/852980의 이익을 청구한다(상기 출원 모두는 본 명세서에서 인용 참조된다).
본 발명은 태양광발전의 적용(photovoltaic applications)을 위하여 도핑된 반도체들의 박막들을 준비하는 방법들에 관한 것이다.
태양광 전지(solar cell)들은 햇빛을 직접 전력으로 전환시키는 태양광발전 디바이스들이다. 가장 통상적인 태양광 전지 재료는 실리콘이며, 이는 단결정 또는 다결정 웨이퍼들의 형태로 되어 있다. 하지만, 실리콘-기반 태양광 전지들을 이용할 때 발생되는 전기 비용은 보다 전형적인 방법들에 의하여 발생되는 전기 비용보다 많다. 그러므로, 1970년대 초기 이래로 육상 이용을 위한 태양광 전지들의 비용을 절감하기 위한 노력이 있어 왔다. 태양광 전지들의 비용을 절감하기 위한 한가지 방법은 큰 면적의 기판들 상에 태양광-전지-성 흡수체 재료들(solar-cell-quality absorber materials)을 증착시킬 수 있는 저-비용 박막 성장 기술들을 개발하고 높은-스루풋의 저-비용 방법들을 이용하여 이러한 디바이스들을 제조하는 것이다.
주기율표의 IB 족(Cu, Ag, Au), ⅢＡ 족(B, Al, Ga, In, Tl) 및 ⅥＡ 족(O, S, Se, Te, Po) 재료들 또는 원소들 중 몇몇을 포함하는 IBⅢＡⅥＡ 족 화합물 반도체들은 박막 태양광 전지 구조체들을 위한 뛰어난 흡수체 재료들이다. 특히, 일반적으로 CIGS(S) 또는 Cu(In,Ga)(S,Se)2 또는 CuIn- xGax(SySe1 -y)k라 칭해지는 Cu, In, Ga, Se 및 S의 화합물들(여기서, 0≤x≤1, 0≤y≤1이고 k는 대략 2)은 이미 태양광 전지 구조체들로 채용되어 왔으며, 20 %에 이르는 전환 효율을 가져온다. 화합물들의 군 중에서, 15 내지 25%의 Ga 양을 갖는, Ga와 In 둘 모두를 포함하는 화합물들에서 최상의 효율성들이 얻어져 왔다. 또한, ⅢＡ 족 원소 Al 및/또는 ⅥＡ 족 원소 Te를 포함하는 흡수체들 또한 그러한 가능성을 보여주었다. 따라서, 요약하면 i) IB 족으로부터의 Cu, ⅱ) ⅢＡ 족으로부터의 In, Ga 및 Al 중 적어도 하나, 및 ⅲ) ⅥＡ 족으로부터의 S, Se 및 Te 중 적어도 하나를 포함하는 화합물들이 태양광 전지 적용들을 위해 큰 관심대상이다.
Cu(In,Ga,Al)(S,Se,Te)2 박막 태양광 전지와 같은 통상적인 IBⅢＡⅥＡ 족 화합물 태양광발전 셀의 구조는 도 1에 도시되어 있다. 디바이스(10)는 기판(11) 을 포함하는 베이스(20), 예컨대 유리 시트, 금속 시트, 절연 포일이나 웹(web), 또는 도전성 포일이나 웹 및 도전성 층(13) 상에서 제조된다. Cu(In,Ga,Al)(S,Se,Te)2 군의 재료를 포함하는 흡수체 막(12)은 이미 기판(11) 상에 증착되고 디바이스에 대한 전기적 저항 층으로서 작용하는 콘택트 층 또는 도전성 층(13) 위에서 성장된다. 도 1의 태양광 전지 구조체에서 가장 통상적으로 사용되는 콘택트 층 또는 도전성 층은 몰리브덴(Mo)이다. 기판 자체가 Mo 포일과 같은 적절히 선택된 도전성 재료인 경우, 기판(11)이 디바이스에 대한 저항 층으로서 사용될 수 있기 때문에 도전성 층(13)을 사용할 수 없다. 또한, 도전성 층(13)은 금속계 포일이 반응하는 경우에 확산 방벽(diffusion barrier)으로서 작용할 수 있다. 예를 들어, Al, Ti, Ni, Cu와 같은 재료를 포함하는 금속계 포일들은 Mo 층과 같은 방벽이 그들 상에 증착되어 Se 또는 S 증기들로부터 상기 포일들을 보호하는 경우 기판으로서 사용될 수 있다. 방벽은 흔히 포일의 양 측 상에 증착되어 상기 포일을 잘 보호한다. 흡수체 막(12)이 성장된 후에, 흡수체 막 상에는 CdS, ZnO 또는 CdS/ZnO 스택과 같은 투명 층(14)이 형성된다. 방사선(15)은 상기 투명 층(14)을 통해 상기 디바이스로 들어간다. 또한, 금속계 그리드들(grids)(도시 안됨)이 디바이스의 일련의 유효 저항(effective series resistance)을 저감시키기 위하여 투명 층(14) 위에 증착될 수 있다. 흡수체 막(12)의 바람직한 전기적 타입은 p-타입이며, 투명 층(14)의 바람직한 전기적 타입은 n-타입이다. 하지만, n-타입 흡수체 및 p-타입 윈도우 층 또한 활용될 수 있다. 도 1의 바람직한 디바이스 구조체는 "기판-타입(substrate-type)" 구조체라 불린다. 또한, "수퍼스트레이트-타입(superstrate-type)" 구조체는 유리 또는 투명 중합(polymeric) 포일과 같은 투명 수퍼스트레이트 상에 투명 도전성 층을 증착시킨 다음, Cu(In,Ga,Al)(S,Se,Te)2 흡수체 막을 증착시키고, 마지막으로 도전성 층에 의해 상기 디바이스에 대한 저항 층을 형성함으로써 구성될 수 있다. 이 수퍼스트레이트 구조에서, 투명 수퍼스트레이트 측으로부터 디바이스로 광이 들어간다. 도 1에 도시된 디바이스의 다양한 층들을 제공하기 위하여 다양한 방법들에 의해 증착되는 다양한 재료들이 사용될 수 있다. 구리 인듐 갈륨 술포셀레나이드(copper indium gallium sulfoselenide)의 화학식이 흔히 Cu(In,Ga)(S,Se)2로서 기록되기는 하나, 화합물에 대한 보다 정확한 화학식은 Cu(In,Ga)(S,Se)k이라는데 유의해야 한다(여기서, k는 통상적으로 2에 가깝지만 정확히 2는 아닐 수 있다). 간단히 하기 위해, 계속해서 2를 k의 값으로서 사용할 것이다. 또한, 화학식에서의 기호법 "Cu(X,Y)"는 (X = 0 %이고 Y = 100 %)에서 (X = 100 %이고 Y = 0 %)까지의 모든 화학적 조성을 의미한다는데 유의해야 한다. 예를 들어, Cu(In,Ga)는 CuIn 내지 CuGa의 모든 조성들을 의미한다. 이와 유사하게, Cu(In,Ga)(S,Se)2는 0에서 1까지 변하는 Ga/(Ga+In) 몰비 및 0에서 1까지 변하는 Se/(Se+S) 몰비를 갖는 화합물들의 전체 군을 의미한다.
태양광 전지 제조를 위해 고-품질의 Cu(In,Ga)Se2 막들을 산출하는 제 1 기 술은 진공 챔버에서 가열된 기판 상으로의 공-증발(co-evaporation)이었다. 이는 재료들을 적게 활용하고 기구 비용이 많이 드는 접근법이다.
태양광 전지 적용들을 위한 Cu(In,Ga)(S,Se)2 타입 화합물 박막들을 성장시키는 또 다른 기술은 Cu(In,Ga)(S,Se)2 재료의 금속계 성분들이 먼저 기판 상으로 증착된 다음, 고온의 어닐링 프로세스에서 S 및/또는 Se와 반응하는 2-단계 프로세스이다. 예를 들어, CuInSe2 성장을 위하여, Cu와 In의 박 층들이 먼저 기판 상에 증착된 다음, 이 스택킹된(stacked) 전구체(precursor) 층이 상승된 온도에서 Se와 반응한다. 또한, 반응 분위기가 황을 포함한다면, CuIn(S,Se)2 층이 성장될 수 있다. 전구체 층의 부가, 즉 Cu/In/Ga 스택킹된 전구체 막의 사용은 Cu(In,Ga)(S,Se)2 흡수체의 성장을 가능하게 한다.
스퍼터링(sputtering) 및 증발 기술들은 전구체 스택들의 IB 족 및 ⅢＡ 족의 성분들을 포함하는 층들을 증착시키기 위한 종래기술의 접근법들에서 사용되어 왔다. US 4,798,660에 기술된 바와 같이, CuInSe2 성장의 경우에, 예를 들어 Cu 및 In 층들이 순차적으로 기판 상에 스퍼터-증착되고(sputter-deposited) 그 다음 스택킹된 막이 대략 30분보다 긴 시간 동안 상승된 온도로 Se를 포함하는 가스의 존재 내에서 가열된다. 보다 최근의 미국특허 6,048,442는 금속계 후면(back) 전극 층 상에 Cu-Ga/In 스택을 형성하기 위하여 Cu-Ga 합금 층(들) 및 In 층을 포함하는 스택킹된 전구체 막을 스퍼터-증착한 다음, 이 전구체 스택 막을 Se 및 S 중 하나 와 반응시켜 흡수체 층을 형성하는 단계를 포함하는 방법을 개시하고 있다. 미국특허 6,092,669는 이러한 흡수체 층들을 생산하는 스퍼터링-기반의 기구에 대해 기술하고 있다.
미국특허 4,581,108에 기술된 종래기술의 일 방법은 금속 전구체 준비를 위해 저 비용의 전기증착(electrodeposition) 접근법을 활용한다. 이 방법에서, Cu 층은 Mo로 커버링된 기판 상에 가장 먼저 전기증착된다. 이 다음에 In 층의 전기증착 및 CIS를 얻기 위한 Se를 포함하는 반응 분위기에서의 증착된 Cu/In의 가열이 이어진다. IBⅢＡⅥＡ 족 화합물 층들에 대해 가능한 도펀트(dopant)들에 관한 종래의 연구는 Na, K 및 Li와 같은 알칼리 금속들이 이러한 층들의 구조적 및 전기적 특성들에 영향을 미친다는 것을 보여주었다. 특히, CIGS 층들 내에 Na를 포함시키는 것은 그들의 구조적 전기적 특성들 위해 그리고 그 농도가 잘 제어된다면 이러한 층들 상에서 제조되는 태양광 전지들의 전환 효율성들을 증대시키는데에도 유리하다는 것을 보여주었다. CIGS 층들의 유리한 효과들은 1990년대 초반에 인식되었다(예를 들어, J. Hedstrom et al., "ZnO/CdS/CIGS thin film solar cells with improved performance", Proceedings of IEEE PV Specialists Conf., 1993, p.364; M. Bodegard et al., "The influence of sodium on the grain structure of CIS films for PV applications", Proceedings of the 12th European Photovoltaic Solar Energy Conference, April-1994, p.1743; 및 J. Holz et al., "The effect of substrate impurities on the electronic conductivity in CIS thin films", Proceedings of 12th European Photovoltaic Solar Energy Conference, April-1994, p.1592 참조). CIGS 층들 내에 NA를 포함하는 것은 다양한 방식들로 달성된다. 예를 들어, CIGS 막이 Na-포함 소다-라임(soda-lime) 유리 기판 상에 증착되는 Mo 콘택트 층 상에서 성장된다면 기판으로부터 CIGS 층들 내로 Na가 확산된다. 하지만, 이러한 접근법은 Mo 콘택트 층을 통해 기판으로부터 얼마나 많은 Na가 확산되는지에 따라 CIGS 층들에서의 불균일성들을 제어하는 것이 어려우며 전해지는 바에 따르면 이러한 불균일성들을 야기한다. 그러므로, Na 도핑의 양은 그레인(grain)의 크기, 결정 구조, 화학적 조성, 두께 등과 같은 Mo 층의 특성의 강한 함수이다. 또 다른 접근법(예를 들어, 미국특허 5,994,163 및 미국특허 5,626,688 참조)에서, Na는 특정 방식으로 CIGS 층들 내에 의도적으로 포함된다. 일 접근법에서는, 확산 방벽이 소다-라임 유리 기판 상에 증착되어 기판으로부터 흡수체 층 내로 가능한 Na의 확산을 방지한다. 그 다음, Mo 콘택트 막이 확산 방벽 상에 증착된다. Na를 포함하는 계면 층이 Mo 기판 상에 형성된다. 그 다음, 계면 층을 포함하는 Na 상에서 CIGS 막이 성장된다. 성장 주기 동안, 계면 층으로부터의 Na는 CIGS 층 내에 포함되고 그를 도핑한다. 그러므로, 이 접근법은 Na의 소스가 성장하는 CIGS 층과 Mo 콘택트 간의 경계면에서 성장하는 CIGS 층 아래에 있는 구조체를 이용한다. 가장 통상적으로 사용되는 계면 층 재료는 NaF이며, 이는 공-증발 기술[예를 들어, Granath et al., Solar Energy Materials and Solar Cells, vol: 60, p: 279(2000) 참조]에 의하여 CIGS 층의 증착 이전에 Mo 표면 상에 증착된다. CIGS 층의 Na의 함량을 제한하는 Na-확산 방벽의 유효성 또한 상술된 M. Bodegard et al., 및 J. Holz et al.에 의한 문헌들에 개시되어 있다는 것에 유의해야 한다.
미국특허 7,018,858은 알칼리 금속들을 포함하는 수용액 내에 후면 전극부를 디핑하고(dipping), 상기 층을 건조시키고, 상기 알칼리 층 상에 전구체 층을 형성하고 셀레늄 분위기 내에서 상기 전구체 층을 열 처리함으로써 후면 전극부(통상적으로 Mo) 상에 알칼리 층이 형성되는 CIGS의 층을 제조하는 방법에 대해 개시하고 있다. Mo 전극 층 상에서의 습식(wet) 처리 프로세스에 의하여 형성되는 알칼리 막은 습기를 포함하는 것으로 이야기되어 지며, 따라서 건식 프로세스에 의하여 형성되는 건조한 막이 들어가는, 예컨대 층의 필링(peeling) 및 열화의 결과로 주변 공기로부터 습기를 흡수하는 이러한 것으로부터 자유로워질 수 있다고 언급된다. 수화작용(hydration)은 알칼리 막이 베이킹 및 건조 처리에 의하여 조절될 수 있는 습기를 유지할 수 있게 한다고 언급된다.
성장하는 CIGS 층에 Na를 공급하는 또 다른 방법은 기판 상에 Na-도핑된 Mo 층을 증착시키고 이 단계에 이어 도핑되지 않은 Mo 층을 증착시키고 상기 도핑되지 않은 Mo 층 위에서 CIGS 막을 성장시키는 것이다. 이 경우에, Na-도핑된 Mo 층으로부터의 Na는 도핑되지 않은 Mo 층을 통해 확산되며 고온의 성장 동안 CIGS 막으로 들어간다(J. Yun., Proc. 4th World Conf. PV Energy Conversion, p.509, IEEE, 2006). CIGS 타입 흡수체들 내에 Na를 포함하는 다양한 전략들은 Rudmann 공저,의 최근 출판물(Thin Solid Films, vol.480-481, p.55, 2005)에서 요약되어 있다. 이 러한 접근법들은 2 가지 주요 접근법: 즉, i) 콘택트 층 위에 Na-보유(Na-bearing) 경계 막의 증착에 이은 상기 Na-보유 경계 막 위에서의 CIGS 층의 성장, 및 ⅱ) Na-무보유(Na-free) 베이스 상에서의 CIGS 층의 형성에 이은 이미 형성된 CIGS 화합물 층 내로 Na를 주입(drive)하기 위한 CIGS 화합물 층 상에서의 Na-보유 막의 증착 및 고온 어닐링으로 분류된다.
본 발명은 태양광 전지들을 제조하는데 사용되는 흡수체들 내로 1 이상의 도펀트 재료들을 도입하기 위한 프로세스를 제공한다. 본 발명 프로세스의 제 1 스테이지에서는, 실질적으로 금속 전구체(precursor)가 마련된다. 상기 실질적으로 금속 전구체는 재료 층들의 스택으로서 형성된다. 제 2 스테이지에서는, 실질적으로 금속 전구체 상에 또 다른 재료의 층(들)을 지니거나 지니지 않는 도펀트 재료의 적어도 1 이상의 층들을 포함하는 도펀트 구조체를 형성함으로써 사전-흡수체(pre-absorber) 구조체가 형성된다. 제 3 스테이지에서는, 사전-흡수체 구조체의 어닐링이 도핑된 흡수체를 형성한다.
따라서, 본 발명의 일 실시형태에서는, 태양광 전지을 위한 도핑된 흡수체 층들을 형성하기 위하여 다중층 구조체가 제공된다. 상기 다중층 구조체는 기판 층을 포함하는 베이스, 상기 베이스 상에 형성되는 실질적으로 금속계 층, 및 상기 실질적으로 금속 전구체 층 상에 형성되는 도펀트 재료를 포함하는 도펀트 구조체를 포함한다. 상기 실질적으로 금속 전구체 층은 IB 및 ⅢＡ 족 원소들을 포함하는 한편, 도펀트 구조체는 ⅥＡ 족 원소들을 포함한다. 도펀트 구조체는 도펀트 재료의 층 또는 도펀트 캐리어 층이나 도펀트 스택을 포함한다. 도펀트 스택은 도 펀트 재료의 1 이상의 층 및 바람직한 순서들로 스택킹되는 ⅥＡ 족 원소들의 1 이상의 층을 포함한다. 본 발명의 또 다른 실시형태에서, 베이스 상의 도핑된 IBⅢＡⅥＡ 족 흡수체 층을 형성하는 프로세스가 제공된다. 상기 프로세스는 베이스 상에 실질적으로 금속 전구체 층을 증착시키는 단계, 상기 전구체 층 상에 도펀트 구조체를 형성하는 단계, 및 상기 전구체 층과 상기 도펀트 구조체를 반응시켜 상기 흡수체 층을 형성하는 단계를 포함한다. 따라서, 실질적으로 금속 전구체 층은 IB 족 및 ⅢＡ 족 재료들을 포함하며, 도펀트 구조체는 ⅥＡ 족 재료 및 Na, K 및 Li로 이루어진 족으로부터 선택된 도펀트 재료를 포함한다.
도 1은 IBⅢAⅥＡ 족 흡수체 층을 채용한 태양광 전지의 개략적 단면도;
도 2a는 전구체 층 상에 형성된 도펀트 층을 포함하는 본 발명의 사전-흡수체 구조체의 개략도;
도 2b는 도 2a에 도시된 사전-흡수체 구조체 반응 후에 형성된 흡수체 층의 개략도;
도 3a는 전구체 층 상에 형성된 도펀트 스택을 포함하는 본 발명의 사전-흡수체 구조체의 개략도;
도 3b는 도 3a에 도시된 사전-흡수체 구조체 반응 후에 형성된 흡수체 층의 개략도;
도 4a는 전구체 층 상에 형성된 도펀트 스택을 포함하는 본 발명의 사전-흡수체 구조체의 개략도;
도 4b는 도 4a에 도시된 사전-흡수체 구조체 반응 후에 형성된 흡수체 층의 개략도;
도 5a는 전구체 층 상에 형성된 도펀트 스택을 포함하는 본 발명의 사전-흡수체 구조체의 개략도;
도 5b는 도 5a에 도시된 사전-흡수체 구조체 반응 후에 형성된 흡수체 층의 개략도;
도 6a는 전구체 층 상에 형성된 도펀트 지지(carrying) 층을 포함하는 본 발명의 사전-흡수체 구조체의 개략도;
도 6b는 도 6a에 도시된 사전-흡수체 구조체 반응 후에 형성된 흡수체 층의 개략도;
도 7은 본 발명의 일 실시예를 이용하여 제작된 태양광 전지의 개략도;
도 8a는 본 발명의 일 실시예에 따라 도핑된 CIGS 흡수체 층 상에서 제조된 태양광 전지의 I-V 특징들을 예시한 도;
도 8b는 도핑되지 않은 CIGS 흡수체 층 상에서 제조된 태양광 전지의 I-V 특징들을 예시한 도;
도 9a는 본 발명의 일 실시예를 이용하여 형성된 CIGS 흡수체의 표면을 나타내는 SEM 사진;
도 9b는 본 발명의 일 실시예를 이용하여 형성된 CIGS 흡수체의 표면을 나타내는 SEM 사진이다.
본 발명은 태양광 전지들을 위한 흡수체 층들을 제조하기 위하여 전구체 층 내에 1 이상의 도펀트 재료들을 도입시키기 위한 프로세스를 제공한다. 일반적으로, 본 발명의 프로세스는 3 개의 스테이지를 포함한다. 본 발명 프로세스의 제 1 스테이지에서는, 초기에 전구체 층과 같은 제 1 구조체가 마련된다. 전구체 층은 재료들을 층들을 포함하는 스택으로서 형성될 수 있다. 본 발명의 제 2 스테이지에서는, 또 다른 재료 층(들)을 지니거나 지니지 않는 도펀트의 적어도 1 이상의 층을 포함하는 제 2 구조체 또는 도펀트 구조체가 상기 전구체 층 상에 형성된다. 제 1 및 제 2 구조체는 함께 사전-흡수체 구조체 또는 사전-흡수체 스택을 형성한다. 그리고, 제 3 스테이지에서는, 사전-흡수체 구조체의 어닐링은 도핑된 흡수체 층이나, 당 업계에서 흔히 도핑된 화합물 층이라 언급되는 층을 형성한다.
이후, 본 발명이 태양광 전지 흡수체들을 위한 IBⅢＡⅥＡ 족 화합물 층들을 도핑하기 위한 프로세스에 의해 예증되겠지만, 동일한 원리들이 흡수체들 또는 다른 목적의 디바이스들을 제조하기 위한 다른 층을 도핑하는데 사용될 수 있다. 따라서, 예시적 도펀트 재료들은 Na, K, Li와 같은 IA 족 재료, ⅡA 족 재료 또는 반도체 업계에서 사용되는 여타 가능한 도펀트 재료들인 것이 바람직하다. 이후의 실시예들에서, 사용되는 전구체 층 또는 전구체 스택은 실질적으로 금속 전구체 스택 또는 층인 것이 바람직할 수 있다. "실질적으로 금속 전구체"는 전구체가 실질적으로 Cu와 같은 IB 족 재료 및 Ga, In과 같은 ⅢＡ 족 재료들로 만들어진다는 것을 의미한다는데 유의해야 한다. 실질적으로 금속 전구체는, 예를 들어 원소(elemental) 금속계 층, 및/또는 Cu, In 및 Ga과 같은 금속들의 혼합물들 및/또 는 Cu-Ga 이원 합금들, Cu-In 이원 합금들, Ga-In 이원 합금들 및 Cu-Ga-In 삼원 합금들과 같은 그들의 합금들을 포함하는 1 이상의 금속 상들을 포함한다. 이러한 금속들 및 합금들은 Se와 같은 ⅥＡ 족 원소가 전구체의 구성 내에 포함되지 않는다면 대략 100 % 금속 전구체 상을 형성할 수 있다. 전구체는 실질적으로 Se와 같은 ⅥＡ 족 재료를 포함할 수 있으나, 이 경우에 ⅥＡ 족/(IB 족 + ⅢＡ 족)의 몰 비는 대략 0.5보다 작아야하며, 대략 0.2보다 작은 것이 바람직하다, 즉 IB 족 및/또는 ⅢB 족재료들은 ⅥＡ 족 재료들과 전적으로 반응해서는 안된다. 전적으로 반응되고 형성된 IBⅢＡⅥＡ 족 화합물에서의 이 비는 통상적으로 1과 같거나 1보다 크다. 상술된 예시의 몰 비들에서, 0.5의 몰 비를 갖는 전구체 층은 50 % 금속 및 50 % 비금속(예컨대 Se) 상에 대응된다. 이러한 관점에서, 0.2의 몰 비를 갖는 전구체 층은 80 % 금속 상 및 20 %의 비금속 상, 예컨대 비금속 Se 상을 포함한다. 이하 도 2a 내지 6b와 연계하여 본 발명의 다양한 실시예들에 대해 기술될 것이다. 이후의 도면들에서, 다양한 실시예들을 나타내는 다중층 구조체들의 다양한 개략도들이 측면도 및 단면도로 예시된다. 다양한 층들의 크기는 예시적인 것으로 정확한 스케일로 도시된 것은 아니다.
도 2a에 도시된 바와 같이, 일 실시예에서 본 발명의 다중층 스택(100)은 기판(106) 및 콘택트 층(108)을 포함하는 베이스(104) 상에 형성되는 사전-흡수체 구조체(102)를 포함한다. 사전-흡수체 구조체(102)는 전구체 층(110)의 최상부 상에 형성되는 기본적으로 도펀트 보유-막을 포함하는 도펀트 구조체(112) 및 전구체 층(110)을 포함한다. 도펀트-보유 막(112)은 2 내지 100 nm 두께, 바람직하게는 5 내지 20 nm 두께일 수 있다. 이 실시예에서, 전구체 층(110)은 실질적으로 금속 전구체 층을 형성하는 도펀트-무보유 베이스(104) 상에 증착되는 적어도 하나의 ⅢＡ 족 재료 및 적어도 하나의 IB 족 재료를 포함할 수 있다. 그 다음, "금속 전구체/도펀트-보유 막" 스택인 사전-흡수체 구조체(102)를 완성하기 위하여 금속 전구체 층(110) 위에 적어도 하나의 도펀트-보유 막(112)이 증착된다. 도 2b에 도시된 바와 같이, 일잔 완료되면, 다중층 스택(100)은 선택적으로 추가적인 가스성 ⅥＡ 족 재료 종의 존재 내에서 가열되어 사전-흡수체 스택(102)을 도핑된 IBⅢＡⅥＡ 반도체 층을 포함하는 흡수체 층(120)으로 변형시킨다. 이 반응 단계 동안, 다중층 스택(100)은 5 내지 60 분, 바람직하게는 10 내지 30 분의 시간 동안 400 내지 600 ℃의 온도 범위에서 어닐링될 수 있다. 대안적으로, 다른 실시예에서는, 전구체 층(110)이 도펀트-무보유 베이스(104) 상에 증착되는 적어도 하나의 ⅥＡ 족 재료, 적어도 하나의 ⅢＡ 족 재료 및 적어도 하나의 IB 족 재료를 포함할 수 있다. 프로세스의 나머지는 상술된 바와 같이 수행되어 도 2b에 도시된 도핑된 IBⅢＡⅥＡ 족 반도체 층(120)을 형성한다. 이 반응 스테이지 동안, 다중층 스택(100)은 5 내지 60 분, 바람직하게는 10 내지 30 분의 시간 동안 400 내지 600 ℃의 온도 범위에서 어닐링될 수 있다.
도 3a에 도시된 바와 같이, 또 다른 실시예에서, 본 발명의 다중층 스택(200)은 기판(206) 및 콘택트 층(208)을 포함하는 베이스(204) 상에 형성되는 사전-흡수체 구조체(202)를 포함한다. 사전-흡수체 구조체(202)는 전구체 층(210) 및 도펀트 구조체(211)를 포함하고, 기본적으로 본 실시예에서 도펀트 스택인 상기 도펀트 구조체는 각각 전구체 층(210)의 최상부 상에 형성되는 제 1 및 제 2 층(212 및 214)을 포함한다. 따라서, 제 1 층(212)은 Na, K 또는 Li와 같은 IA 족 재료, ⅡA 족 재료 또는 VA 족 재료를 포함하는 도펀트-보유 막이다. 제 1 층(212)에 대한 캡 층인 제 2 층(214)은 Se와 같은 ⅥＡ 족 재료를 포함한다. 도펀트-보유 막(212)은 2 내지 100 nm 두께, 바람직하게는 5 내지 20 nm 두께일 수 있다. 캡 층(214)은 200 내지 2000 nm 두께, 바람직하게는 500 내지 1500 nm 두께일 수 있다. 이 실시예에서, 전구체 층(210)은 실질적으로 금속 전구체 층을 형성하는 도펀트-무보유 베이스(204) 상에 증착되는 적어도 하나의 ⅢＡ 족 재료 및 적어도 하나의 IB 족 재료를 포함할 수 있다. 그 다음, "금속 전구체/도펀트-보유 막" 스택을 형성하는 금속 전구체 층(210) 위에 적어도 하나의 제 1 층(212) 또는 도펀트-보유 막이 증착된다. 후속하여, ⅥＡ 족 재료를 포함할 수 있는 적어도 하나의 제 2 층(214) 또는 캡 층이 "금속 전구체/도펀트-보유 막/ⅥＡ 족 재료 층" 스택인 사전-흡수체 구조체(202)를 완성하기 위하여 도펀트-보유 막(212) 위에 증착된다. 도 3b에 도시된 바와 같이, 다중층 스택(200)은 가열되어, 사전-흡수체 스택(202)을 도핑된 IBⅢＡⅥＡ 족 반도체 층을 포함하는 흡수체 층(220)으로 변형시킨다. 가열 주기 동안 추가적인 ⅥＡ 족 재료 종들이 제공될 수도 있다. 이 반응 단계 동안, 다중층 스택(200)은 5 내지 60 분, 바람직하게는 10 내지 30 분의 시간 동안 400 내지 600 ℃의 온도 범위에서 어닐링될 수 있다.
도 4a에 도시된 바와 같이, 또 다른 실시예에서 본 발명의 다중층 스택(300)은 기판(306) 및 콘택트 층(308)을 포함하는 베이스(304) 상에 형성되는 사전-흡수 체 구조체(302)를 포함한다. 사전-흡수체 구조체(302)는 전구체 층(310) 및 도펀트 구조체(311)를 포함하고, 기본적으로 본 실시예에서 도펀트 스택인 상기 도펀트 구조체는 각각 전구체 층(310)의 최상부 상에 형성되는 제 1 및 제 2 층(312 및 314)을 포함한다. 따라서, 본질적으로 제 2 층(314)에 대한 버퍼 층인 제 1 층(312)은 ⅥＡ 족 재료를 포함한다. 제 2 층(314)은 Na, K 또는 Li와 같은 IA 족 재료, ⅡA 족 재료 또는 VA 족 재료를 포함하는 도펀트-보유 막이다. 버퍼 층(312)은 50 내지 500 nm 두께, 바람직하게는 100 내지 300 nm 두께일 수 있다. 도펀트-보유 막(314)은 2 내지 100 nm 두께, 바람직하게는 5 내지 20 nm 두께일 수 있다. 이 실시예에서, 전구체 층(310)은 실질적으로 금속 전구체 층을 형성하는 도펀트-무보유 베이스(304) 상에 증착되는 적어도 하나의 ⅢＡ 족 재료 및 적어도 하나의 IB 족 재료를 포함할 수 있다. "금속 전구체/VI 족 재료 층" 스택을 형성하는 금속 전구체 층(310) 위에 ⅥＡ 족 재료를 포함하는 적어도 하나의 제 1 층(312) 또는 버퍼 층이 증착된다. 후속하여, 도펀트-보유 막인 적어도 하나의 제 2 층(314)이 "금속 전구체/ⅥＡ 족 재료 층/도펀트-보유 막/" 스택인 사전-흡수체 구조체(302)를 완성하기 위하여 VI 족 재료 상에 증착된다. 도 4b에 도시된 바와 같이, 다중층 스택(300)은 가열되어, 사전-흡수체 스택(302)을 도핑된 IBⅢＡⅥＡ 족 반도체 층을 포함하는 흡수체 층(320)으로 변형시킨다. 가열 주기 동안 추가적인 ⅥＡ 족 재료 종들이 제공될 수도 있다. 이 반응 단계 동안, 다중층 스택(300)은 5 내지 60 분, 바람직하게는 10 내지 30 분의 시간 동안 400 내지 600 ℃의 온도 범위에서 어닐링될 수 있다.
도 5a에 도시된 바와 같이, 또 다른 실시예에서 본 발명의 다중층 스택(400)은 기판(406) 및 콘택트 층(408)을 포함하는 베이스(404) 상에 형성되는 사전-흡수체 구조체(402)를 포함한다. 사전-흡수체 구조체(402)는 전구체 층(410) 및 도펀트 구조체(411)를 포함하고, 기본적으로 본 실시예에서 도펀트 스택인 상기 도펀트 구조체는 각각 전구체 층(410)의 최상부 상에 형성되는 제 1, 제 2 및 제 3 층(412, 414 및 414)을 포함한다. 따라서, 기본적으로 각각 제 2 층에 대한 버퍼 층 및 캡 층인 제 1 층(412) 및 제 3 층(416)은 ⅥＡ 족 재료를 포함한다. 제 1 층과 제 3 층 사이에 샌드위치되는 도펀트-보유 막인 제 2 층(414)은 Na, K 또는 Li와 같은 IA 족 재료, ⅡA 족 재료 또는 VA 족 재료를 포함한다. 버퍼 층(412)은 50 내지 500 nm 두께, 바람직하게는 100 내지 300 nm 두께일 수 있다. 도펀트-보유 막(414)은 2 내지 100 nm 두께, 바람직하게는 5 내지 20 nm 두께일 수 있다. 캡 층(416)은 200 내지 2000 nm 두께, 바람직하게는 500 내지 1500 nm 두께로 이루어질 수 있다. 이 실시예에서, 전구체 층(410)은 실질적으로 금속 전구체 층을 형성하는 도펀트-무보유 베이스(404) 상에 증착되는 적어도 하나의 ⅢＡ 족 재료 및 적어도 하나의 IB 족 재료를 포함할 수 있다. 그 다음, "금속 전구체/ⅥＡ 족 재료 층" 스택을 형성하는 금속 전구체 층 위에, ⅥＡ 족 재료를 포함할 수 있는 적어도 하나의 제 1 층(412) 또는 버퍼 층이 증착된다. 다음 단계에서, 적어도 하나의 제 2 층(414) 또는 도펀트-보유 막이 "금속 전구체/ⅥＡ 족 재료 층/도펀트-보유 막" 스택을 형성하는 ⅥＡ 족 재료 위에 증착된다. 끝으로, "금속 전구체/ⅥＡ 족 재료 층/도펀트-보유 막/ⅥＡ 족 재료 층" 스택인 사전-흡수체 구조체(402)를 완성하기 위하여 ⅥＡ 족 재료를 포함할 수 있는 적어도 하나의 제 3 층(416) 또는 캡 층이 도펀트-보유 막(414) 위에 증착된다. 도 5b에 도시된 바와 같이, 다중층 스택(400)은 가열되어, 사전-흡수체 스택(402)을 도핑된 IBⅢＡⅥＡ 족 반도체 층을 포함하는 흡수체 층(420)으로 변형시킨다. 가열 주기 동안 추가적인 ⅥＡ 족 재료 종들이 제공될 수도 있다. 이 실시예에서는, 도펀트 스택이 3 개의 층을 갖는 것으로 예시되었으나, 적어도 하나의 층이 도펀트 보유 층인 3 이상의 층을 갖는 스택들이 사용될 수도 있다. 이 반응 단계 동안, 다중층 스택(400)은 5 내지 60 분, 바람직하게는 10 내지 30 분의 시간 동안 400 내지 600 ℃의 온도 범위에서 어닐링될 수 있다. 도 6a에 도시된 바와 같이, 일 실시예에서 본 발명의 다중층 스택(500)은 기판(506) 및 콘택트 층(508)을 포함하는 베이스(504) 상에 형성되는 사전-흡수체 구조체(502)를 포함한다. 사전-흡수체 구조체(502)는 전구체 층(510) 및 도펀트 구조체(512)를 포함하고, 기본적으로 도펀트 캐리어 층인 상기 도펀트 구조체(512)는 전구체 층(510)의 최상부 상에 형성되는 도핑된 ⅥＡ 족 재료 층을 포함한다. 도펀트 캐리어 층(512)에서, 도펀트 종들은 VI 족 재료 매트릭스 내에서 유지된다. 도펀트 캐리어 층(512)은 250 내지 2600 nm, 바람직하게는 600 내지 1800 nm 두께로 이루어질 수 있다. 이 실시예에서, 전구체 층(510)은 적어도 하나의 IB 족 재료 및 적어도 하나의 ⅢＡ 족 재료를 포함할 수 있으며, 상기 재료들은 실질적으로 금속 전구체 층을 형성하는 도펀트-무보유 베이스 상에 증착된다. 그 다음, 적어도 하나의 도펀트는 적어도 하나의 ⅥＡ 족 재료 층과 함께 "금속 전구체/도펀트-보유 ⅥＡ 족 재료 층" 스택을 형성하는 금속 전구체 층 위에 증착된다. 도 6b에 도시된 바와 같이, 다중층 스택(500)은 가열되어, 사전-흡수체 스택(502)을 도핑된 IBⅢＡⅥＡ 족 반도체 층을 포함하는 흡수체 층(520)으로 변형시킨다. 가열 주기 동안 추가적인 ⅥＡ 족 재료 종들이 제공될 수도 있다. 이 반응 단계 동안, 다중층 스택(500)은 5 내지 60 분, 바람직하게는 10 내지 30 분의 시간 동안 400 내지 600 ℃의 온도 범위에서 어닐링될 수 있다. 도 7은 상술된 흡수체 층들 중 하나, 예를 들어 도 2b에 도시된 흡수체 층(120)을 추가 처리한 태양광 전지(600)를 도시하고 있다. 태양광 전지들은 당 업계에서 잘 알려진 재료들 및 방법들을 이용하여 본 발명의 흡수체 층들 상에서 제공된다. 예를 들어, 얇은 CdS 층(602)이 화학적 딥 방법(chemical dip method)을 이용하여 흡수체 층(120)의 표면 상에 증착될 수 있다. ZnO의 투명 윈도우(604)는 MOCVD 또는 스퍼터링 기술들을 이용하여 CdS 층 위에 증착될 수 있다. 태양광 전지를 완성하기 위하여 선택적으로 ZnO 위에 금속계 핑거 패턴(도시 안됨)이 증착된다.
본 발명은 스퍼터링, 증발, 잉크 증착(ink deposition) 등과 같은 다양한 기술에 의하여 형성되는 ⅥＡ 족 재료들의 층들 및 금속 전구체 층들을 채용하여 실행될 수 있지만, 기본적으로는 전기증착 및 무전해 증착(electroless deposition)과 같은 습식 증착 기술들에 적합하다. NaF, NaCl, Na2S, Na2Se 층 등과 같은 도펀트-보유 층들은 컨덕터들이 아니라는데 유의해야 한다. 또한, 그들은 전기도금 및 무전해 도금 바스들에서 사용되는 대부분 용매들(예컨대 물 또는 유기 액체들) 또는 전해물 내에서 용해가능하다. 그러므로, 베이스 위에 도펀트-보유 막을 증착시 키고 상기 도펀트-보유 막 위에 IBⅢＡⅥＡ 족 층을 성장시킴으로써 IBⅢＡⅥＡ 족 층 내로 도펀트를 도입시키는 종래기술의 접근법은 문제들을 나타낸다. 예를 들어, IBⅢＡⅥＡ 족 층의 증착 또는 IB 족 재료, ⅢＡ 족 재료 또는 ⅥＡ 족 재료의 증착에 전기도금이 이용된다면, 도펀트-보유 막이 매우 작은 전도율을 갖기 때문에 도펀트-보유 막 상에서 이러한 증착이 이루어질 수 없다. 또한, 상술된 바와 같이 도펀트-보유 막은 도금 전해물(들) 내로 용해될 수 있다. 무전해 증착 기술들에 대해, 무전해 증착 바스 내로 도펀트-보유 막이 용해되는 것 또한 문제를 야기할 수 있다. 본 발명의 이후의 설명부는, 일 예로 전기증착을 활용하여 도핑된 Cu(In,Ga)(S,Se)2 또는 CIGS(S) 사전-흡수체 층들이나 화합물 층들을 형성하는 접근법을 채용할 것이다. 상술된 바와 같이 다른 증착 기술들이 활용될 수도 있다. 예시 1
전구체 층은 하나의 최상부 상에 형성되는 1 보다 많은 재료 층을 포함할 수도 있다. 전구체 층은 재료들의 층들의 스택킹, 예를 들어 베이스 상에 Cu, In 및
Ga 금속 층들을 전기도금함으로써 형성될 수 있다. 베이스는 기판 및 도전성 층 또는 콘택트 층을 포함할 수 있다. 콘택트 층의 표면은 Ru, Os 및 Ir 중적어도 하나를 포함하는 것이 바람직하다. 이렇게 마련된 전구체 스택은 Cu, In 및 Ga 중 적어도 하나의 층을 포함할 수 있다. 전구체 스택은 또한 Cu, In 및 Ga 금속 종들의 합금들 및 혼합물들을 포함할 수 있으며, 이에 의하여 본질적으로 금속계이다. 예시적 전구체 스택은 Cu/Ga/Cu/In 스택일 수 있다. Cu, In 및 Ga의 두께들은 흡 수체 층, 즉 CIGS(S) 층의 원하는 최종 조성에 따라 선택될 수 있다.
일단 금속 전구체 스택이 마련되면, 도펀트-보유 막을 포함하는 도펀트 구조체가 상기 전구체 스택 상에 형성된다. 따라서, NaF 막과 같은 도펀트-보유 막이 전구체 스택 또는 층 위에 증착되고 이에 따라 형성된 사전-흡수체 구조체가 Se 및/또는 S 보유 분위기 내에서 어닐링되어 도핑된 흡수체 층[CIGS(S) 층]을 형성한다. 도펀트-보유 막의 두께는 통상적으로 전구체 스택의 총 두께에 따라 5 내지 100 nm 범위 내에 있다. 도펀트의 양이 마지막 CIGS(S) 층 내에 원자의 0.01 내지 1 %가 되도록 하는 것이 바람직하다. 도펀트-보유 막은 증발, 스퍼터링 및 습식 증착 프로세스들과 같은 다양한 기술들을 이용하여 증착될 수 있다. 습식 증착 접근법은 전구체 스택 상으로 도펀트 보유 용액(예컨대 알콜 또는 NaF의 수용액)을 스프레잉하는 단계, 상기 전구체 스택을 도펀트-보유 용액 내로 디핑하는 단계, 또는 도펀트-보유 용액을 상기 전구체 스택 상으로 프린팅 또는 닥터 블레이딩(doctor blading)하고 이어서 건조시키는 단계를 포함한다. 예시 2
금속 전구체 스택은 Cu, In 및 Ga을 베이스 상에 전기도금함으로써 형성될 수 있다. 베이스는 기판 및 도전성 층이나 콘택트 층을 포함할 수 있다. 콘택트 층의 표면은 Ru, Os 및 Ir 중 적어도 하나를 포함하는 것이 바람직하다. 전구체 스택은 Cu, In 및 Ga 중 적어도 하나의 층을 포함할 수 있다. 또한, 전구체 스택은 Cu, In 및 Ga 종들의 합금들 및 혼합물들을 포함할 수도 있다. 예시적 전구체 스택으로는 Cu/Ga/Cu/In 스택이 있다. Cu, In 및 Ga의 두께들은 흡수체 층[CIGS(S) 층]의 원하는 최종 조성에 따라 선택될 수 있다.
일단 전구체 스택이 마련되면, 전구체 스택 상에 도펀트 스택을 포함하는 도펀트 구조체가 형성된다. 도펀트 스택은 도펀트-보유 막 및 상기 도펀트-보유 막에 대한 캡 층을 포함한다. 따라서, NaF와 같은 도펀트-보유 막이 금속 전구체 스택 위에 증착될 수 있으며, ⅥＡ 족 재료(예컨대 Se)를 포함하는 적어도 하나의 캡 층은 도펀트-보유 막 위에 증착될 수 있다. 그 다음, 이에 따라 형성된 사전-흡수체 구조체가 어닐링되어 도핑된 흡수체 층[CIGS(S) 층]을 형성한다. 어닐링 프로세스 동안 존재하는 Se 및/또는 S 증기, H2Se 및/또는 H2S와 같은 추가적인 ⅥＡ 족 가스 종들이 있을 수 있다. 도펀트-보유 막의 두께는 전구체 스택의 총 두께에 따라 통상적으로 5 내지 100 nm 범위 내에 있을 수 있다. 도펀트의 양은 마지막 흡수체 층 내에 원자의 0.01 내지 1 %가 되도록 하는 것이 바람직하다. 도펀트-보유 막은 증발, 스퍼터링 및 습식 증착 접근법들과 같은 다양한 기술들을 이용하여 증착될 수 있다. 습식 증착 접근법들은 전구체 스택 상으로 도펀트 보유 용액(예컨대 알콜 또는 NaF의 수용액)을 스프레잉하는 단계, 상기 전구체 스택을 도펀트-보유 용액 내로 디핑하는 단계, 또는 도펀트-보유 용액을 상기 전구체 스택 상으로 프린팅 또는 닥터 블레이딩하고 이어서 건조시키는 단계를 포함한다. Se와 같은 ⅥＡ 족 재료를 포함하는 캡 층은 물리적 증기 증착, 전기증착, 무전해 증착, 잉크 증착 등과 같은 다양한 기술들에 의하여 증착될 수 있다. 캡 층의 두께는 전구체 스택의 원래 두께에 따라 200 내지 2000 nm 범위 내에 있을 수 있다. 예시 3
금속 전구체 스택은 Cu, In 및 Ga 층들을 베이스 상에 전기도금함으로써 형 성될 수 있다. 상기 베이스는 기판 및 도전성 층 또는 콘택트 층을 포함할 수 있다. 상기 콘택트 층의 표면은 Ru, Os 및 Ir 중 적어도 하나를 포함하는 것이 바람직하다. 금속 전구체 스택은 Cu, In 및 Ga의 적어도 하나의 층을 포함할 수 있다. 금속 전구체 스택은 또한 Cu, In 및 Ga 종들의 합금들 또는 혼합물들을 포함할 수 있다. 예시적 금속 전구체 스택으로는 Cu/Ga/Cu/In 스택이 있다. Cu, In 및 Ga의 두께들은 흡수체 층[CIGS(S) 층]의 원하는 최종 조성에 따라 선택될 수 있다.
일단 전구체 스택이 마련되면, 전구체 스택 상에 도펀트 스택을 포함하는 도펀트 구조체가 형성된다. 도펀트 스택은 도펀트-보유 막 및 상기 도펀트-보유 막에 대한 버퍼 층을 포함한다. 따라서, NaF와 같은 도펀트-보유 막이 금속 전구체 스택 위에 증착될 수 있으며, ⅥＡ 족 재료(예컨대 Se)를 포함하는 버퍼 층은 전구체 스택 상에 증착될 수 있으며 NaF와 같은 도펀트-보유 막은 ⅥＡ 족 재료 층 위에 증착될 수 있다. 그 다음, 이에 따라 형성된 사전-흡수체 구조체가 어닐링되어 도핑된 흡수체 층[CIGS(S) 층]을 형성한다. 어닐링 프로세스 동안 존재하는 Se 및/또는 S 증기, H2Se 및/또는 H2S와 같은 추가적인 ⅥＡ 족 가스성 종들이 있을 수 있다. 버퍼 층의 두께는 50 내지 500 nm 범위 내에 있을 수 있다. 도펀트-보유 막의 두께는 전구체 스택의 총 두께에 따라 통상적으로 5 내지 100 nm 범위 내에 있을 수 있다. 도펀트의 양은 마지막 흡수체 층 내에 원자의 0.01 내지 1 %가 되도록 하는 것이 바람직하다. 도펀트-보유 막은 증발, 스퍼터링 및 습식 증착 접근법들과 같은 다양한 기술들을 이용하여 증착될 수 있다. 습식 증착 접근법들은 전 구체 스택 상으로 도펀트 보유 용액(예컨대 알콜 또는 NaF의 수용액)을 스프레잉하는 단계, 상기 전구체 스택을 도펀트-보유 용액 내로 디핑하는 단계, 또는 도펀트-보유 용액을 상기 전구체 스택 상으로 프린팅 또는 닥터 블레이딩하고 이어서 건조시키는 단계를 포함한다. Se와 같은 ⅥＡ 족 재료를 포함하는 버퍼 층은 물리적 증기 증착, 전기증착, 무전해 증착, 잉크 증착 등과 같은 다양한 기술들에 의하여 증착될 수 있다. 이 접근법에서 도펀트 도즈(dose)는 전구체 스택의 표면과 직접적으로 접촉하지 않는다는데 유의해야 한다. 그 대신, "전구체 스택/버퍼 ⅥＡ 족 재료 층/도펀트-보유 막" 구조체(도 4a 참조)가 가열되어 흡수체 층[CIGS(S) 화합물](도 4b 참조)을 형성할 경우, 도펀트는 먼저 ⅥＡ 족 재료 층과 혼합된 다음 형성되는 흡수체 층 내로 포함된다. 이러한 관점에서, ⅥＡ 족 재료 층은 Na와 같은 도펀트의 소스로서 작용한다. 예시 4
금속 전구체 스택은 Cu, In 및 Ga를 베이스 상에 전기도금함으로써 형성될 수 있다. 상기 베이스는 기판 및 도전성 층 또는 콘택트 층을 포함할 수 있다. 상기 콘택트 층의 표면은 Ru, Os 및 Ir 중 적어도 하나를 포함하는 것이 바람직하다. 전구체 스택은 Cu, In 및 Ga의 적어도 하나의 층을 포함할 수 있다. 전구체 스택은 또한 Cu, In 및 Ga 종들의 합금들 또는 혼합물들을 포함할 수 있다. 예시적 금속 전구체 스택으로는 Cu/Ga/Cu/In 스택이 있다. Cu, In 및 Ga 층들의 두께들은 흡수체 층[CIGS(S) 층]의 원하는 최종 조성에 따라 선택될 수 있다.
전구체 스택이 마련되고 나면, 전구체 스택 상에 도펀트 캐리어 층을 포함하는 도펀트 구조체가 형성된다. 따라서, Na와 같은 도펀트를 포함하는 ⅥＡ 족 재 료 층(예컨대 Se 층)은 전구체 스택 상에 증착될 수 있다. 그 다음, 이에 따라 형성된 사전-흡수체 구조체가 어닐링되어 도핑된 흡수체 층을 형성한다. 어닐링 프로세스 동안 존재하는 Se 및/또는 S 증기, H2Se 및/또는 H2S와 같은 추가적인 ⅥＡ 족 가스성 종들이 있을 수 있다. 일 실시예에서, 도펀트 캐리어 층을 형성하기 위하여, Se 층과 같은 ⅥＡ 족 재료 층은 물리적 증기 증착, 전기증착, 무전해 증착, 잉크 증착 등과 같은 다양한 기술들에 의하여 전구체 스택 상에 증착될 수 있다. Se를 증착시키는데 사용되는 전기증착 및 무전해 증착 기술들에서, Se와 함께 전구체 스택 상으로 옮겨지는 Na와 같은 도펀트는 도금 바스들 내로 도입될 수 있다. 잉크 증착을 위하여, 도펀트는 ⅥＡ 족 재료와 함께 잉크 조성(ink formulation) 내에 포함될 수 있다. 물리적 증기 증착을 기술들을 위하여, ⅥＡ 족 재료의 증착 동안 전구체 스택과 ⅥＡ 족 재료 간에 실질적인 반응이 존재하지 않도록 도펀트는 저온(통상적으로는 실온)에서 금속 전구체 스택 위의 ⅥＡ 족 재료(들)과 함께 공-증착(co-deposited)될 수 있다.
상술된 바와 같이, 전구체 위의 도펀트 구조체에서 "ⅥＡ 족 재료/도펀트-보유 막"의 1 이상의 층을 형성함으로써 ⅥＡ 족 재료 층 내에 도펀트를 포함시킬 수도 있다. 예를 들어, "베이스/금속 전구체 스택/버퍼 ⅥＡ 족 재료 층/도펀트-보유 막/캡 ⅥＡ 족 재료 층"과 같은 다중층 구조체가 형성되고, 그 후 상술된 바와 같이 반응할 수 있다. 이 예시에서, "ⅥＡ 족 재료/도펀트-보유 막/ⅥＡ 족 재료"의 도펀트 스택은 성장하는 흡수체 층[CIGS(S) 화합물 층]에 대한 Na와 같은 도펀 트의 소스로서 작용한다. 예시 3에서와 같이, 어닐링 단계 동안 흡수체 층을 형성하기 위하여, 도펀트는 먼저 ⅥＡ 족 재료와 혼합된 다음, 형성되는 흡수체 층 내에 포함된다. 상기 예시 모두에서, 기판은 대략 25 내지 125 ㎛, 바람직하게는 50 내지 75 ㎛의 두께를 갖는 스틸 웹 기판과 같은 유연한 금속계 기판일 수 있다. 이와 유사하게, 콘택트 층(Ru, Os 또는 Ir)은 200 내지 1000 nm 두께, 바람직하게는 300 내지 500 nm 두께로 이루어질 수 있다. 상술된 전구체 층들 또는 스택들은 400 내지 1000 nm, 바람직하게는 500 내지 700 nm 범위 내의 두께를 가질 수 있다.
도 8a는 위의 예시 2에 주어진 일반적인 접근법을 이용하여 마련된 흡수체 층(CIGS 층) 상에서 제조되는 태양광 전지의 I-V 특징들을 나타내고 있다. 이 경우의 도펀트-보유 막은 대략 0.8의 Cu/(In+Ga) 몰 비 및 대략 0.3의 Ga/(Ga+In) 몰 비를 갖는 Cu, In, Ga을 포함하는 전기증착된 금속 전구체 스택 위에 증착되는 10 ㎛ 두께의 NaF 막이다. 1.5 미크론 두께의 Se 층은 NaF 막 위에 증착되고 신속한 열적 처리가 500 ℃에서 15 분 동안 종들을 반응시키는데 이용된다. 태양광 전지들은 화학적 딥 방법에 의하여 0.1 미크론 두께의 CdS 층을 증착시킨 다음 ZnO 윈도우 및 Al 핑거들을 증착시킴으로써 흡수체 층 상에서 제조된다. 도 8a에 나타낸 디바이스의 효율성은 8.6 %이다. 도 7b의 I-V 특징들은, 이 경우에 NaF 막이 채용되지 않았다는 것을 제외하고 상술된 것과 똑같은 절차들을 이용하여 성장되는 또 다른 흡수체 층(CIGS 층) 상에서 제조되는 디바이스에 대한 것이다. 도 8b의 디바이스의 효율성은 1.92 %에 지나지 않는다. 이러한 결과들은 IBⅢＡⅥＡ 흡수체 층 들을 도핑하기 위한 현재 기술의 유효성을 입증한다.
Cu, In, Ga 층들을 포함하는 금속 전구체 스택의 표면 위에 또는 Cu, In, Ga 및 Se 층과 같은 ⅥＡ 족 재료 층을 포함하는 전구체 스택의 표면 위에 도펀트 보유 막을 증착시키는 한가지 방법은 도펀트가 용액 내에 있고 얇은 도펀트 막의 형태로 표면 상에 증착되는 습식 증착 기술이다. 이러한 접근법의 목표는 습식 프로세스를 이용하여 건조 후에 물이 없는 도펀트 층을 증착시키도록 하는 것이다. 이 목적을 위해, 상대적으로 쉽게 축축해지지 않는(non-hygroscopic) 재료들을 도펀트-보유 재료들로서 이용하는 것이 바람직하다. 예를 들어, NaF는 물 내에서 용해가능하다(물 100 그램 당 4 그램). 그러므로, NaF의 수용액이 마련되고 표면으로 전달될 수 있다. 건조 후에, 수화작용이 없는 NaF 층은 Na2SeO4, Na2S 등과 같은 몇몇 다른 소디움 솔트(sodium salt)들과는 달리 NaF가 수화되는 종들을 형성하지 않기 때문에 표면 상에서 얻어질 수 있다. 실질적으로 물-없는 도펀트-보유 막들을 얻기 위한 한가지 다른 접근법은 도펀트-보유 용액의 마련을 위해 유기 용매를 물 대신 사용하는 것이다. 예를 들어 소디움 아자이드(sodium azaid), 소디움 브로마이드(sodium bromide), 염화나트륨, 소디움 테트라플루오로보레이트(sodium tetrafluoroborate)와 같은 재료들은 에탄올 내에서 다양한 정도로 용해가능하다. 따라서, 이러한 재료들은 에탄올과 같은 유기 용매들 내에서 용해된 다음 표면 상에 증착될 수 있다. 유기 용매가 증발해 나가면, 도펀트-보유 막의 실질적으로 물이 없는 층이 남겨진다. 실질적으로 물 또는 수소화물이 없는 도펀트-보유 막들을 얻기 위한 또 다른 접근법은 도펀트-보유 재료를 용해시키지 않는 용매를 이용하여 도펀트-보유 재료의 잉크 또는 페이스트(paste)를 마련하는 것과 관련된다. 예를 들어, NaF, 소디움 브로메이트(sodium bromate), 소디움 이오데이트(sodium iodate), 소디움 카보네이트(sodium carbonate), 소디움 셀레나이트(sodium selenite) 등과 같은 재료들은 에탄올 내에서 용해불가능하다. 그러므로, 이러한 도펀트-보유 재료들의 나노-크기의 입자들이 잉크를 형성하는 에탄올 내로 흩어지며, 그 후 잉크가 표면 상에 증착되어 에탄올이 증발해 나간 후의 표면 상에 도펀트-보유 재료 입자들의 층을 형성할 수 있다. 이러한 흩어짐의 입자 크기는 2 내지 50 nm의 두께를 갖는 얇은 도펀트-보유 막을 얻을 수 있도록 1 내지 20 nm 범위 내에 있는 것이 바람직하다.
위의 예시들을 통해 설명된 바와 같이, 전구체 스택들 상에 도펀트 구조체들을 형성하기 위한 몇 가지 접근법들이 존재한다. 제 1의 경우에, 도 3a에 도시된 바와 같이, 도펀트-보유 막이 Cu, In 및 Ga 층들을 포함하는 전구체 스택 위에 형성된 다음, Se 또는 ⅥＡ 족 재료의 캡 층이 도펀트-보유 막 위에 형성될 수 있다. 대안적으로, 도 4a에 도시된 바와 같이, Se 층이 먼저 Cu, In 및 Ga 층들을 포함하는 전구체 스택 위에 버퍼 층으로서 증착된 다음, 도펀트-보유 막이 Se 층 위에 증착될 수도 있다. 또한, 이것에 이어 도 5a에 도시된 바와 같이 도펀트-보유 막 위에 또 다른 Se 층 또는 캡 층의 증착이 이루어질 수 있다. 세 가지 경우 모두에 있어, 이에 따라 얻어진 사전-흡수체 구조체들이 후속해서 상승된 온도, 통상적으로 400 내지 600 ℃ 범위 내의 온도에서 열 처리되어 도 3b, 4b 및 5b에 도시된 바 와 같이 도핑된 Cu(In,Ga)Se2 흡수체 층들을 형성한다. 이 어닐링 단계 동안 Se와 같은 추가적인 ⅥＡ 족 재료가 제공될 수 있다. 또한 S가 반응 분위기 내에 포함되는 경우, Cu(In,Ga)(S,Se)2 흡수체 층이 얻어질 수 있다. 위의 제 1의 경우와 나머지 두 경우 간의 차이는 전체 도펀트 구조체 내에서의 도펀트-보유 막의 배치에 있다. 일 경우에, 도 3a에 도시된 바와 같이, 도펀트-보유 막은 전구체 스택의 금속계 성분들(In, 및/또는 Cu 및또는 Ga)과 물리적으로 접촉하고 온도가 상승하면 이들 성분들과 반응/상호작용하기 시작한다. 다른 경우들에서는, 도 4a 및 5a에 나타낸 바와 같이 도펀트는 ⅥＡ 족 재료(예컨대 Se) 층과만 물리적으로 접촉한다. 따라서, 구조체가 가열되는 경우, 도펀트는 먼저 Se 층 내에서 확산되고 특히 Se 층이 융해되는 대략 250 ℃ 부근에서 상기 Se 층과 혼합된다. 그 다음, 도펀트는 금속 전구체 스택 또한 Se와 상호작용하고 있을 때 상기 전구체 스택과 상호작용하고 상기 스택 내로 확산된다. 두 가지 도펀트 구조체 접근법들 모두에서 알칼리 금속과 같은 도펀트들의 유리한 효과를 알 수 있으나, 도펀트-보유 막이 Se 층 또는 도펀트의 최상부 상에 증착되는 도펀트 구조체를 이용하여 마련되는 막들에 대하여 보다 나은 CIGS(S) 흡수체 층 표면 형태가 얻어진다, 즉 도 4a 및 5a에 도시된 바와 같이 도펀트-보유 막과 금속 전구체 사이에 ⅥＡ 족 재료의 버퍼 층이 존재한다. 전구체 스택 상에 직접적으로 증착되는 도펀트-보유 막을 포함하고, 다음에 Se 층이 있는 도 3a에 도시된 도펀트 구조체들은 어닐 단계 후에 얻어진 CIGS(S) 흡수체 층의 표면 상에 형성되는 보다 큰 밀도의 부-In 노듈들(In-rich nodules)을 나타낸다. 노듈들은 큰 면적의 태양광 전지 제조를 위해 프로세스의 효율성 및 수율에 악영향을 미치는 불균일성들이다.
도 9a 및 9b는 2 개의 CIGS 흡수체 층들 표면들의 주사전자현미경(SEM) 사진들을 나타내고 있다. 도 9a에 나타낸 흡수체 층은: i) 금속계 Cu, In 및 Ga 층들을 금속도금하여 베이스 상에 금속 전구체 스택을 형성하는 단계; ⅱ) 금속 전구체 스택 상의 5 nm 두께의 NaF 층을 증발시키는 단계; ⅲ) NaF 층 위에 캡 층으로서 1.4 ㎛ 두께의 Se 막을 증발시켜 사전-흡수체 스택을 형성하는 단계; 및 ⅳ) 상기 흡수체 스택을 500 ℃에서 20 분 동안 반응시켜 흡수체 층을 형성하는 단계에 의하여 얻어질 수 있다. 한편, 도 9b의 흡수체 층은; i) 금속계 Cu, In 및 Ga 층들을 금속도금하여 베이스 상에 금속 전구체를 형성하는 단계; ⅱ) 금속 전구체 스택 상에 버퍼 층으로서 100 nm 두께의 Se 중간층을 증발시키는 단계; ⅲ) Se 버퍼 층 위의 5 nm 두께의 NaF 층을 증발시키는 단계; ⅳ) NaF 층 위에 캡 층으로서 1.4 ㎛ 두께의 Se 막을 증발시켜 사전-흡수체 스택을 형성하는 단계; 및 ⅴ) 상기 흡수체 스택을 500 ℃에서 20 분 동안 반응시켜 흡수체 층을 형성하는 단계에 의하여 얻어질 수 있다. 이들 두 도면으로부터 알 수 있는 바와 같이, 도 9a에서의 노듈들(하얀색 형성체들)이 도 9b에서는 제거되어 있다. 이는 도 9b에 도시된 것과 같은 흡수체 막들 상에서 제조되는 태양광 전지들에 대해 10 % 이상의 디바이스 효율성들을 나타낸다. 도 9a에서 노듈들의 EDAX 분석은 그들이 In 내에서 풍부하다는 것을 나타내고 있다.
또 다른 실시예에서, 본 발명은 CIGS 타입 흡수체 층들의 증기 상 도핑을 활 용한다. 이 접근법에서, IB 족 재료, ⅢＡ 족 재료 및 ⅥＡ 족 재료 중 적어도 하나를 포함하는 전구체 층은 가스성 금속-유기 Na, K 또는 Li 소스들의 존재 내에서 주변 분위기 압력으로 어닐링된다. CIGS 흡수체 층은 이 어닐링 프로세스 동안 형성되며, Na, K 또는 Li의 도펀트는 성장하는 흡수체 막 내로 포함된다. 막 내에 포함되는 고체 상(예컨대 NaF)이 존재하지 않기 때문에, 본 프로세스 자체는 제한적이다. 고체 Na 소스들의 경우에, CIGS 흡수체 층 내로 포함되는 고체 소스의 양은 결정적이다. 예를 들어, 5 내지 10 nm 두께의 NaF는 CIGS 흡수체 층을 도핑하는데 효과적일 수 있다. 하지만, CIGS 흡수체 층 내에 포함될 경우 30 내지 50 nm의 NaF는 너무 많은 Na로 인해 필링 및 형태적 문제들을 야기할 수 있다. 하지만, 증기 상 Na 소스가 사용되는 경우, 흡수체 막 내에 포함되는 어떠한 농도도 포함될 수 있으며 여하한의 초과분은 그 특성의 왜곡 없이 가스로 막을 쉽게 떠난다. Na 소스들의 몇몇 예시에는 소디움 2-에칠헥사노에이트 NaOOCCH(C2H5)C4H9, 소디움 비스(2-에칠헥실) 술포숙시네이트 C20H37NaO7S, 소디움 3차 뷰톡사이드, 소디움 아마이드, 소디움 3차 뷰톡사이드, 소디움 아마이드, 헥사메틸 디실라잔 등을 포함하지만, 이들로 제한되는 것은 아니다. 이러한 재료들 중 적어도 몇몇은 액체 형태이며, 그들의 증기들은 CIGS 흡수체 막이 그들을 통해 불활성 가스(예컨대 질소)를 버블링함으로써 형성되는(또는 이미 형성된 CIGS 막이 어닐링되는) 반응 챔버로 옮겨질 수 있다. 본 발명이 특정한 바람직한 실시예에 대하여 설명되었으나, 그에 대한 수정례들을 당업자라면 명확히 이해할 것이다.

Claims (40)

  1. 태양광 전지들을 위한 흡수체(absorber) 층을 형성하기 위한 다중층 구조체에 있어서,
    기판 층을 포함하는 베이스;
    상기 베이스 상에 형성되는 실질적으로 금속 전구체(precursor) 층 - 상기 실질적으로 금속 전구체 층은 IB 족 및 ⅢＡ 족 재료 중 적어도 하나 이상을 포함함 -; 및
    상기 실질적으로 금속 전구체 층 상에 형성되는 도펀트 구조체(dopant structure) - 상기 도펀트 구조체는 IA 족 재료를 포함함 - 를 포함하는 다중층 구조체.
  2. 제 1 항에 있어서,
    상기 도펀트 구조체는 IA 족 재료를 포함하는 도펀트-보유(dopant-bearing) 막인 다중층 구조체.
  3. 제 2 항에 있어서,
    상기 도펀트-보유 막은 2 내지 100 nm의 두께를 갖는 다중층 구조체.
  4. 제 1 항에 있어서,
    상기 도펀트 구조체는 IA 족 재료 외에 ⅥＡ 족 재료까지 포함하는 도펀트 캐리어 층인 다중층 구조체.
  5. 제 4 항에 있어서,
    상기 ⅥＡ 족 재료는 Se를 포함하는 다중층 구조체.
  6. 제 4 항에 있어서,
    상기 도펀트 캐리어 층은 250 내지 2600 nm의 두께를 갖는 다중층 구조체.
  7. 제 1 항에 있어서,
    상기 도펀트 구조체는 상기 실질적으로 금속 전구체 층 상에 형성되는 버퍼 층 및 상기 버퍼 층 상에 형성되는 도펀트-보유 막을 포함하는 도펀트 스택(stack)이며, 상기 버퍼 층은 ⅥＡ 족 재료를 포함하고, 상기 도펀트-보유 막은 IA 족 재료를 포함하는 다중층 구조체.
  8. 제 7 항에 있어서,
    상기 ⅥＡ 족 재료는 Se인 다중층 구조체.
  9. 제 7 항에 있어서,
    상기 버퍼 층은 50 내지 500 nm의 두께를 가지며, 상기 도펀트-보유 막은 2 내지 100 nm의 두께를 갖는 다중층 구조체.
  10. 제 1 항에 있어서,
    상기 도펀트 구조체는 상기 실질적으로 금속 전구체 층 상에 형성되는 도펀트-보유 막 및 상기 도펀트-보유 막 상에 형성되는 캡 층을 포함하는 도펀트 스택이며, 상기 도펀트-보유 막은 IA 족 재료를 포함하고 상기 캡 층은 ⅥＡ 족 재료를 포함하는 다중층 구조체.
  11. 제 10 항에 있어서,
    상기 ⅥＡ 족 재료는 Se를 포함하는 다중층 구조체.
  12. 제 10 항에 있어서,
    상기 도펀트-보유 막은 2 내지 100 nm의 두께를 가지며, 상기 캡 층은 200 내지 2000 nm의 두께를 갖는 다중층 구조체.
  13. 제 1 항에 있어서,
    상기 도펀트 구조체는 상기 실질적으로 금속 전구체 층 상에 형성되는 버퍼 층 및 상기 버퍼 층 상의 도펀트-보유 막, 및 상기 도펀트-보유 막 상에 형성되는 캡 층을 포함하는 도펀트 스택이며, 상기 버퍼 층 및 상기 캡 층은 ⅥＡ 족 재료를 포함하고 상기 도펀트-보유 막은 IA 족 재료를 포함하는 다중층 구조체.
  14. 제 13 항에 있어서,
    상기 ⅥＡ 족 재료는 Se를 포함하는 다중층 구조체.
  15. 제 13 항에 있어서,
    상기 버퍼 층은 50 내지 500 nm의 두께를 가지고, 상기 도펀트-보유 막은 2 내지 100 nm의 두께를 가지며, 상기 캡 층은 200 내지 2000 nm의 두께를 갖는 다중층 구조체.
  16. 제 1 항에 있어서,
    상기 IA 족 재료는 Na, K 및 Li 중 적어도 하나 이상을 포함하는 다중층 구조체.
  17. 제 1 항에 있어서,
    상기 실질적으로 금속 전구체 층은 적어도 80 % 금속계 상을 포함하는 다중층 구조체.
  18. 제 1 항에 있어서,
    상기 IB 족 및 ⅢＡ 족 재료 중 적어도 하나는 Cu, In 및 Ga 금속들을 포함하는 다중층 구조체.
  19. 제 1 항에 있어서,
    상기 베이스는 스테인리스 스틸 기판을 포함하는 다중층 구조체.
  20. 베이스 상에 도핑된 IBⅢＡⅥＡ 족 흡수체 층을 형성하는 프로세스에 있어서,
    IB 및 ⅢＡ 족 재료 중 적어도 하나를 포함하는 실질적으로 금속 전구체 층을 상기 베이스 상에 증착시키는 단계;
    도펀트 구조체를 상기 전구체 층 상에 형성시키는 단계 - 상기 도펀트 구조체는 Na, K 및 Li 중 적어도 하나를 포함하는 도펀트 재료를 포함함 -; 및
    상기 전구체 층과 상기 도펀트 구조체를 반응시키는 단계를 포함하는 프로세스.
  21. 제 20 항에 있어서,
    상기 도펀트 구조체 형성 단계는 상기 도펀트 재료를 증착시킴으로써 도펀트-보유 막을 상기 실질적으로 금속 전구체 층 상에 형성하는 단계를 포함하는 프로세스.
  22. 제 21 항에 있어서,
    상기 도펀트 구조체 형성 단계는 상기 도펀트-보유 막의 형성하는 단계 이전 에 ⅥＡ 족 재료로 만들어지는 버퍼 층을 상기 실질적으로 금속 전구체 층 상에 증착시키는 단계를 더 포함하는 프로세스.
  23. 제 22 항에 있어서,
    상기 ⅥＡ 족 재료는 Se를 포함하는 프로세스.
  24. 제 22 항에 있어서,
    상기 도펀트 구조체 형성 단계는 상기 ⅥＡ 족 재료로 만들어지는 캡 층을 상기 도펀트-보유 막 상에 증착시키는 단계를 더 포함하는 프로세스.
  25. 제 24 항에 있어서,
    상기 ⅥＡ 족 재료는 Se를 포함하는 프로세스.
  26. 제 22 항에 있어서,
    상기 버퍼 층 증착 단계는 상기 ⅥＡ 족 재료를 기상 증착(vapor depositing)하는 단계를 포함하는 프로세스.
  27. 제 22 항에 있어서,
    상기 버퍼 층 증착 단계는 상기 ⅥＡ 족 재료를 전기도금하는 단계를 포함하는 프로세스.
  28. 제 21 항에 있어서,
    상기 도펀트 구조체 형성 단계는 ⅥＡ 족 재료로 만들어지는 캡 층을 상기 도펀트-보유 막 상에 증착하는 단계를 더 포함하는 프로세스.
  29. 제 28 항에 있어서,
    상기 ⅥＡ 족 재료는 Se를 포함하는 프로세스.
  30. 제 28 항에 있어서,
    상기 캡 층 증착 단계는 상기 ⅥＡ 족 재료를 증기 증착하는 단계를 더 포함하는 프로세스.
  31. 제 21 항에 있어서,
    상기 도펀트-보유 막 증착 단계는 상기 도펀트 재료를 기상 증착하는 단계를 더 포함하는 프로세스.
  32. 제 21 항에 있어서,
    상기 도펀트-보유 막 증착 단계는 상기 도펀트 재료를 딥 코팅(dip coating)하는 단계를 포함하는 프로세스.
  33. 제 20 항에 있어서,
    상기 도펀트 구조체 형성 단계는 ⅥＡ 족 재료 및 상기 도펀트 재료를 공-증착(co-depositing)함으로써 도펀트 캐리어 층을 상기 실질적으로 금속 전구체 층 상에 형성하는 것을 포함하는 프로세스.
  34. 제 33 항에 있어서,
    상기 공-증착은 상기 도펀트 재료 및 상기 ⅥＡ 족 재료를 함께 기상 증착하는 것을 포함하는 프로세스.
  35. 제 33 항에 있어서,
    상기 ⅥＡ 족 재료는 Se를 포함하는 프로세스.
  36. 제 20 항에 있어서,
    상기 반응 단계는 450 내지 550 ℃ 온도 범위에서의 어닐링 단계를 포함하는 프로세스.
  37. 제 36 항에 있어서,
    상기 반응 단계는 15 내지 30 분 동안의 어닐링 단계를 포함하는 프로세스.
  38. 제 20 항에 있어서,
    상기 반응 동안 Se 및 S 중 적어도 하나를 포함하는 가스 환경을 공급하는 단계를 더 포함하는 프로세스.
  39. 제 20 항에 있어서,
    상기 IB 족 및 ⅢＡ 족 재료 중 적어도 하나는 Cu, In 및 Ga 금속들을 포함하는 프로세스.
  40. 제 20 항에 있어서,
    상기 실질적으로 금속 전구체 층 증착 단계는 상기 베이스 상에 IB 족 및 ⅢＡ 족 재료 중 적어도 하나를 전기도금하는 단계를 포함하는 프로세스.
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