KR20090103553A - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법

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KR20090103553A
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Abstract

본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서, 기판 상에 제1 및 제2 반도체층을 순차적으로 적층한 후, 제1 감광막 패턴을 마스크로 하여 활성층을 형성하는 단계와, 제2 감광막 패턴을 통해 상기 활성층을 식각하여 채널 영역을 정의한 후, 상기 활성층을 포함한 기판의 전면에 게이트 절연막을 증착하는 단계를 포함하되, 상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 및 제2 반도체층을 다결정화시킴으로써, 저비용으로 생산성을 효율적으로 향상시킬 수 있을 뿐만 아니라, 대형화 디스플레이 장치에 적용되는 대면적의 어레이 기판에 용이하게 도입할 수 있으며, 균일한 대형화 디스플레이 장치를 제작할 수 있는 효과가 있다.

Description

박막트랜지스터의 제조방법{METHOD OF MANUFACTURING THIN FILM TRANSISTOR}
본 발명은 디스플레이 장치용 어레이 기판에 적용되는 박막트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 저비용으로 생산성을 효율적으로 향상시킬 수 있을 뿐만 아니라, 대형 디스플레이 장치에 적용되는 대면적의 어레이 기판에 용이하게 도입할 수 있으며, 균일한 대형 디스플레이 장치를 제작할 수 있도록 한 박막트랜지스터의 제조방법에 관한 것이다.
일반적으로, 액티브 매트릭스 유기발광소자(Active Matrix OLED, AMOLED) 기술은 차세대 평판 디스플레이(Flat Panel Display, FPD) 기술의 핵심기술로서 많은 관심을 받고 있다.
이는, 상기 액티브 매트릭스 유기발광소자(AMOLED)가 자발광(백라이트 유닛 및 칼라필터 불필요), 광시야(별도의 광시야 기술이 필요없음), 저소비전력(발광효율 증가 및 Top Emission 구조), 얇은 두께(Thin Glass 채용 없이 가능) 및 화질 등의 측면에서 많은 장점을 갖고 있기 때문이다.
이러한 액티브 매트릭스 유기발광소자(AMOLED)는 전류를 발광재료 상에 흘려서 발광시키기 때문에, 전압 구동방식인 액정표시장치(Liquid Crystal Display, LCD)에 배해 픽셀(Pixel) 박막트랜지스터(Thin Film Transistor, TFT)의 이동도(Mobility)가 높아야 한다. 또한, 직류 전류를 계속 일정하게 흘려줘야 하기 때문에, 픽셀 시프트(Pixel Shift)가 적은 다결정실리콘(poly-Si) 박막트랜지스터(TFT)에 많이 적용되고 있다.
반면, 기존의 비정질실리콘(a-Si)은 이동도가 약 0.5 cm2/Vs로서, 액티브 매트릭스 유기발광소자(AMOLED)의 구동에 필요한 전류를 공급하기에는 매우 낮은 값을 갖는다. 또한, 비정질실리콘 박막트랜지스터(a-Si TFT)는 선택적으로 스위칭하는 액정표시장치(LCD)와는 달리 직류 모드로 동작하는 유기발광소자(OLED)에 적용했을 때, 소자특성이 동작 시간에 따라 불안정하기 때문에, 동작 시간이 증가함에 따라 Vth 시프트(Vth Shift)가 발생하게 된다.
하지만, 상기 비정질실리콘 박막트랜지스터(a-Si TFT)는 액티브 매트릭스 유기발광소자(AMOLED) 백플레인(Backplane)으로 적용했을 때, 추가적인 장비투자가 거의 없고 균일도가 매우 좋기 때문에, 비정질실리콘 박막트랜지스터(a-Si TFT)를 대형 액티브 매트릭스 유기발광소자(AMOLED)에 적용하기 위해 비정질실리콘 박막트랜지스터(a-Si TFT)의 기술을 보안하기 위한 많은 연구가 진행되어 왔지만, 비정질실리콘 박막트랜지스터(a-Si TFT)의 Vth 시프트에 따른 보상회로를 적용한다고 해도, 비정질실리콘(a-Si)의 낮은 이동도와 Vth 시프트는 쉽게 극복하기 어렵다.
한편, 다결정실리콘 박막트랜지스터(poly-Si TFT)는 소자특성 면에서 액티브 매트릭스 유기발광소자(AMOLED)에의 적용이 충분히 가능하다고 검증되고 있으나, 다결정실리콘 박막트랜지스터(poly-Si TFT)를 백플레인(Backplane)으로 적용할 경우에는 몇 가지 문제점이 발생한다.
첫째, 비정질실리콘(a-Si)을 증착한 후 결정화 및 도핑공정을 수행하기 위해서는 추가공정 및 장비투자가 필요하기 때문에 비용이나 생산성 측면에서 불리하다. 둘째, 결정화 장비가 레이저(laser)일 경우, 비용에 대한 경쟁력이 떨어지게 된다. 셋째, 다결정실리콘 박막트랜지스터(poly-Si TFT)는 균일도가 나쁘다. 이는 다결정실리콘(poly-Si) 내에 존재하는 결정결함과 미세구조가 레이저에 의한 결정화 과정에서 균일하게 형성되지 않기 때문이다. 이러한 이유들 때문에 다결정실리콘(poly-Si)은 저비용과 대면적화 등의 측면에서 불리한 단점을 가지게 된다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 저비용으로 생산성을 효율적으로 향상시킬 수 있을 뿐만 아니라, 대형화 디스플레이 장치에 적용되는 대면적의 어레이 기판에 용이하게 도입할 수 있으며, 균일한 대형화 디스플레이 장치를 제작할 수 있도록 한 박막트랜지스터의 제조방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서, 기판 상에 제1 및 제2 반도체층을 순차적으로 적층한 후, 제1 감광막 패턴을 마스크로 하여 활성층을 형성하는 단계; 및 제2 감광막 패턴을 통해 상기 활성층을 식각하여 채널 영역을 정의한 후, 상기 활성층을 포함한 기판의 전면에 게이트 절연막을 증착하는 단계를 포함하되, 상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 및 제2 반도체층을 다결정화시키는 박막트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 제2 측면은, 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서, 기판 상에 제1 및 제2 반도체층을 순차적으로 적층한 후, 정의될 채널 영역 부분이 하프-톤(half-tone)으로 구성된 감광막 패턴을 마스크로 하여 활성층을 형성하는 단계; 상기 하프-톤 영역의 활성층이 노출될 때까지 상기 감광막을 일정두께만큼 전체적으로 제거한 후, 상기 활성층을 식각하여 채널 영역을 정의하는 단계; 및 나머지 감광막을 완전히 제거하고, 상기 활성층을 포함한 기판의 전면에 게이트 절연막을 증착하는 단계를 포함하되, 상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 및 제2 반도체층을 다결정화시키는 박막트랜지스터의 제조방법을 제공하는 것이다.
여기서, 상기 제1 반도체층은 비도핑된 비정질실리콘(a-Si) 또는 다결정실리콘(poly-Si)으로 형성하며, 상기 제2 반도체층은 불순물이 도핑된 비정질실리콘(n+/p+ a-Si) 또는 다결정질 실리콘(n+/p+ poly-Si)으로 형성함이 바람직하다.
본 발명의 제3 측면은, 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서, 기판 상에 제1 반도체층, LDD층 및 제2 반도체층을 순차적으로 적층한 후, 정의될 채널 영역 부분이 하프-톤(half-tone)으로 구성된 감광막 패턴을 마스크로 하여 활성층을 형성하는 단계; 상기 하프-톤 영역의 활성층이 노출될 때까지 상기 감광막을 일정두께만큼 전체적으로 제거한 후, 상기 활성층을 식각하여 채널 영역을 정의하는 단계; 상기 감광막 패턴의 폭이 상기 활성층의 폭보다 좁아지도록 상기 감광막 패턴의 측면을 식각하는 단계; 상기 식각된 감광막 패턴을 마스크로 하여 상기 LDD층의 에지부분이 노출되도록 상기 제2 반도체층을 식각하여 LDD 영역을 정의한 후, 나머지 감광막을 완전히 제거하는 단계; 및 상기 활성층을 포함한 기판의 전면에 게이트 절연막을 증착하는 단계를 포함하되, 상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 반도체층, LDD층 및 제2 반도체층을 다결정화시키는 박막트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 제4 측면은, 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서, 기판 상에 제1 반도체층, LDD층 및 제2 반도체층을 순차적으로 적층한 후, 정의될 채널 영역 부분이 하프-톤으로 구성된 감광막 패턴을 마스크로 하여 활성층을 형성하는 단계; 상기 하프-톤 영역의 활성층이 노출될 때까지 상기 감광막을 일정두께만큼 전체적으로 제거하고, 상기 활성층을 식각하여 채널 영역 및 LDD 영역을 정의한 후, 나머지 감광막을 완전히 제거하는 단계; 및 상기 활성층을 포함한 기판의 전면에 게이트 절연막을 증착하는 단계를 포함하되, 상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 반도체층, LDD층 및 제2 반도체층을 다결정화시키는 박막트랜지스터의 제조방법을 제공하는 것이다.
여기서, 상기 제1 반도체층은 비도핑된 비정질실리콘(a-Si) 또는 다결정실리콘(poly-Si)으로 형성하며, 상기 제2 반도체층은 불순물이 도핑된 비정질실리콘(n+/p+ a-Si) 또는 다결정질 실리콘(n+/p+ poly-Si)으로 형성하며, 상기 LDD층은 상기 제2 반도체층보다 낮은 도핑농도를 갖도록 불순물이 도핑된 비정질실리콘(n-/p- a-Si) 또는 다결정질 실리콘(n-/p- poly-Si)으로 형성함이 바람직하다.
바람직하게, 상기 기판 및 제1 반도체층 사이에 버퍼층을 더 형성할 수 있다.
바람직하게, 상기 채널 영역은 상기 제1 반도체층의 소정깊이까지 상기 활성층을 식각하여 정의할 수 있다.
바람직하게, 상기 채널 영역의 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 게이트 절연막의 전면에 층간 절연막을 형성한 후, 컨택홀 형성용 마스크를 통해 정의된 소오스/드레인 영역의 제2 반도체층이 각각 노출되도록 상기 층간 절연막 및 게이트 절연막을 식각하여 제1 및 제2 컨택홀을 형성하는 단계; 상기 제1 및 제2 컨택홀을 통해 상기 노출된 제2 반도체층과 각각 접촉되도록 소오스/드레인 전극을 형성하는 단계; 상기 소오스/드레인 전극을 포함한 층간 절연막 상에 보호막을 형성한 후, 비아홀 형성용 마스크를 통해 상기 드레인 전극이 노출되도록 상기 보호막을 식각하여 비아홀을 형성하는 단계; 및 상기 비아홀을 통해 상기 노출된 드레인 전극과 접촉되도록 투명한 화소전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 제5 측면은, 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서, 기판 상에 제1 반도체층을 증착한 후, 제1 감광막 패턴을 통해 상기 제1 반도체층이 서로 이격되도록 패터닝하여 소오스/드레인 영역을 정의하는 단계; 상기 제1 반도체층을 포함한 기판의 전면에 제2 반도체층 및 게이트 절연막을 순차적으로 적층하는 단계; 상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 및 제2 반도체층을 다결정화시키는 단계; 및 제2 감광막 패턴을 통해 상기 게이트 절연막 및 제2 반도체층을 식각하여 상기 기판 상에 활성층을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 제6 측면은, 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서, 기판 상에 제1 반도체층을 증착한 후, 제1 감광막 패턴을 통해 상기 제1 반도체층이 서로 이격되도록 패터닝하여 소오스/드레인 영역을 정의하는 단계; 상기 제1 반도체층을 포함한 기판의 전면에 제2 반도체층을 적층한 후, 제2 감광막 패턴을 통해 상기 제2 반도체층을 식각하여 상기 기판 상에 활성층을 형성하는 단계; 및 상기 제2 반도체층의 전면에 게이트 절연막을 증착하는 단계를 포함하되, 상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 및 제2 반도체층을 다결정화시키는 박막트랜지스터의 제조방법을 제공하는 것이다.
여기서, 상기 기판 및 제1 반도체층 사이에 버퍼층을 더 형성함이 바람직하다.
바람직하게, 상기 제1 반도체층은 불순물이 도핑된 비정질실리콘(n+/p+ a-Si) 또는 다결정질 실리콘(n+/p+ poly-Si)으로 형성하며, 상기 제2 반도체층은 비도핑된 비정질실리콘(a-Si) 또는 다결정실리콘(poly-Si)으로 형성할 수 있다.
바람직하게, 상기 채널 영역의 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 게이트 절연막 및 기판의 전면에 층간 절연막을 형성한 후, 컨택홀 형성용 마스크를 통해 정의된 소오스/드레인 영역의 제1 반도체층이 각각 노출되도록 상기 층간 절연막, 게이트 절연막 및 제2 반도체층을 식각하여 제1 및 제2 컨택홀을 형성하는 단계; 상기 제1 및 제2 컨택홀을 통해 상기 노출된 제1 반도체층과 각각 접촉되도록 소오스/드레인 전극을 형성하는 단계; 상기 소오스/드레인 전극을 포함한 층간 절연막 상에 보호막을 형성한 후, 비아홀 형성용 마스크를 통해 상기 드레인 전극이 노출되도록 상기 보호막을 식각하여 비아홀을 형성하는 단계; 및 상기 비아홀을 통해 상기 노출된 드레인 전극과 접촉되도록 투명한 화소전극을 형성하는 단계를 더 포함할 수 있다.
이상에서 설명한 바와 같은 본 발명의 박막트랜지스터의 제조방법에 따르면, 저비용으로 생산성을 효율적으로 향상시킬 수 있을 뿐만 아니라, 대형화 디스플레이 장치에 적용되는 대면적의 어레이 기판에 용이하게 도입할 수 있으며, 균일한 대형화 디스플레이 장치를 제작할 수 있는 이점이 있다.
도 1은 본 발명의 제1 실시예에 따른 박막트랜지스터를 설명하기 위한 단면도이다.
도 2a 내지 도 2i는 본 발명의 제1 실시예에 따른 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3i는 본 발명의 제2 실시예에 따른 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 제3 실시예에 따른 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제4 실시예에 따른 박막트랜지스터를 설명하기 위한 단면도이다.
도 6a 내지 도 6j는 본 발명의 제4 실시예에 따른 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 박막트랜지스터(TFT)를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 박막트랜지스터(Thin Film Transistor, TFT)는, 크게 기판(100), 버퍼층(Buffer Layer)(200), 활성층(Active Layer)(300), 게이트 절연막(400), 게이트 전극(500), 층간 절연막(600), 및 소오스/드레인 전극(700 및 800) 등을 포함하여 이루어진다.
여기서, 기판(100)은 투명한 유리(Glass) 기판으로 구현됨이 바람직하지만, 이에 국한하지 않으며, 반도체 소자의 기판으로서 사용되는 것이라면 특히 한정되지 않고 적용가능하며, 예컨대, 사파이어(Al2O3), 실리콘 카바이드(SiC), 산화아연(ZnO), 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN), 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs), 인듐인(InP) 또는 인듐비소(InAs) 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.
버퍼층(200)은 기판(100)의 전면에 걸쳐 형성되어 있으며, 기판(100)을 보호하고, 후 공정의 불순물이 확산되는 것을 방지하기 위하여 예컨대, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx)과 이들의 혼성 구조 중 어느 하나로 이루어짐이 바람직하다.
이러한 버퍼층(200)은 공정에서 필수적인 요소가 아니어서 생략할 수도 있지만, 본 발명에서는 버퍼층(200)을 포함하여 증착하는 것이 더 바람직하다.
활성층(300)은 버퍼층(200)의 상부면에 형성되어 있으며, 결정화 공정을 통해 다결정화된 제1 및 제2 반도체층(300a 및 300b)이 순차적으로 적층된 구조로 구성되어 있다.
또한, 제1 반도체층(300a)은 비도핑된 다결정실리콘(poly-Si) 물질로 형성됨이 바람직하며, 제2 반도체층(300b)은 불순물이 도핑된 다결정실리콘(n+ poly-Si 또는 p+ poly-Si) 물질로 형성됨이 바람직하다.
이때, 상기 불순물은 p형일 경우 예컨대, 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga) 중 적어도 어느 하나의 물질을 사용할 수 있으며, n형일 경우 예컨대, 인(P), 질소(N), 비소(As) 또는 안티몬(Sb) 중 적어도 어느 하나의 물질을 사용할 수 있다.
이와 같이 구성된 활성층(300) 상에는 게이트 전극(500)이 위치하게 될 채널 영역(C)을 기준으로 양측에 소오스/드레인 영역(S/D)이 각각 정의되어 있다.
이때, 채널 영역(C)은 활성층(300)의 상부면에 형성되는 바, 제2 반도체층(300b)이 분리되도록 제1 반도체층(300b)의 소정깊이까지 과도식각하여 요홈 형태로 오목하게 형성됨이 바람직하다.
한편, 반도체 영역인 활성층(300)은 예컨대, 다결정실리콘(poiy-Si), 미세결정실리콘(mc-Si), 다결정실리콘게르마늄(poly-SixGex), 다결정게르마늄(poly-Gex), 산화아연(ZnO) 또는 금속산화물 등으로 이루어질 수도 있다.
게이트 절연막(400)은 활성층(300)을 포함한 기판(100)의 전면에 소정두께로 형성되어 있으며, 예컨대, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등을 이용하여 구현할 수 있다.
게이트 전극(500)은 채널 영역(C)의 게이트 절연막(400)의 상부면에 형성되어 있으며, 예컨대, 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 몰리브덴(Mo), 알루미늄 합금(AlNd), 크롬(Cr) 또는 티타늄(Ti) 중 적어도 어느 하나의 금속물질 및 그 합금계열의 금속재료로 형성됨이 바람직하다.
층간 절연막(600)은 게이트 전극(500)을 포함한 게이트 절연막(400)의 전면에 걸쳐 게이트 절연막(400)보다 두껍게 형성되어 있으며, 활성층(300) 상에서 정의된 소오스/드레인 영역(S/D) 즉, 활성층(300)의 제2 반도체층(300b)의 일부분을 각각 노출시키는 제1 및 제2 컨택홀(H1 및 H2)이 형성되어 있다.
이러한 층간 절연막(600)은 예컨대, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등을 이용하여 구현할 수 있다.
소오스/드레인 전극(700 및 800)은 제1 및 제2 컨택홀(H1 및 H2)을 통해 노출된 제2 반도체층(300b)과 각각 접촉하여 서로 이격되도록 형성되어 있으며, 예컨대, 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 몰리브덴(Mo), 알루미늄 합금(AlNd), 크롬(Cr) 또는 티타늄(Ti) 중 적어도 어느 하나의 금속물질 및 그 합금계열의 금속재료로 형성됨이 바람직하다.
추가적으로, 다양한 평판 디스플레이 장치(예컨대, AMOLED 또는 LCD 등)의 어레이(Array) 기판에 적용될 경우, 소오스/드레인 전극(700 및 800)과 노출된 층간 절연막(600) 위로 드레인 전극(800)을 노출시키는 비아홀(Via hole)(V)을 갖는 보호막(900)이 전면에 형성되어 있으며, 보호막(900) 위로 비아홀(V)을 통해 드레인 전극(800)과 접촉하여 AMOLED(Active Matrix OLED)의 애노드(Anode) 또는 LCD(Liquid Crystal Display)의 픽셀(pixel) 전극역할을 수행하는 투명한 화소전극(950)이 형성될 수 있다.
한편, 보호막(900)은 예컨대, 레진(Resin), 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등으로 구현됨이 바람직하며, 화소전극(950)은 예컨대, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO 중 적어도 어느 하나의 투명전극재료를 사용하여 형성됨이 바람직하다.
이하에는 전술한 구성을 가지는 본 발명의 제1 실시예에 따른 박막트랜지스터의 제조방법에 대해서 상세하게 설명한다.
먼저, 본 발명의 실시예들에 따른 박막트랜지스터(TFT)의 제조방법은 다양한 평판 디스플레이 장치(예컨대, AMOLED 또는 LCD 등)의 백플레인(backplane)에서 탑 게이트(Top Gate) 형태의 박막트랜지스터(TFT) 어레이(Array)에 적용됨이 바람직하지만, 이에 국한하지 않으며, 디스플레이 장치에 사용되는 모든 박막트랜지스터에 적용될 수도 있다.
도 2a 내지 도 2i를 참조하여 본 발명의 제1 실시예에 따른 박막트랜지스터의 제조방법에 대해서 상세하게 설명한다.
도 2a를 참조하면, 먼저, 절연 또는 유리 기판(100) 상에 버퍼층(200), 제1 및 제2 반도체층(300a 및 300b)을 순차적으로 적층한다.
이때, 제1 반도체층(300a)은 예컨대, 비도핑된 비정질실리콘(a-Si) 또는 다결정실리콘(poly-Si)으로 형성됨이 바람직하며, 제2 반도체층(300b)은 예컨대, 불순물이 도핑된 비정질실리콘(n+ a-Si 또는 p+ a-Si) 또는 다결정질 실리콘(n+ poly-Si 또는 p+ poly-Si)으로 형성됨이 바람직하다.
그리고, 상기 불순물이 도핑된 지역의 도펀트(dopant)는 p-형일 경우 예컨대, 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga) 중 적어도 어느 하나의 물질로 이루어질 수 있으며, n-형일 경우 예컨대, 인(P), 질소(N), 비소(As) 또는 안티몬(Sb) 중 적어도 어느 하나의 물질로 이루어질 수 있다.
한편, 기존 비정질실리콘(a-Si)에서 사용되는 플라즈마 화학기상증착(PECVD) 방법을 그대로 사용하는데, OLED의 경우 N-형(type) TFT를 적용해도 상관없으나, 회로(circuit)나 픽셀(pixel) TFT를 구성함에 있어서, P-형(type) TFT를 사용하는 경우가 더욱 바람직하므로, p-type doped a-Si을 증착할 수도 있다.
또한, 비정질실리콘 박막트랜지스터(a-Si TFT)에서는 P-TFT를 사용하지 않기 때문에, p-type 도핑(doping)된 비정질실리콘(a-Si)을 증착할 시에는 플라즈마 화학기상증착(PECVD)에 boron(B) source gas(보통 B2H6)를 연결하면 된다.
도 2b를 참조하면, 활성층 형성용 마스크(mask)(미도시)를 통해 기판(100) 또는 버퍼층(200)의 일부분이 노출되도록 제2 반도체층(300b) 및 제1 반도체층(300a)을 차례로 식각하여 버퍼층(200) 상에 활성층(300) 패턴을 형성한다.
이후에, 채널 형성용 마스크(미도시)를 통해 활성층(300)의 제1 반도체층(300a)이 노출되도록 활성층(300)의 제2 반도체층(300b)을 식각하여 채널 영역(C)을 정의한다.
이때, 채널 영역(C)은 제2 반도체층(300b)의 식각 시 제1 반도체층(300a)을 소정깊이까지 과도 식각(over etch)하여 정의함이 바람직하다. 즉, 최초 증착된 제1 반도체층(300a)의 두께보다 얇은 두께가 되도록 제1 반도체층(300a)을 식각한다.
한편, 본 발명의 실시예에서는 서로 다른 마스크(mask)를 이용하여 활성층(300) 및 채널 영역(C)을 각각 형성하였지만, 이에 국한하지 않으며, 상기 활성층 형성용 마스크를 설계할 때, 채널 영역(C)에 해당하는 부분을 하프-톤(half-tone)으로 설계하여 활성층(300)을 패터닝한 후, 상기 하프-톤 지역의 잔류 감광막(PR)를 에싱(ashing)으로 제거한 후 즉, 상기 하프-톤 지역의 활성층(300)이 노출될 때까지 감광막(PR)을 일정두께만큼 전체적으로 제거한 후, 도 2b에 도시된 바와 같이, 활성층(300)의 제1 반도체층(300a)이 노출되도록 활성층(300)의 제2 반도체층(300b)을 식각하여 채널 영역(C)을 정의할 수도 있다(도 3b 내지 3e 참조).
도 2c를 참조하면, 활성층(300)을 포함한 버퍼층(200)의 전체 상부면에 예컨대, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등의 물질을 이용하여 소정두께의 게이트 절연막(Gate insulator)(400)을 증착한다.
도 2d를 참조하면, 통상의 결정화 공정을 통해 제1 및 제2 반도체층(300a 및 300b)을 다결정화시킨다. 이때, 상기 결정화 공정은 가열로(furnace)내에서 고온으로 장시간 열처리하여 결정화하는 고상결정화(Solid Phase Crystallization, SPC), 급속열처리(Rapid Thermal Annealing, RTA), 약 250℃ 정도로 가열하면서 엑시머 레이저를 가하여 결정화하는 엑시머 레이저 어닐링(Eximer Laser Annealing, ELA), 비정질실리콘(a-Si)층 상부에 금속을 증착하여 결정화를 유도하는 금속유도결정화(Metal Induced Crystallization, MIC) 또는 금속유도화측면결정(Metal Induced Lateral Crystallization, MILC) 중 어느 하나의 방법을 선택적으로 이용할 수 있다.
예를 들면, 제1 반도체층(300a)이 비정질실리콘(a-Si)일 경우 다결정실리콘(poly-Si)으로 결정화하거나, 최초에 다결정실리콘(poly-Si)일 경우 새로운 다결정실리콘(poly-Si)으로 결정화시킨다.
한편, 본 발명의 제1 실시예에서는 게이트 절연막(400)을 증착한 후, 제1 및 제2 반도체층(300a 및 300b)을 다결정화하는 결정화 공정을 수행하였지만, 이에 국한하지 않으며, 게이트 절연막(400)을 증착하기 전에 상기 결정화 공정을 통해 제1 및 제2 반도체층(300a 및 300b)을 다결정화시킨 후, 게이트 절연막(400)을 증착할 수도 있다.
도 2e를 참조하면, 채널 영역(C)에 위치한 게이트 절연막(400)의 상부에 게이트 전극(500)을 형성한다. 즉, 게이트 절연막(400)의 전체 상부면에 게이트 전극(500) 형성을 위한 금속물질을 소정두께로 증착한 후, 게이트 형성용 마스크(미도시)를 통해 패터닝을 수행하여 게이트 전극(400)을 형성한다.
도 2f를 참조하면, 게이트 전극(500)을 포함한 게이트 절연막(400)의 전체 상부면에 무기재료인 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등을 화학기상증착(CVD) 방법으로 증착하여 층간 절연막(600)을 형성한다.
이후에, 컨택홀 형성용 마스크(미도시)를 통해 정의된 소오스/드레인 영역(S/D)의 제2 반도체층(300b)이 각각 노출되도록 층간 절연막(600) 및 게이트 절연막(400)을 식각하여 제1 및 제2 컨택홀(H1 및 H2)을 형성한다.
도 2g를 참조하면, 제1 및 제2 컨택홀(H1 및 H2)을 통해 노출된 제2 반도체층(300b)과 각각 접촉되도록 소오스/드레인 전극(700 및 800)을 형성한다. 즉, 제1 및 제2 컨택홀(H1 및 H2)을 포함한 층간 절연막(600)의 전체 상부면에 소오스/드레인 전극(700 및 800) 형성을 위한 금속물질을 소정두께로 증착한 후, 소오스/드레인 형성용 마스크(미도시)를 통해 패터닝을 수행하여 소오스/드레인 전극(700 및 800)을 형성한다.
추가적으로, 도 2h 및 도 2i를 참조하면, 소오스/드레인 전극(700 및 800)을 포함한 층간 절연막(600)의 전체 상부면에 보호막(900)을 증착한 후, 비아홀 형성용 마스크(미도시)를 통해 드레인 전극(800)이 노출되도록 보호막(900)을 식각하여 비아홀(via hole)(V)을 형성한다.
마지막으로, 비아홀(V)을 통해 노출된 드레인 전극(800)과 접촉되도록 예컨대, AMOLED(Active Matrix OLED)의 애노드(Anode) 또는 LCD(Liquid Crystal Display)의 픽셀(pixel) 전극역할을 수행하는 투명한 화소전극(950)을 형성한다.
(제2 실시예)
먼저, 본 발명의 제2 실시예에 따른 박막트랜지스터(TFT)는 전술한 본 발명의 제1 실시예와 동일한 구조로서, 기판(100), 버퍼층(200), 활성층(300), 게이트 절연막(400), 게이트 전극(500), 층간 절연막(600), 및 소오스/드레인 전극(700 및 800) 등을 포함하여 이루어진다.
다만, 본 발명의 제2 실시예에서는 N-type 박막트랜지스터(TFT)의 높은 누설전류를 방지하기 위하여 활성층(300)인 제1 및 제2 반도체층(300a 및 300b)의 사이에 낮은 도핑농도를 갖도록 불순물이 도핑된 반도체층인 LDD(Lightly Doped Drain)층(300c)을 더 삽입하는 것을 특징으로 한다.
이러한 LDD층(300c)은 핫 캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑처리하여 누설전류의 증가를 막고 온(ON)상태의 전류의 손실을 막는 역할을 수행한다.
즉, LDD층(300c)의 도핑농도는 제2 반도체층(300b)의 도핑농도보다 낮도록 형성됨이 바람직하다. 또한, LDD 지역(L) 영역이 돌출되도록 즉, 제2 반도체층(300b) 및 LDD층(300c)의 에지부분이 단차지도록 LDD층(300c)의 폭은 제2 반도체층(300b)의 폭보다 넓게 형성됨이 바람직하다.
이하에는 전술한 구성을 가지는 본 발명의 제2 실시예에 따른 박막트랜지스터의 제조방법에 대해서 상세하게 설명한다.
도 3a 내지 도 3i를 참조하여 본 발명의 제2 실시예에 따른 박막트랜지스터의 제조방법에 대해서 상세하게 설명한다.
도 3a를 참조하면, 먼저, 절연 또는 유리 기판(100) 상에 버퍼층(200), 제1 반도체층(300a), LDD층(300c) 및 제2 반도체층(300b)을 순차적으로 적층한다.
이때, 제1 반도체층(300a)은 예컨대, 비도핑된 비정질실리콘(a-Si) 또는 다결정실리콘(poly-Si)으로 형성됨이 바람직하고, 제2 반도체층(300b)은 예컨대, 불순물이 도핑된 비정질실리콘(n+ a-Si 또는 p+ a-Si) 또는 다결정질 실리콘(n+ poly-Si 또는 p+ poly-Si)으로 형성됨이 바람직하며, LDD층(300c)은 제2 반도체층(300b)보다 도핑농도가 낮도록 불순물이 도핑된 비정질실리콘(n- a-Si 또는 p- a-Si) 또는 다결정질 실리콘(n- poly-Si 또는 p- poly-Si)으로 형성됨이 바람직하다.
도 3b를 참조하면, 제2 반도체층(300b)의 상부에 활성층(300)과 채널 영역(C)을 형성하기 위한 감광막(PR) 패턴(350)을 형성한다. 이때, 감광막 패턴(350) 상에 채널 영역(C)으로 정의될 부분을 하프-톤(half-tone) 구조로 형성한다.
도 3c를 참조하면, 상기 하프-톤 영역을 구비한 감광막 패턴(350)을 마스크로 하여 버퍼층(200)의 일부분이 노출되도록 제2 반도체층(300b), LDD층(300c) 및 제1 반도체층(300a)을 차례로 식각하여 버퍼층(200) 상에 활성층(300) 패턴을 형성한다.
도 3d 및 도 3e를 참조하면, 하프-톤 영역의 잔류 감광막(PR)을 에싱(ashing)으로 제거한 후 즉, 하프-톤 영역의 활성층(300)이 노출될 때까지 감광막(PR)을 일정두께만큼 전체적으로 제거한 후, 도 3e에 도시된 바와 같이, 활성층(300)의 제1 반도체층(300a)이 노출되도록 활성층(300)의 제2 반도체층(300b) 및 LDD층(300c)을 차례로 식각하여 채널 영역(C)을 정의한다.
이때, 채널 영역(C)은 LDD층(300c)의 식각 시 제1 반도체층(300a)을 소정깊이까지 과도 식각(over etch)하여 정의함이 바람직하다. 즉, 최초 증착된 제1 반도체층(300a)의 두께보다 얇은 두께가 되도록 제1 반도체층(300a)을 식각한다.
한편, 본 발명의 제2 실시예에서는 상기 하프-톤 영역을 갖는 하나의 감광막 패턴(350)을 이용하여 활성층(300) 및 채널 영역(C)을 각각 형성하였지만, 이에 국한하지 않으며, 전술한 본 발명의 제1 실시예와 같이 서로 다른 마스크(mask)를 이용하여 활성층(300) 및 채널 영역(C)을 각각 형성할 수도 있다.
도 3f를 참조하면, 활성층(300)의 제2 반도체층(300b)의 양측 에지부분이 노출되도록 에싱(ashing) 공정을 통해 감광막 패턴(350)의 양측 에지부분을 식각한다. 이때, 상기 에싱 공정은 LDD 지역(L) 영역을 고려하여 제2 반도체층(300b)이 원하는 길이만큼 드러나도록 조절함이 바람직하다.
도 3g 도 3h를 참조하면, 도 3f에서 식각된 감광막 패턴(350)을 마스크로 하여 LDD층(300c)의 에지부분이 노출되도록 제2 반도체층(300b)을 선택적으로 식각하여 LDD 지역(L)을 형성한 후, 나머지 감광막 패턴(350)을 완전히 제거한다.
도 3i를 참조하면, 활성층(300)을 포함한 버퍼층(200)의 전체 상부면에 예컨대, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등의 물질을 이용하여 소정두께의 게이트 절연막(Gate insulator)(400)을 증착한다.
이후에, 전술한 도 2d에 도시된 바와 같이, 통상의 결정화 공정을 통해 제1 및 제2 반도체층(300a 및 300b)을 비롯한 LDD층(300c)을 다결정화시킨다.
한편, 본 발명의 제2 실시예에서는 전술한 본 발명의 제1 실시예에 마찬가지로 게이트 절연막(400)을 증착한 후, 제1 및 제2 반도체층(300a 및 300b)을 비롯한 LDD층(300c)을 다결정화하는 결정화 공정을 수행하였지만, 이에 국한하지 않으며, 게이트 절연막(400)을 증착하기 전에 상기 결정화 공정을 통해 제1 및 제2 반도체층(300a 및 300b)을 비롯한 LDD층(300c)을 다결정화시킨 후, 게이트 절연막(400)을 증착할 수도 있다.
이후에 공정들은 도면에 도시되진 않았지만, 전술한 본 발명의 제1 실시예와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다(도 2e 내지 도 2i 참조).
(제3 실시예)
먼저, 본 발명의 제3 실시예에 따른 박막트랜지스터(TFT)는 전술한 본 발명의 제1 실시예와 동일한 구조로서, 기판(100), 버퍼층(200), 활성층(300), 게이트 절연막(400), 게이트 전극(500), 층간 절연막(600), 및 소오스/드레인 전극(700 및 800) 등을 포함하여 이루어진다.
다만, 본 발명의 제3 실시예에서는 N-type 박막트랜지스터(TFT)의 높은 누설전류를 방지하기 위하여 활성층(300)인 제1 및 제2 반도체층(300a 및 300b)의 사이에 낮은 도핑농도를 갖도록 불순물이 도핑된 반도체층인 LDD(Lightly Doped Drain)층(300c)을 더 삽입하는 것을 특징으로 한다.
이러한 LDD층(300c)은 핫 캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑처리하여 누설전류의 증가를 막고 온(ON)상태의 전류의 손실을 막는 역할을 수행한다.
즉, LDD층(300c)의 도핑농도는 제2 반도체층(300b)의 도핑농도보다 낮도록 형성됨이 바람직하다. 한편, 전술한 본 발명의 제2 실시예와 같이, LDD 지역(L) 영역을 돌출되도록 형성하지 않고, 제2 반도체층(300b) 및 LDD층(300c)의 에지부분이 동일한 길이를 갖도록 제2 반도체층(300b) 및 LDD층(300c)의 폭을 동일하게 형성한다.
이하에는 전술한 구성을 가지는 본 발명의 제3 실시예에 따른 박막트랜지스터의 제조방법에 대해서 상세하게 설명한다.
도 4a 내지 도 4f를 참조하여 본 발명의 제3 실시예에 따른 박막트랜지스터의 제조방법에 대해서 상세하게 설명한다.
도 4a 내지 도 4e는 전술한 본 발명의 제2 실시예와 동일한 공정이므로, 이에 대한 상세한 설명은 전술한 도 3a 내지 도 3e의 상세한 설명을 참조하기로 한다.
도 4f를 참조하면, 나머지 감광막 패턴(350)을 완전히 제거한 후, 활성층(300)을 포함한 버퍼층(200)의 전체 상부면에 예컨대, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등의 물질을 이용하여 소정두께의 게이트 절연막(Gate insulator)(400)을 증착한다.
이후에, 전술한 도 2d에 도시된 바와 같이, 통상의 결정화 공정을 통해 제1 및 제2 반도체층(300a 및 300b)을 비롯한 LDD층(300c)을 다결정화시킨다.
한편, 본 발명의 제3 실시예에서는 전술한 본 발명의 제1 실시예에 마찬가지로 게이트 절연막(400)을 증착한 후, 제1 및 제2 반도체층(300a 및 300b)을 비롯한 LDD층(300c)을 다결정화하는 결정화 공정을 수행하였지만, 이에 국한하지 않으며, 게이트 절연막(400)을 증착하기 전에 상기 결정화 공정을 통해 제1 및 제2 반도체층(300a 및 300b)을 비롯한 LDD층(300c)을 다결정화시킨 후, 게이트 절연막(400)을 증착할 수도 있다.
이후에 공정들은 도면에 도시되진 않았지만, 전술한 본 발명의 제1 실시예와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다(도 2e 내지 도 2i 참조).
(제4 실시예)
도 5는 본 발명의 제4 실시예에 따른 박막트랜지스터(TFT)를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 박막트랜지스터(TFT)는, 크게 기판(100), 버퍼층(200), 활성층(300'), 게이트 절연막(400), 게이트 전극(500), 층간 절연막(600), 및 소오스/드레인 전극(700 및 800) 등을 포함하여 이루어진다.
여기서, 기판(100) 및 버퍼층(200)은 전술한 본 발명의 제1 실시예와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
활성층(300')은 버퍼층(200)의 상부면에 형성되어 있으며, 결정화 공정을 통해 다결정화된 제3 및 제4 반도체층(300'-1 및 300'-2)이 순차적으로 적층된 구조로 구성되어 있다.
또한, 제3 반도체층(300'-1)은 마스크 공정과 식각을 통해 소오스/드레인 영역(S/D)으로 정의될 위치에 서로 이격되도록 각각 형성되어 있으며, 제4 반도체층(300'-2)은 제3 반도체층(300'-1)을 완전히 덮는 구조로 형성되어 있다.
이러한 제3 반도체층(300'-1)은 전술한 본 발명의 제1 실시예에 적용된 제2 반도체층(300b)와 동일한 물질 즉, 불순물이 도핑된 다결정실리콘(n+ poly-Si 또는 p+ poly-Si) 물질로 형성됨이 바람직하며, 제4 반도체층(300'-2)은 전술한 본 발명의 제1 실시예에 적용된 제1 반도체층(300a)와 동일한 물질 즉, 비도핑된 다결정실리콘(poly-Si) 물질로 형성됨이 바람직하다.
이때, 상기 불순물은 p형일 경우 예컨대, 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga) 중 적어도 어느 하나의 물질을 사용할 수 있으며, n형일 경우 예컨대, 인(P), 질소(N), 비소(As) 또는 안티몬(Sb) 중 적어도 어느 하나의 물질을 사용할 수 있다.
이와 같이 구성된 활성층(300')에는 게이트 전극(400)이 위치하게 될 채널 영역(C)을 기준으로 양측에 소오스/드레인 영역(S/D)이 각각 정의되어 있다.
게이트 절연막(400)은 활성층(300')의 상부면에 소정두께로 형성되어 있으며, 예컨대, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등을 이용하여 구현할 수 있다.
게이트 전극(500)은 채널 영역(C)의 게이트 절연막(400)의 상부면에 형성되어 있으며, 예컨대, 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 몰리브덴(Mo), 알루미늄 합금(AlNd), 크롬(Cr) 또는 티타늄(Ti) 중 적어도 어느 하나의 금속물질 및 그 합금계열의 금속재료로 형성됨이 바람직하다.
층간 절연막(600)은 게이트 전극(500)을 포함한 게이트 절연막(400) 및 기판(100)의 전면에 걸쳐 게이트 절연막(400)보다 두껍게 형성되어 있으며, 활성층(300')의 제3 반도체층(300'-1) 상에서 정의된 소오스/드레인 영역(S/D) 즉, 활성층(300')의 제3 반도체층(300'-1)의 일부분을 각각 노출시키는 제1 및 제2 컨택홀(H1 및 H2)이 형성되어 있다. 즉, 제1 및 제2 컨택홀(H1 및 H2)은 게이트 절연막(400) 및 제4 반도체층(300'-2)를 거쳐 제3 반도체층(300'-1)의 상면까지 연장되도록 형성되어 있다.
또한, 층간 절연막(600)은 예컨대, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등을 이용하여 구현할 수 있다.
소오스/드레인 전극(700 및 800)은 제1 및 제2 컨택홀(H1 및 H2)을 통해 노출된 제3 반도체층(300'-1)과 각각 접촉하여 서로 이격되도록 형성되어 있으며, 예컨대, 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 몰리브덴(Mo), 알루미늄 합금(AlNd), 크롬(Cr) 또는 티타늄(Ti) 중 적어도 어느 하나의 금속물질 및 그 합금계열의 금속재료로 형성됨이 바람직하다.
그리고, 추가적인 구성요소들인 보호막(900) 및 화소전극(950)은 전술한 본 발명의 제1 실시예와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
한편, 도면에 도시하진 않았지만, 본 발명의 제4 실시예에서도 전술한 본 발명의 제2 및 제3 실시예에서와 마찬가지로, 제3 및 제4 반도체층(300'-1 및 300'-2)의 사이에 LDD(Lightly Doped Drain)층을 더 삽입하여 형성할 수도 있다.
이하에는 전술한 구성을 가지는 본 발명의 제4 실시예에 따른 박막트랜지스터의 제조방법에 대해서 상세하게 설명한다.
도 6a 내지 도 6j를 참조하여 본 발명의 제4 실시예에 따른 박막트랜지스터의 제조방법에 대해서 상세하게 설명한다.
도 6a를 참조하면, 먼저, 절연 또는 유리 기판(100) 상에 버퍼층(200), 제3 반도체층(300'-1)을 순차적으로 적층한다. 이때, 제3 반도체층(300'-1)은 예컨대, 불순물이 도핑된 비정질실리콘(n+ a-Si 또는 p+ a-Si) 또는 다결정질 실리콘(n+ poly-Si 또는 p+ poly-Si)으로 형성됨이 바람직하다.
도 6b를 참조하면, 특정의 마스크(mask)를 통해 소오스/드레인 영역(S/D)으로 정의될 위치의 버퍼층(200) 상에 서로 일정한 간격으로 이격되도록 제3 반도체층(300'-1)을 패터닝한다.
도 6c를 참조하면, 패터닝된 제3 반도체층(300'-1)을 포함한 버퍼층(200)의 전체 상부면에 제4 반도체층(300'-2) 및 게이트 절연막(400)을 순차적으로 적층한다. 이때, 제4 반도체층(300'-2)은 예컨대, 비도핑된 비정질실리콘(a-Si) 또는 다결정실리콘(poly-Si)으로 형성됨이 바람직하다.
도 6d를 참조하면, 통상의 결정화 공정을 통해 제3 및 제4 반도체층(300'-1 및 300'-2)을 다결정화시킨다.
한편, 본 발명의 제4 실시예에서는 게이트 절연막(400)을 증착한 후, 제3 및 제4 반도체층(300'-1 및 300'-2)을 다결정화하는 결정화 공정을 수행하였지만, 이에 국한하지 않으며, 게이트 절연막(400)을 증착하기 전에 상기 결정화 공정을 통해 제3 및 제4 반도체층(300'-1 및 300'-2)을 다결정화시킨 후, 게이트 절연막(400)을 증착할 수도 있으며, 게이트 절연막(400)을 적층하기 전에 후술하는 활성층(300')을 형성한 후 결정화 공정을 수행하고, 게이트 절연막(400)을 형성할 수도 있다.
도 6e를 참조하면, 활성층 형성용 마스크(mask)(미도시)를 통해 버퍼층(200)의 일부분이 노출되도록 게이트 절연막(400) 및 제4 반도체층(300'-2)을 차례로 식각하여 버퍼층(200) 상에 활성층(300') 패턴을 형성한다.
도 6f를 참조하면, 채널 영역(C)에 위치한 게이트 절연막(400)의 상부에 게이트 전극(500)을 형성한다. 즉, 게이트 전역막(400)의 전체 상부면에 게이트 전극(500) 형성을 위한 금속물질을 소정두께로 증착한 후, 게이트 형성용 마스크(미도시)를 통해 패터닝을 수행하여 게이트 전극(500)을 형성한다.
도 6g를 참조하면, 게이트 전극(500)을 포함한 게이트 절연막(400) 및 노출된 버퍼층(200)의 전체 상부면에 층간 절연막(600)을 형성한 후, 컨택홀 형성용 마스크(미도시)를 통해 정의된 소오스/드레인 영역(S/D)의 제3 반도체층(300'-1)이 각각 노출되도록 층간 절연막(600), 게이트 절연막(400) 및 제4 반도체층(300'-2)을 순차적으로 식각하여 제1 및 제2 컨택홀(H1 및 H2)을 형성한다.
도 6h를 참조하면, 제1 및 제2 컨택홀(H1 및 H2)을 통해 노출된 제3 반도체층(300'-1)과 각각 접촉되도록 소오스/드레인 전극(700 및 800)을 형성한다. 즉, 제1 및 제2 컨택홀(H1 및 H2)을 포함한 층간 절연막(600)의 전체 상부면에 소오스/드레인 전극(700 및 800) 형성을 위한 금속물질을 소정두께로 증착한 후, 소오스/드레인 형성용 마스크(미도시)를 통해 패터닝을 수행하여 소오스/드레인 전극(700 및 800)을 형성한다.
추가적으로, 도 6i 및 도 6j를 참조하면, 소오스/드레인 전극(700 및 800)을 포함한 층간 절연막(600)의 전체 상부면에 보호막(900)을 증착한 후, 비아홀 형성용 마스크(미도시)를 통해 드레인 전극(800)이 노출되도록 보호막(900)을 식각하여 비아홀(via hole)(V)을 형성한다. 마지막으로, 비아홀(V)을 통해 노출된 드레인 전극(800)과 접촉되도록 투명한 화소전극(950)을 형성한다.
전술한 본 발명의 실시예들에 따른 박막트랜지스터의 제조방법에 의하면, 기존 레이저(laser)와 같은 장비를 필요로 하고 있지 않고, 뿐만 아니라 도핑(doping)설비 역시 필요하지 않으며, 결정화는 통상의 가열로(furnace)를 이용하며, 그 외 다른 공정은 기존 비정질실리콘(a-Si)을 그대로 이용하기 때문에, 비용(cost) 경쟁력과 대면적으로의 응용이 실현될 수 있다.
또한, 비정질실리콘 박막트랜지스터(a-Si TFT)대비 스위칭특성이 우수한 다결정실리콘 박막트랜지스터(poly-Si TFT)를 기반으로 하기 때문에, 주변회로 특히, 게이트 드라이버(Gate Driver)와 소오스(Source) D-IC 일부기능을 포함시킬 수 있어 D-IC 비용을 효과적으로 낮출 수 있다.
또한, 본 발명에 따른 실시예들은 탑 게이트(Top Gate) 구조의 SPC(Solid-Phase Crystallization) 다결정실리콘 박막트랜지스터(poly-Si TFT)를 기반으로 한다. 단, 소오스/드레인 영역(S/D)의 도핑(doping)지역은 화학기상증착(CVD) 방법으로 증착된 불순물이 도핑된 비정질실리콘(n+ a-Si)을 이용하므로 별도의 도핑공정이나 장비가 필요없는 이점이 있다.
또한, 본 발명에 의하면, 대면적 및 저비용(low cost)을 위해 급속열처리(RTA) 결정화를 적용한다. 이러한 급속열처리(RTA)장비는 레이저(laser)장비에 비해 저가이며 유지비가 크게 절감될 수 있으며, 대형화하기 쉽다.
또한, 본 발명에 의하면, 탑 게이트(Top Gate) 구조를 적용하고 게이트 금속(Gate Metal)공정 이전에 결정화하므로, 게이트 금속의 attact에 대한 우려가 없으며, 결정화 촉진을 위해 별토의 니켈(Ni) 불순물을 이용하지 않는 이점이 있다.
또한, 본 발명은 비정질실리콘(a-Si)의 장점인 대형 AMOLED를 저가로 균일하게 만드는 것과, 다결정실리콘(poly-Si)의 장점인 안정적인 박막트랜지스터(TFT) 특성의 두 가지 장점을 모두 취할 수 있다. 이 때문에, 비정질실리콘 박막트랜지스터(a-Si TFT) 장비와 공정을 거의 똑같이 이용할 수 있고, 고가의 레이저 장비 및 도핑 장비의 투자와 해당 공정의 개발이 생략되어, 기술 개발기간이 크게 단축되리라 기대될 수 있다.
궁극적으로, 본 발명을 통해 5G 이상의 대형 라인에 접목하여 AMOLED TV를 실현할 수 있게 되어, 대형 OLED와 같은 새로운 응용분야로 진입할 수 있는 효과가 있다.
전술한 본 발명에 따른 박막트랜지스터의 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.

Claims (14)

  1. 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서,
    기판 상에 제1 및 제2 반도체층을 순차적으로 적층한 후, 제1 감광막 패턴을 마스크로 하여 활성층을 형성하는 단계; 및
    제2 감광막 패턴을 통해 상기 활성층을 식각하여 채널 영역을 정의한 후, 상기 활성층을 포함한 기판의 전면에 게이트 절연막을 증착하는 단계를 포함하되,
    상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 및 제2 반도체층을 다결정화시키는 박막트랜지스터의 제조방법.
  2. 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서,
    기판 상에 제1 및 제2 반도체층을 순차적으로 적층한 후, 정의될 채널 영역 부분이 하프-톤(half-tone)으로 구성된 감광막 패턴을 마스크로 하여 활성층을 형성하는 단계;
    상기 하프-톤 영역의 활성층이 노출될 때까지 상기 감광막을 일정두께만큼 전체적으로 제거한 후, 상기 활성층을 식각하여 채널 영역을 정의하는 단계; 및
    나머지 감광막을 완전히 제거하고, 상기 활성층을 포함한 기판의 전면에 게이트 절연막을 증착하는 단계를 포함하되,
    상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 및 제2 반도체층을 다결정화시키는 박막트랜지스터의 제조방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 제1 반도체층은 비도핑된 비정질실리콘(a-Si) 또는 다결정실리콘(poly-Si)으로 형성하며, 상기 제2 반도체층은 불순물이 도핑된 비정질실리콘(n+/p+ a-Si) 또는 다결정질 실리콘(n+/p+ poly-Si)으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서,
    기판 상에 제1 반도체층, LDD층 및 제2 반도체층을 순차적으로 적층한 후, 정의될 채널 영역 부분이 하프-톤(half-tone)으로 구성된 감광막 패턴을 마스크로 하여 활성층을 형성하는 단계;
    상기 하프-톤 영역의 활성층이 노출될 때까지 상기 감광막을 일정두께만큼 전체적으로 제거한 후, 상기 활성층을 식각하여 채널 영역을 정의하는 단계;
    상기 감광막 패턴의 폭이 상기 활성층의 폭보다 좁아지도록 상기 감광막 패턴의 측면을 식각하는 단계;
    상기 식각된 감광막 패턴을 마스크로 하여 상기 LDD층의 에지부분이 노출되도록 상기 제2 반도체층을 식각하여 LDD 영역을 정의한 후, 나머지 감광막을 완전히 제거하는 단계; 및
    상기 활성층을 포함한 기판의 전면에 게이트 절연막을 증착하는 단계를 포함하되,
    상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 반도체층, LDD층 및 제2 반도체층을 다결정화시키는 박막트랜지스터의 제조방법.
  5. 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서,
    기판 상에 제1 반도체층, LDD층 및 제2 반도체층을 순차적으로 적층한 후, 정의될 채널 영역 부분이 하프-톤으로 구성된 감광막 패턴을 마스크로 하여 활성층을 형성하는 단계;
    상기 하프-톤 영역의 활성층이 노출될 때까지 상기 감광막을 일정두께만큼 전체적으로 제거하고, 상기 활성층을 식각하여 채널 영역 및 LDD 영역을 정의한 후, 나머지 감광막을 완전히 제거하는 단계; 및
    상기 활성층을 포함한 기판의 전면에 게이트 절연막을 증착하는 단계를 포함하되,
    상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 반도체층, LDD층 및 제2 반도체층을 다결정화시키는 박막트랜지스터의 제조방법.
  6. 제4 항 또는 제5 항에 있어서,
    상기 제1 반도체층은 비도핑된 비정질실리콘(a-Si) 또는 다결정실리콘(poly-Si)으로 형성하며, 상기 제2 반도체층은 불순물이 도핑된 비정질실리콘(n+/p+ a-Si) 또는 다결정질 실리콘(n+/p+ poly-Si)으로 형성하며, 상기 LDD층은 상기 제2 반도체층보다 낮은 도핑농도를 갖도록 불순물이 도핑된 비정질실리콘(n-/p- a-Si) 또는 다결정질 실리콘(n-/p- poly-Si)으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제1 항, 제2 항, 제4 항 또는 제5 항 중 어느 한 항에 있어서,
    상기 기판 및 제1 반도체층 사이에 버퍼층을 더 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제1 항, 제2 항, 제4 항 또는 제5 항 중 어느 한 항에 있어서,
    상기 채널 영역은 상기 제1 반도체층의 소정깊이까지 상기 활성층을 식각하여 정의하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제1 항, 제2 항, 제4 항 또는 제5 항 중 어느 한 항에 있어서,
    상기 채널 영역의 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 게이트 절연막의 전면에 층간 절연막을 형성한 후, 컨택홀 형성용 마스크를 통해 정의된 소오스/드레인 영역의 제2 반도체층이 각각 노출되도록 상기 층간 절연막 및 게이트 절연막을 식각하여 제1 및 제2 컨택홀을 형성하는 단계;
    상기 제1 및 제2 컨택홀을 통해 상기 노출된 제2 반도체층과 각각 접촉되도록 소오스/드레인 전극을 형성하는 단계;
    상기 소오스/드레인 전극을 포함한 층간 절연막 상에 보호막을 형성한 후, 비아홀 형성용 마스크를 통해 상기 드레인 전극이 노출되도록 상기 보호막을 식각하여 비아홀을 형성하는 단계; 및
    상기 비아홀을 통해 상기 노출된 드레인 전극과 접촉되도록 투명한 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서,
    기판 상에 제1 반도체층을 증착한 후, 제1 감광막 패턴을 통해 상기 제1 반도체층이 서로 이격되도록 패터닝하여 소오스/드레인 영역을 정의하는 단계;
    상기 제1 반도체층을 포함한 기판의 전면에 제2 반도체층 및 게이트 절연막을 순차적으로 적층하는 단계;
    상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 및 제2 반도체층을 다결정화시키는 단계; 및
    제2 감광막 패턴을 통해 상기 게이트 절연막 및 제2 반도체층을 식각하여 상기 기판 상에 활성층을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법.
  11. 디스플레이 장치용 기판에서의 박막트랜지스터를 제조하는 방법에 있어서,
    기판 상에 제1 반도체층을 증착한 후, 제1 감광막 패턴을 통해 상기 제1 반도체층이 서로 이격되도록 패터닝하여 소오스/드레인 영역을 정의하는 단계;
    상기 제1 반도체층을 포함한 기판의 전면에 제2 반도체층을 적층한 후, 제2 감광막 패턴을 통해 상기 제2 반도체층을 식각하여 상기 기판 상에 활성층을 형성하는 단계; 및
    상기 제2 반도체층의 전면에 게이트 절연막을 증착하는 단계를 포함하되,
    상기 게이트 절연막의 증착 전 또는 후에, 결정화 공정을 통해 상기 제1 및 제2 반도체층을 다결정화시키는 박막트랜지스터의 제조방법.
  12. 제10 항 또는 제11 항에 있어서,
    상기 기판 및 제1 반도체층 사이에 버퍼층을 더 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제10 항 또는 제11 항에 있어서,
    상기 제1 반도체층은 불순물이 도핑된 비정질실리콘(n+/p+ a-Si) 또는 다결정질 실리콘(n+/p+ poly-Si)으로 형성하며, 상기 제2 반도체층은 비도핑된 비정질실리콘(a-Si) 또는 다결정실리콘(poly-Si)으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제10 항 또는 제11 항에 있어서,
    상기 채널 영역의 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 게이트 절연막 및 기판의 전면에 층간 절연막을 형성한 후, 컨택홀 형성용 마스크를 통해 정의된 소오스/드레인 영역의 제1 반도체층이 각각 노출되도록 상기 층간 절연막, 게이트 절연막 및 제2 반도체층을 식각하여 제1 및 제2 컨택홀을 형성하는 단계;
    상기 제1 및 제2 컨택홀을 통해 상기 노출된 제1 반도체층과 각각 접촉되도록 소오스/드레인 전극을 형성하는 단계;
    상기 소오스/드레인 전극을 포함한 층간 절연막 상에 보호막을 형성한 후, 비아홀 형성용 마스크를 통해 상기 드레인 전극이 노출되도록 상기 보호막을 식각하여 비아홀을 형성하는 단계; 및
    상기 비아홀을 통해 상기 노출된 드레인 전극과 접촉되도록 투명한 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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