KR20090090623A - Semiconductor device and manufacturing method thereof - Google Patents

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김재헌
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Abstract

A semiconductor device and a manufacturing method thereof are provided to block the diffusion of a metal wiring by forming a diffusion barrier on a contact plug. A lower- contact pulg(105) is formed within a first insulating layer(102) formed on a semiconductor substrate(100). The second insulating layer(106) is formed on an overall structure including the contact plug, and the second insulating layer is etched and the damascene structure in which the top of the lower- contact pulg is exposed is molded. An opening of a void is etched so that it is wider than the center of the void, and the first diffusion barrier layer(104) is formed along the surface of the lower-contact pulg.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and manufacturing method thereof}Semiconductor device and manufacturing method thereof

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 반도체 소자의 콘택 형성시 발생하는 보이드에 의한 소자 불량을 방지하기 위한 반도체 소자 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same for preventing device defects caused by voids generated during contact formation of the semiconductor device.

반도체 소자에서 금속배선 형성방법으로 텅스텐(W)을 플러그로 사용하는 다마신(damascene) 방법이 사용되고 있다. 소자가 고집적화되어 감에 따라, 디자인 률(Design rule) 감소와 함께 프로그램 속도의 발전을 요구하고 있어 비저항이 낮은 구리(Cu)와 저유전 물질을 이용하여 금속배선을 형성하는 방법이 연구되고 있다.In the semiconductor device, a damascene method using tungsten (W) as a plug is used as a method for forming metal wiring. As the devices become more integrated, a method of reducing the design rule and demand for the development of the program speed has been demanded. Therefore, a method of forming a metal wiring using low resistivity copper (Cu) and a low dielectric material has been studied.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1A and 1B are cross-sectional views of a device for explaining a method of manufacturing a semiconductor device according to the prior art.

도 1a를 참조하면, 소자 분리 영역(11)이 형성된 반도체 기판(10) 상에 층간 절연막(12)을 형성한다. 이 후, 제1 층간 절연막(12)을 식각하여 반도체 기판(10)의 활성 영역이 노출되는 콘택홀(13)을 형성한다.Referring to FIG. 1A, an interlayer insulating layer 12 is formed on the semiconductor substrate 10 on which the device isolation region 11 is formed. Thereafter, the first interlayer insulating layer 12 is etched to form a contact hole 13 through which the active region of the semiconductor substrate 10 is exposed.

콘택홀(13)의 측벽에 후속 형성되는 콘택 플러그(15)의 확산을 방지하기 위한 제1 확산 방지막(14)을 형성한다. 이 후, 콘택홀(13)을 도전 물질로 채워 콘택 플러그(15)를 형성한다. 이때 소자의 집적도가 점차 증가함에 따라 콘택홀(13)의 크기도 감소하게 되어 콘택 플러그(15) 내에 보이드(void)가 발생할 수 있다.A first diffusion barrier layer 14 is formed on the sidewall of the contact hole 13 to prevent diffusion of the contact plug 15 formed subsequently. Thereafter, the contact hole 13 is filled with a conductive material to form the contact plug 15. At this time, as the degree of integration of the device gradually increases, the size of the contact hole 13 may also decrease, and voids may occur in the contact plug 15.

도 1b를 참조하면, 콘택 플러그(15)를 포함한 전체 구조 상에 제2 층간 절연막(16)을 형성한 후, 금속 배선을 형성하기 위한 식각 공정을 실시하여 콘택 플러그(15)의 상부가 노출되도록 다마신 트렌치를 형성한다. 이때 식각 공정으로 인하여 콘택 플러그(15) 내에 발생된 보이드가 노출될 수 있다. 이 후, 다마신 트렌치의 측벽에 후속 형성되는 금속 배선의 확산을 방지하기 위한 제2 확산 방지막(17)을 형성한다. 이때 제2 확산 방지막(17)은 노출되는 보이드에 의해 콘택 플러그(15) 상부의 일부분에만 형성될 수 있다.Referring to FIG. 1B, after the second interlayer insulating layer 16 is formed on the entire structure including the contact plug 15, an etching process for forming metal wires is performed to expose the upper portion of the contact plug 15. Form a damascene trench. In this case, the void generated in the contact plug 15 may be exposed due to the etching process. Thereafter, a second diffusion barrier layer 17 is formed on the sidewall of the damascene trench to prevent diffusion of the metal wiring subsequently formed. In this case, the second diffusion barrier layer 17 may be formed only on a portion of the upper portion of the contact plug 15 by the exposed void.

이 후, 제2 확산 방지막(17)을 포함한 전체 구조 상에 금속 배선용 도전막을 증착하여 금속 배선(18)을 형성한다.Thereafter, the conductive film for metal wiring is deposited on the entire structure including the second diffusion barrier film 17 to form the metal wiring 18.

상술한 종래 기술에 따르면, 저항값을 감소시키기 위하여 구리를 사용하여 금속 배선(18)을 형성할 경우 콘택 플러그(15)와의 계면 전체에 제2 확산 방지막(17)이 형성되지 않아 구리 물질이 확산된다. 이는 소자 분리 영역 및 활성 영역까지 확산되어 소자의 불량을 발생시킨다. 즉, 콘택 플러그들 사이로 확산되어 콘택간의 브릿지(bridge) 현상을 야기시켜 소자의 불량률을 증가시키며, 누설 전류 패스를 형성하여 소자의 전기적 특성을 저하시킨다.According to the above-described prior art, when the metal wiring 18 is formed using copper to reduce the resistance value, the second diffusion barrier layer 17 is not formed in the entire interface with the contact plug 15, so that the copper material is diffused. do. This spreads to the device isolation region and the active region, resulting in device failure. That is, diffusion between the contact plugs causes a bridge phenomenon between the contacts, thereby increasing the defective rate of the device, and forming a leakage current path to reduce the electrical characteristics of the device.

본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 금속 배선 형성 공정시 콘택 플러그를 형성한 후, 식각 공정을 실시하여 콘택 플러그 내부의 보이드를 노출 시킨후, 확산 방지막 및 콘택 플러그를 재차 증착하여 보이드 부분을 채워 후속 형성되는 금속 배선 형성을 위한 확산 방지막을 콘택 플러그 상부에 형성함으로써, 금속 배선의 확산을 방지할 수 있는 반도체 소자 및 그것의 제조 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to form a contact plug in a metal wiring formation process of a semiconductor device, and then perform an etching process to expose the voids in the contact plug, and then deposit the diffusion barrier and the contact plug again to form the void part. The present invention provides a semiconductor device capable of preventing the diffusion of metal wires and a method of manufacturing the same, by forming a diffusion barrier film on the contact plug to form a metal wire to be subsequently formed.

본 발명의 일실시 예에 따른 반도체 소자는 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막을 관통하여 형성된 콘택 플러그와, 상기 콘택 플러그를 포함한 전체 구조 상에 형성된 제2 절연막과, 상기 제2 절연막을 관통하여 상기 콘택 플러그 상에 형성된 금속 배선, 및 상기 금속 배선의 저면 및 측벽에 형성된 제1 확산 방지막을 포함하며, 상기 콘택 플러그는 하부 콘택 플러그와 상부 콘택 플러그의 적층으로 구성된다.A semiconductor device according to an embodiment of the present invention includes a first insulating film formed on a semiconductor substrate, a contact plug formed through the first insulating film, a second insulating film formed on the entire structure including the contact plug, and the first insulating film. 2, a metal wire formed on the contact plug through the insulating film, and a first diffusion barrier layer formed on the bottom and sidewalls of the metal wire, wherein the contact plug is formed of a stack of a lower contact plug and an upper contact plug.

상기 하부 콘택 플러그와 상부 콘택 플러그의 접촉 계면 사이에 형성된 제2 확산 방지막을 더 포함한다.And a second diffusion barrier formed between the contact interface of the lower contact plug and the upper contact plug.

본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 형성된 제1 절연막 내에 하부 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그를 포함한 전체 구조 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 식각하여 상기 하부 콘택 플러그의 상부가 노출되는 다마신 구조를 형성하는 단계와, 식각 공정을 실시하여 상기 하부 콘택 플러그 내부의 보이드를 노출시키되, 상기 보이드의 개구부가 보이드의 중심부보다 넓도록 식각하는 단계와, 상기 하부 콘택 플러그의 표면을 따라 제1 확산 방지막을 형성하는 단계, 및 상기 제1 확산 방지막을 포함한 전체 구조 상에 도전물질을 형성한 후, 상기 제2 절연막이 노출되도록 식각하여 금속 배선을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a lower contact plug in a first insulating film formed on a semiconductor substrate, forming a second insulating film on an entire structure including the contact plug, Etching the second insulating layer to form a damascene structure exposing an upper portion of the lower contact plug, and performing an etching process to expose a void inside the lower contact plug, wherein the opening of the void is greater than the center of the void. Etching to widen, forming a first diffusion barrier along the surface of the lower contact plug, and forming a conductive material on the entire structure including the first diffusion barrier, so that the second insulating layer is exposed. Etching to form metal wires.

상기 제1 확산 방지막을 형성한 후, 상기 제1 확산 방지막의 요(凹)부 저면에 상부 콘택 플러그를 형성하는 단계, 및 상기 상부 콘택 플러그를 포함한 전체 구조 상에 제2 확산 방지막을 형성하는 단계를 더 포함한다.After forming the first diffusion barrier layer, forming an upper contact plug on a bottom surface of the recess of the first diffusion barrier layer, and forming a second diffusion barrier layer on the entire structure including the upper contact plug. It further includes.

상기 금속 배선은 구리로 형성하며, 상기 하부 콘택 플러그 및 상기 상부 콘택 플러그는 텅스텐으로 형성한다.The metal wire is formed of copper, and the lower contact plug and the upper contact plug are formed of tungsten.

본 발명의 일실시 예에 따르면 반도체 소자의 금속 배선 형성 공정시 콘택 플러그를 형성한 후, 식각 공정을 실시하여 콘택 플러그 내부의 보이드를 노출 시킨후, 확산 방지막 및 콘택 플러그를 재차 증착하여 보이드 부분을 채워 후속 형성되는 금속 배선 형성을 위한 확산 방지막을 콘택 플러그 상부에 형성함으로써, 금속 배선의 확산을 방지할 수 있는 반도체 소자 및 그것의 제조 방법을 제공하는 데 있다.According to an embodiment of the present invention, after forming the contact plug in the metal wiring formation process of the semiconductor device, the etching process is performed to expose the voids in the contact plug, and then the diffusion barrier and the contact plug are deposited again to form the void portion. The present invention provides a semiconductor device capable of preventing the diffusion of metal wires and a method of manufacturing the same, by forming a diffusion barrier film on the contact plug to form a metal wire to be subsequently formed.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2a 내지 도 2e는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A through 2E are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 통상의 소자 분리 공정을 실시하여 반도체 기판(100) 내에 소자 분리 영역(101)을 형성한다. 소자 분리 영역(101)을 제외한 영역을 활성 영역으로 정의한다. 도면으로 도시되진 않았지만, 반도체 기판(100)의 활성 영역 상에는 통상적인 공정을 이용하여 게이트 패턴 또는 소스/드레인 영역등과 같은 접합 영역을 형성한다.Referring to FIG. 2A, a device isolation region 101 is formed in the semiconductor substrate 100 by performing a normal device isolation process. A region except the device isolation region 101 is defined as an active region. Although not shown in the drawings, a junction region, such as a gate pattern or a source / drain region, is formed on the active region of the semiconductor substrate 100 using a conventional process.

이 후, 소자 분리 영역(101)을 포함한 전체 구조 상에 제1 층간 절연막(102)을 형성한다. 제1 층간 절연막(102)은 산화막으로 형성하는 것이 바람직하다. 이 후, 식각 공정을 실시하여 반도체 기판(100)의 활성 영역 일부(게이트 패턴 상부 또는 접합 영역)가 노출되는 콘택홀(103)을 형성한다.Thereafter, the first interlayer insulating film 102 is formed over the entire structure including the device isolation region 101. The first interlayer insulating film 102 is preferably formed of an oxide film. Subsequently, an etching process is performed to form a contact hole 103 exposing a part of the active region (top gate pattern or junction region) of the semiconductor substrate 100.

도 2b를 참조하면, 콘택홀(103)의 측벽에 제1 확산 방지막(104)을 형성한다. 이 후, 제1 확산 방지막(104)이 형성된 콘택홀(103)을 도전 물질로 채워 하부 콘택 플러그(105)를 형성한다. 하부 콘택 플러그(105)는 콘택홀(103)을 포함한 전체 구조 상에 텅스텐(W)막을 증착 한 후, 제1 층간 절연막(102)이 노출되도록 식각 공정(예를 들어 화학 기계적 연마 공정(Chemical Mechanical Polishing))을 실시하여 형성한다.Referring to FIG. 2B, the first diffusion barrier layer 104 is formed on the sidewall of the contact hole 103. Thereafter, the contact hole 103 in which the first diffusion barrier layer 104 is formed is filled with a conductive material to form a lower contact plug 105. The lower contact plug 105 is formed by depositing a tungsten (W) film on the entire structure including the contact hole 103 and then etching (eg, chemical mechanical polishing) to expose the first interlayer insulating film 102. Polishing)) to form.

이때 하부 콘택 플러그(105) 내에 보이드가 노출될 수 있다. 노출된 보이드는 개구부가 보이드의 중심부 보다 좁게 형성되어 후속 형성되는 확산 방지막이 하부 콘택 플러그(105)의 전체 노출면에 형성되지 않는다.In this case, a void may be exposed in the lower contact plug 105. The exposed voids are formed such that the openings are narrower than the center of the voids, so that the subsequent diffusion barriers are not formed on the entire exposed surface of the lower contact plug 105.

도 2c를 참조하면, 하부 콘택 플러그(105)를 포함한 전체 구조 상에 제2 층간 절연막(106)을 형성한다. 제2 층간 절연막(106)은 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 2C, a second interlayer insulating layer 106 is formed on the entire structure including the lower contact plug 105. The second interlayer insulating film 106 is preferably formed of an oxide film.

이 후, 후속 금속 배선을 형성하기 위한 다마신 구조를 형성하기 위하여 식각 공정을 실시하여 하부 콘택 플러그(105)의 상부를 노출시킨다.Thereafter, an etching process is performed to form a damascene structure for forming subsequent metal wirings, thereby exposing an upper portion of the lower contact plug 105.

이 후, 노출되는 하부 콘택 플러그(105)의 상부를 식각하여 내부에 발생된 보이드를 노출시킨다. 이때 식각 공정으로 인하여 보이드 부분이 노출되면서 발생하는 행(hang)부분이 식각되어 제거되어 개구부를 넓히도록 실시하는 것이 바람직하다. 즉, 노출되는 하부 콘택 플러그(105)의 상부면이 오목한 반원 형태가 되도록 형성하는 것이 바람직하다. 이는 후속 형성되는 확산 방지막의 균일성 및 후속 형 성되는 상부 콘택 플러그를 보이드 없이 형성하기 위함이다.Thereafter, the upper portion of the lower contact plug 105 that is exposed is etched to expose the voids generated therein. In this case, it is preferable that the hang part generated while the void part is exposed by the etching process is etched and removed to widen the opening. That is, the upper surface of the lower contact plug 105 to be exposed is preferably formed to be a concave semi-circular shape. This is for forming the uniformity of the subsequently formed diffusion barrier film and the upper contact plug formed subsequently without voids.

도 2d를 참조하면, 보이드가 노출된 하부 콘택 플러그(105)를 포함한 전체 구조 상에 제2 확산 방지막(107)을 형성한다. 이 후, 제2 확산 방지막(107)을 포함한 전체 구조 상에 도전 물질을 증착한 후, 식각 공정을 실시하여 콘택홀에 잔류시켜 상부 콘택 플러그(108)를 형성한다. 좀더 자세하게는 제2 확산 방지막(107)의 요(凹)부에 도전 물질을 제1 층간 절연막(102)의 높이보다 낮게 잔류시켜 상부 콘택 플러그(108)를 형성한다. 상부 콘택 플러그(108)는 하부 콘택 플러그(105)와 같은 물질로 형성하는 것이 바람직하다.Referring to FIG. 2D, a second diffusion barrier layer 107 is formed on the entire structure including the lower contact plug 105 with the voids exposed. Thereafter, after the conductive material is deposited on the entire structure including the second diffusion barrier layer 107, an etching process is performed to remain in the contact hole to form the upper contact plug 108. More specifically, the upper contact plug 108 is formed by leaving the conductive material lower than the height of the first interlayer insulating layer 102 in the recessed portion of the second diffusion barrier layer 107. The upper contact plug 108 is preferably formed of the same material as the lower contact plug 105.

도 2e를 참조하면, 상부 콘택 플러그(108)를 포함한 전체 구조 상에 제3 확산 방지막(109)를 형성한다. 이 후, 제3 확산 방지막(109)을 포함한 전체 구조 상에 도전 물질을 채운 후, 제2 층간 절연막(106)의 상부면이 노출되도록 식각하여 금속 배선(110)을 형성한다. 금속 배선(110)은 구리를 이용하여 형성하는 것이 바람직하다.Referring to FIG. 2E, a third diffusion barrier layer 109 is formed on the entire structure including the upper contact plug 108. Thereafter, the conductive material is filled on the entire structure including the third diffusion barrier layer 109, and then the metal wiring 110 is formed by etching the exposed upper surface of the second interlayer insulating layer 106. It is preferable to form the metal wiring 110 using copper.

제3 확산 방지막(109)은 보이드 영역을 상부 콘택 플러그(108)로 채워 평탄한 상부 콘택 플러그(108) 상부에 형성됨으로 후속 형성되는 금속 배선(110)의 확산을 효과적으로 방지할 수 있다.The third diffusion barrier layer 109 may be formed on the flat upper contact plug 108 by filling the void region with the upper contact plug 108 to effectively prevent the diffusion of the metal wiring 110 formed subsequently.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1A and 1B are cross-sectional views of a device for explaining a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A through 2E are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of Signs for Main Parts of Drawings>

100 : 반도체 기판 101 : 소자 분리 영역100 semiconductor substrate 101 device isolation region

102 : 제1 층간 절연막 103 : 콘택홀102: first interlayer insulating film 103: contact hole

104 : 제1 확산 방지막 105 : 하부 콘택 플러그104: first diffusion barrier film 105: lower contact plug

106 : 제2 층간 절연막 107 : 제2 확산 방지막106: second interlayer insulating film 107: second diffusion barrier film

108 : 상부 콘택 플러그 109 : 제3 확산 방지막108: upper contact plug 109: third diffusion barrier film

110 : 금속 배선110: metal wiring

Claims (9)

반도체 기판 상에 형성된 제1 절연막 내에 하부 콘택 플러그를 형성하는 단계;Forming a lower contact plug in a first insulating film formed on the semiconductor substrate; 상기 콘택 플러그를 포함한 전체 구조 상에 제2 절연막을 형성하는 단계;Forming a second insulating film on the entire structure including the contact plug; 상기 제2 절연막을 식각하여 상기 하부 콘택 플러그의 상부가 노출되는 다마신 구조를 형성하는 단계;Etching the second insulating layer to form a damascene structure exposing an upper portion of the lower contact plug; 식각 공정을 실시하여 상기 하부 콘택 플러그 내부의 보이드를 노출시키되, 상기 보이드의 개구부가 보이드의 중심부보다 넓도록 식각하는 단계;Performing an etching process to expose the voids in the lower contact plugs, but etching the openings of the voids to be wider than the center of the voids; 상기 하부 콘택 플러그의 표면을 따라 제1 확산 방지막을 형성하는 단계; 및Forming a first diffusion barrier along a surface of the lower contact plug; And 상기 제1 확산 방지막을 포함한 전체 구조 상에 도전물질을 형성한 후, 상기 제2 절연막이 노출되도록 식각하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.After forming a conductive material on the entire structure including the first diffusion barrier layer, etching the second insulating layer to expose the second insulating layer to form a metal wiring. 제 1 항에 있어서,The method of claim 1, 상기 제1 확산 방지막을 형성한 후,After forming the first diffusion barrier, 상기 제1 확산 방지막의 요(凹)부 저면에 상부 콘택 플러그를 형성하는 단계; 및Forming an upper contact plug on a bottom surface of the recessed portion of the first diffusion barrier layer; And 상기 상부 콘택 플러그를 포함한 전체 구조 상에 제2 확산 방지막을 형성하 는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a second diffusion barrier layer on the entire structure including the upper contact plug. 제 1 항에 있어서,The method of claim 1, 상기 금속 배선은 구리로 형성하는 반도체 소자의 제조 방법.The metal wiring is a method of manufacturing a semiconductor device formed of copper. 제 2 항에 있어서,The method of claim 2, 상기 하부 콘택 플러그 및 상기 상부 콘택 플러그는 텅스텐으로 형성하는 반도체 소자의 제조 방법.And the lower contact plug and the upper contact plug are formed of tungsten. 반도체 기판 상에 형성된 제1 절연막 내에 하부 콘택 플러그를 형성하는 단계;Forming a lower contact plug in a first insulating film formed on the semiconductor substrate; 상기 콘택 플러그를 포함한 전체 구조 상에 제2 절연막을 형성하는 단계;Forming a second insulating film on the entire structure including the contact plug; 상기 제2 절연막을 식각하여 상기 하부 콘택 플러그의 상부가 노출되는 다마신 구조를 형성하는 단계;Etching the second insulating layer to form a damascene structure exposing an upper portion of the lower contact plug; 식각 공정을 실시하여 상기 하부 콘택 플러그 내부의 보이드를 노출시키되, 후속 형성되는 도전 물질내의 보이드가 발생하지 않도록 상기 보이드의 개구부가 보이드의 중심부보다 넓도록 식각하는 단계;Performing an etching process to expose the voids in the lower contact plugs, but etching the openings of the voids to be wider than the centers of the voids so that voids in subsequent conductive materials do not occur; 상기 하부 콘택 플러그를 포함한 전체 구조 상에 상부 콘택 플러그를 형성하는 단계;Forming an upper contact plug on the entire structure including the lower contact plug; 상기 상부 콘택 플러그를 포함한 전체 구조 상에 제1 확산 방지막을 형성하는 단계; 및Forming a first diffusion barrier over the entire structure including the upper contact plug; And 상기 제1 확산 방지막을 포함한 전체 구조 상에 도전물질을 형성한 후, 상기 제2 절연막이 노출되도록 식각하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.After forming a conductive material on the entire structure including the first diffusion barrier layer, etching the second insulating layer to expose the second insulating layer to form a metal wiring. 제 5 항에 있어서,The method of claim 5, wherein 상기 금속 배선은 구리로 형성하는 반도체 소자의 제조 방법.The metal wiring is a method of manufacturing a semiconductor device formed of copper. 제 5 항에 있어서,The method of claim 5, wherein 상기 하부 콘택 플러그 및 상기 상부 콘택 플러그는 텅스텐으로 형성하는 반도체 소자의 제조 방법.And the lower contact plug and the upper contact plug are formed of tungsten. 반도체 기판 상에 형성된 제1 절연막;A first insulating film formed on the semiconductor substrate; 상기 제1 절연막을 관통하여 형성된 콘택 플러그;A contact plug formed through the first insulating film; 상기 콘택 플러그를 포함한 전체 구조 상에 형성된 제2 절연막;A second insulating film formed on the entire structure including the contact plug; 상기 제2 절연막을 관통하여 상기 콘택 플러그 상에 형성된 금속 배선; 및A metal wire formed on the contact plug through the second insulating film; And 상기 금속 배선의 저면 및 측벽에 형성된 제1 확산 방지막을 포함하며,A first diffusion barrier formed on a bottom surface and a sidewall of the metal wiring; 상기 콘택 플러그는 하부 콘택 플러그와 상부 콘택 플러그의 적층으로 구성된 반도체 소자.The contact plug may include a stack of lower contact plugs and upper contact plugs. 제 8 항에 있어서,The method of claim 8, 상기 하부 콘택 플러그와 상부 콘택 플러그의 접촉 계면 사이에 형성된 제2 확산 방지막을 더 포함하는 반도체 소자.And a second diffusion barrier layer formed between the contact interface of the lower contact plug and the upper contact plug.
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