KR20110119050A - Method for manufacturing semiconductor device - Google Patents

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KR20110119050A KR1020100038525A KR20100038525A KR20110119050A KR 20110119050 A KR20110119050 A KR 20110119050A KR 1020100038525 A KR1020100038525 A KR 1020100038525A KR 20100038525 A KR20100038525 A KR 20100038525A KR 20110119050 A KR20110119050 A KR 20110119050A
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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to prevent disconnection between a metal wiring and a metal contact by filling conductive materials after a contact hole is formed by etching a lower insulation layer. CONSTITUTION: An insulation layer(210) is formed on a semiconductor substrate(200). A hole is formed by etching the insulation layer. A spacer(250) is formed on the sidewall of the hole. The contact hole is formed by etching the insulation layer using a spacer as a mask. A first contact(270) is formed by depositing conductive materials in the contact hole.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}Method for Manufacturing Semiconductor Device {Method for Manufacturing Semiconductor Device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 금속 콘택에서의 보잉(bowing) 또는 심(seam) 현상을 방지할 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing bowing or seam in a metal contact in manufacturing a highly integrated semiconductor device.

일반적으로, 반도체 소자에는 소자와 소자 간 또는 배선과 배선 간을 전기적으로 연결하기 위해 금속 배선이 형성되며, 상부 금속 배선과 하부 금속 배선 간의 연결을 위해 콘택 플러그가 형성된다.In general, a metal wire is formed in the semiconductor device to electrically connect the device and the device or between the wiring and the wire, and a contact plug is formed for the connection between the upper metal wire and the lower metal wire.

상기 금속 배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)을 주로 이용하여 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속 동작 소자에서 RC 신호지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속 배선 물질로 사용하고자 하는 연구가 진행되고 있다.As the material of the metal wiring, aluminum (Al) and tungsten (W) having excellent electrical conductivity have been mainly used, and in recent years, the RC signal delay in high-integrated high-speed operation devices has much higher electrical conductivity and lower resistance than the aluminum and tungsten. Research into using copper (Cu) as a next-generation metal wiring material that can solve the problem is being conducted.

그런데, 상기 구리(Cu)의 경우 배선 형태를 만들기 위하여 건식 식각 방법이 용이하지 않기 때문에 구리(Cu)로 금속 배선을 형성하기 위해서는 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. 다마신 금속 배선 공정은 층간 절연막을 식각해서 다마신 패턴을 형성하고, 상기 다마신 패턴을 구리막으로 매립하여 금속 배선을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.However, in the case of copper (Cu), a dry etching method is not easy to form a wiring form, and thus a new process technology called damascene is used to form metal wirings from copper (Cu). The damascene metal wiring process is a technique of forming a damascene pattern by etching an interlayer insulating film, and forming the metal wiring by embedding the damascene pattern with a copper film, and a single-damascene process and a dual-difference process. It can be divided into dual-Damascene process.

이러한 다마신 공정의 적용하는 경우에는 다층 금속 배선에서 상층 금속 배선, 그리고 상기 상층 금속 배선과 하층 금속 배선을 콘택시키기 위한 콘택 플러그를 동시에 형성할 수 있을 뿐 아니라, 금속 배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.In the case of applying the damascene process, not only the upper metal wiring and the contact plug for contacting the upper metal wiring and the lower metal wiring in the multilayer metal wiring can be formed at the same time, but also the steps generated by the metal wiring can be eliminated. There is an advantage in facilitating subsequent processes as it can.

또한, 상기 금속 배선 물질로 구리(Cu)를 적용하는 경우에는 알루미늄(Al)을 적용하는 경우와 달리 층간 절연막을 통해 기판으로의 구리(Cu) 성분이 확산 된다. 상기 확산된 구리(Cu) 성분은 실리콘으로 이루어진 반도체 기판 내에서 딥 레벨(Deep Level) 불순물로서 작용하여 누설 전류를 유발하므로, 상기 구리(Cu)를 이용한 금속 배선막과 층간절연막의 접촉 계면에 확산방지막(Diffusion Barrier)을 형성해주어야 한다.In addition, when copper (Cu) is applied as the metal wiring material, unlike the case where aluminum (Al) is applied, the copper (Cu) component is diffused to the substrate through the interlayer insulating film. Since the diffused copper (Cu) component acts as a deep level impurity in a semiconductor substrate made of silicon to induce a leakage current, the diffused copper (Cu) component diffuses at the contact interface between the metal wiring film and the interlayer insulating film using the copper (Cu). Diffusion Barrier should be formed.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a 및 도 1b를 참조하면, 반도체 기판(100) 상에 제 1 절연막(110)을 형성한다. 제 1 절연막(110)을 포함한 전면에 감광막(미도시)을 형성한 후, 제 1 금속 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 이용하여 반도체 기판(100)이 노출될 때까지 제 1 절연막(110)을 식각하여 제 1 콘택홀(115)을 형성한다. 이때 제 1 콘택홀(115)을 형성하기 위한 제 1 절연막(110)을 식각할 시 제 1 콘택홀(115) 상부에 보잉(130, bowing) 현상이 발생한다. 이러한 보잉 현상은 보이드(Void) 또는 심(seam) 종류의 불량 현상이다.1A and 1B, the first insulating layer 110 is formed on the semiconductor substrate 100. After the photoresist film (not shown) is formed on the entire surface including the first insulating layer 110, a photoresist pattern (not shown) is formed by an exposure and development process using a first metal contact mask. The first contact hole 115 is formed by etching the first insulating layer 110 until the semiconductor substrate 100 is exposed using the photoresist pattern as an etching mask. In this case, when etching the first insulating layer 110 for forming the first contact hole 115, a bowing phenomenon occurs on the first contact hole 115. This bowing phenomenon is a void or seam defect.

이후, 제 1 콘택홀(115)을 포함한 전면에 도전 물질을 증착한 후, 도전 물질을 평탄화 식각(Chemical Mechanical Polishing)하여 제 1 금속 콘택(120)을 형성한다. 이때, 평탄화 식각 공정으로 인하여 보잉(130)이 노출되어 후속 공정 시 노출된 보잉(130)으로 구리 물질이 이동하는 불량이 발생한다.Thereafter, the conductive material is deposited on the entire surface including the first contact hole 115, and then the conductive material is planarized to form the first metal contact 120. At this time, a defect occurs in that the copper material is moved to the exposed boeing 130 during the subsequent process due to exposure of the boeing 130 due to the planarization etching process.

도 1c를 참조하면, 제 1 금속 콘택(120)을 포함한 전면에 금속 배선(140)을 형성한다. 이때, 금속 배선(140)은 구리(Cu)막으로 형성한다.Referring to FIG. 1C, the metal wire 140 is formed on the front surface including the first metal contact 120. At this time, the metal wiring 140 is formed of a copper (Cu) film.

다음에는, 금속 배선(140) 상에 제 2 절연막(150)을 형성한다. 제 2 절연막(150) 상에 감광막(미도시)을 형성한 후, 제 2 금속 콘택 마스크를 이용한 노광 및 현상 공정으로 금속 배선(140)이 노출될 때까지 제 2 절연막(150)을 식각하여 제 2 콘택홀(155)을 형성한다.Next, the second insulating film 150 is formed on the metal wire 140. After forming the photoresist film (not shown) on the second insulating film 150, the second insulating film 150 is etched until the metal wiring 140 is exposed by the exposure and development process using the second metal contact mask. 2 contact hole 155 is formed.

이후, 제 2 콘택홀(155)을 포함한 전면에 도전 물질을 증착한 후, 도전 물질을 평탄화 식각하여 제 2 금속 콘택(160)을 형성한다.Thereafter, the conductive material is deposited on the entire surface including the second contact hole 155, and then the conductive material is flattened and etched to form the second metal contact 160.

후속 공정 시 VPP 전계가 흐름에 따라 제 1 금속 콘택(120)과 제 2 금속 콘택(155) 사이의 금속 배선(140)의 구리(Cu) 물질이 보잉(130)으로 분리(migration)되거나 이탈되어 제 1 금속 콘택(120)과 제 2 금속 콘택(160)이 금속 배선(140)을 통해 서로 연결되지 않는 불량이 발생하는 문제점이 있다.In a subsequent process, as the VPP electric field flows, copper (Cu) material of the metal wiring 140 between the first metal contact 120 and the second metal contact 155 may be migrated to or separated from the boeing 130. There is a problem that a defect occurs in which the first metal contact 120 and the second metal contact 160 are not connected to each other through the metal wire 140.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 금속 배선의 구리(Cu) 물질이 금속 콘택의 보잉(bowing) 영역 또는 심(seam)으로 유입되는 문제를 방지하기 위하여 절연막을 일부 식각하여 홀(Hole)을 형성한 다음에 홀의 측벽에 스페이서를 형성한 후, 하부의 절연막을 식각하여 콘택홀을 형성하고 도전 물질을 매립하여 금속 콘택을 형성함으로써 금속 배선의 구리(Cu) 물질이 금속 콘택으로 이동되어 금속 배선과 금속 콘택이 서로 연결되지 않는 불량을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.In order to solve the above-mentioned conventional problems, the present invention is to partially etch the insulating film in order to prevent a problem that the copper (Cu) material of the metal wiring flows into the bowing area or the seam of the metal contact. After forming a hole, a spacer is formed on the sidewall of the hole, and then a lower insulating film is etched to form a contact hole, and a conductive material is embedded to form a metal contact, thereby moving the copper (Cu) material of the metal wiring to the metal contact. The present invention provides a method of manufacturing a semiconductor device capable of preventing defects in which metal wires and metal contacts are not connected to each other.

본 발명은 반도체 기판상에 절연막을 형성하는 단계, 상기 절연막을 식각하여 홀(Hole)을 형성하는 단계, 상기 홀의 측벽에 스페이서를 형성하는 단계, 상기 스페이서를 마스크로 상기 반도체 기판이 노출될 때까지 상기 절연막을 식각하여 콘택홀을 형성하는 단계 및 상기 콘택홀에 도전물질을 증착하여 제 1 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.The present invention provides a method of forming an insulating film on a semiconductor substrate, forming a hole by etching the insulating film, forming a spacer on a sidewall of the hole, and exposing the semiconductor substrate with the spacer as a mask. And forming a contact hole by etching the insulating layer and depositing a conductive material in the contact hole to form a first contact.

바람직하게는, 상기 절연막을 형성하는 단계와 상기 홀(Hole)을 형성하는 단계 사이에 비정질 탄소층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the method may further include forming an amorphous carbon layer between the forming of the insulating layer and the forming of the hole.

바람직하게는, 상기 홀의 측벽에 스페이서를 형성하는 단계는 상기 홀을 포함한 전면에 스페이서용 물질을 형성하는 단계, 상기 홀의 하부의 상기 절연막이 노출될 때까지 상기 스페이서용 물질을 식각하는 단계를 포함하는 것을 특징으로 한다.Preferably, forming the spacers on the sidewalls of the holes includes forming a spacer material on the front surface including the holes, and etching the spacer material until the insulating film under the hole is exposed. It is characterized by.

바람직하게는, 상기 스페이서용 물질은 질화막(Nitride)을 포함하는 것을 특징으로 한다.Preferably, the spacer material includes a nitride film.

바람직하게는, 상기 스페이서용 물질을 식각하는 단계는 SAC(Self-Aligned Contact) 식각 방법을 이용하는 것을 특징으로 한다.Preferably, the etching of the spacer material is characterized by using a SAC (Self-Aligned Contact) etching method.

바람직하게는, 상기 제 1 콘택을 형성하는 단계 후, 상기 절연막이 노출될 때까지 평탄화 식각(Chemical Mechanical Polishing)하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, after the forming of the first contact, the method may further include planarizing etching (Chemical Mechanical Polishing) until the insulating layer is exposed.

바람직하게는, 상기 도전물질은 텅스텐(w)을 포함하는 것을 특징으로 한다.Preferably, the conductive material is characterized in that it comprises tungsten (w).

바람직하게는, 상기 제 1 콘택을 형성하는 단계 후, 상기 제 1 콘택과 연결된 금속 배선 및 제 2 콘택을 형성하는 단계를 더 포함한다.Preferably, after the forming of the first contact, the method further includes forming a metal wire and a second contact connected to the first contact.

본 발명은 금속 배선의 구리(Cu) 물질이 금속 콘택의 보잉(bowing) 영역 또는 심(seam)으로 유입되는 문제를 방지하기 위하여 절연막을 일부 식각하여 홀(Hole)을 형성한 다음에 홀의 측벽에 스페이서를 형성한 후, 하부의 절연막을 식각하여 콘택홀을 형성하고 도전 물질을 매립하여 금속 콘택을 형성함으로써 금속 배선의 구리(Cu) 물질이 금속 콘택으로 이동되어 금속 배선과 금속 콘택이 서로 연결되지 않는 불량을 방지할 수 있는 장점이 있다.In order to prevent a problem in which copper (Cu) material of the metal wiring flows into the bowing area or seam of the metal contact, the insulating layer is partially etched to form a hole, and then a hole is formed on the sidewall of the hole. After forming the spacer, the lower insulating film is etched to form a contact hole, and the conductive material is filled to form a metal contact, thereby moving the copper (Cu) material of the metal wiring to the metal contact so that the metal wiring and the metal contact are not connected to each other. There is an advantage that can prevent the failure.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 2a를 참조하면, 반도체 기판(200) 상에 제 1 절연막(210) 및 비정질 탄소층(220)을 순차적으로 형성한다. 이때 비정질 탄소층(220)은 배리어(Barrier)막 역할을 하여 하부의 제 1 절연막(210)을 보호하는 역할을 한다.Referring to FIG. 2A, the first insulating layer 210 and the amorphous carbon layer 220 are sequentially formed on the semiconductor substrate 200. In this case, the amorphous carbon layer 220 serves as a barrier film to protect the lower first insulating film 210.

다음에는, 비정질 탄소층(220)을 포함한 전면에 감광막(미도시)을 형성한 후, 홀(Hole) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 비정질 탄소층(220) 및 제 1 절연막(210)을 일부 식각하여 홀(230, hole)을 형성한다.Next, after forming a photoresist film (not shown) on the entire surface including the amorphous carbon layer 220, a photoresist pattern (not shown) is formed by an exposure and development process using a hole mask. A hole 230 is formed by partially etching the amorphous carbon layer 220 and the first insulating layer 210 using the photoresist pattern as an etching mask.

도 2b 및 도 2c를 참조하면, 홀(230)을 포함한 전면에 스페이서 형성용 물질(240)을 증착한다. 이때, 스페이서용 물질은 질화막(Nitride)으로 형성하는 것이 바람직하다. 2B and 2C, a spacer forming material 240 is deposited on the entire surface including the hole 230. In this case, the material for the spacer is preferably formed of a nitride film (Nitride).

다음에는, 홀(230)의 하부의 제 1 절연막(210) 및 홀(230)의 상부의 비정질 탄소층(220)이 노출될 때까지 스페이서용 물질(240)을 식각하여 홀(230)의 측벽에 스페이서(250, spacer)를 형성한다. 이때, 스페이서용 물질(240)을 식각하여 스페이서(250)를 형성하는 공정은 SAC(Self-Aligned Contact) 식각 방법을 이용하는 것이 바람직하다.Next, the sidewall of the hole 230 is etched by etching the spacer material 240 until the first insulating layer 210 under the hole 230 and the amorphous carbon layer 220 above the hole 230 are exposed. A spacer 250 is formed in the spacer. In this case, the process of forming the spacer 250 by etching the spacer material 240 preferably uses a SAC (Self-Aligned Contact) etching method.

여기서, 스페이서(250)는 후속 공정 중 콘택홀의 형성 시 콘택홀 상부의 보잉(bowing) 불량이나 심(seam) 불량을 방지한다. 즉, 스페이서(250)로 인하여 콘택홀 상부의 보잉 또는 심 불량이 형성된 스페이서(250)의 하부에 발생한다.Here, the spacer 250 prevents a bowing failure or a seam failure in the upper portion of the contact hole when the contact hole is formed during the subsequent process. That is, due to the spacer 250, a boeing or seam defect in the upper portion of the contact hole is formed in the lower portion of the spacer 250.

도 2d를 참조하면, 스페이서(250)를 마스크로 이용하여 반도체 기판(200)이 노출될 때까지 제 1 절연막(210)을 식각하여 제 1 콘택홀(260)을 형성한다. 이때, 제 1 콘택홀(260) 형성을 위한 식각 공정 시 발생하는 보잉 현상 또는 심 현상은 스페이서(250)가 보호막 역할을 하여 스페이서(250) 하부에 형성된다. Referring to FIG. 2D, the first insulating layer 210 is etched to form the first contact hole 260 until the semiconductor substrate 200 is exposed using the spacer 250 as a mask. In this case, the bowing phenomenon or the core phenomenon generated during the etching process for forming the first contact hole 260 is formed under the spacer 250 by acting as a protective film.

도 2e를 참조하면, 제 1 콘택홀(260)을 포함한 전면에 도전 물질을 증착한 후, 제 1 절연막(210)이 노출될 때까지 평탄화 식각(Chemical Mechanical Polishing)하여 제 1 금속 콘택(270)을 형성한다.Referring to FIG. 2E, after depositing a conductive material on the entire surface including the first contact hole 260, the first metal contact 270 may be planarized by chemical mechanical polishing until the first insulating layer 210 is exposed. To form.

후속 공정으로 제 1 금속 콘택(270)을 포함한 전면에 금속 배선(미도시)을 형성한다.Subsequent processes form a metal wiring (not shown) on the front surface including the first metal contact 270.

다음에는, 금속 배선(미도시) 상에 제 2 절연막(미도시)을 형성한다. 제 2 절연막 상에 감광막(미도시)을 형성한 후, 제 2 금속 콘택 마스크를 식각 마스크로 금속 배선이 노출될 때까지 제 2 절연막을 식각하여 제 2 콘택홀(미도시)을 형성한다.Next, a second insulating film (not shown) is formed on the metal wiring (not shown). After forming the photoresist film (not shown) on the second insulating film, the second insulating film is etched to form a second contact hole (not shown) until the metal wiring is exposed using the second metal contact mask as an etch mask.

다음에는, 제 2 콘택홀을 포함한 전면에 도전 물질을 증착한 후, 도전 물질을 평탄화 식각하여 제 2 금속 콘택(미도시)을 형성한다.Next, after the conductive material is deposited on the entire surface including the second contact hole, the conductive material is flattened and etched to form a second metal contact (not shown).

이후, 후속 공정에서 VPP 전계가 흐름에 따른 제 1 금속 콘택(270)과 제 2 금속 콘택 사이의 금속 배선의 구리(Cu) 물질이 분리(migration)되거나 이탈되는 현상을 방지하며, 도 2e에서와 같이 보잉(A) 현상이 발생하더라도 스페이서(250)의 하부에 보잉(A) 현상이 발생하기 때문에 구리(Cu) 물질이 보잉된 영역으로 유입되는 현상을 방지하며 제 1 금속 콘택(270)과 제 2 금속 콘택이 금속 배선을 통해 서로 연결되지 않는 불량을 방지할 수 있다.Thereafter, in a subsequent process, a copper (Cu) material of the metal wiring between the first metal contact 270 and the second metal contact as the VPP electric field flows is prevented from being migrated or released, and as shown in FIG. 2E. Even though the bowing (A) phenomenon occurs, the bowing (A) phenomenon occurs at the lower portion of the spacer 250, thereby preventing the copper (Cu) material from flowing into the bowed region and preventing the first metal contact 270 and the first It is possible to prevent defects in which the two metal contacts are not connected to each other through the metal wiring.

전술한 바와 같이, 본 발명은 금속 배선의 구리(Cu) 물질이 제 1 금속 콘택의 보잉(bowing) 영역 또는 심(seam)으로 유입되는 문제를 방지하기 위하여 절연막을 일부 식각하여 홀(Hole)을 형성한 다음에 홀의 측벽에 스페이서를 형성한 후, 하부의 절연막을 식각하여 콘택홀을 형성하고 도전 물질을 매립하여 콘택을 형성함으로써 금속 배선의 구리(Cu) 물질이 금속 콘택으로 이동되어 금속 배선과 금속 콘택이 서로 연결되지 않는 불량을 방지할 수 있는 장점이 있다.As described above, in order to prevent a problem in which copper (Cu) material of the metal wiring is introduced into the bowing area or the seam of the first metal contact, the insulating layer is partially etched to remove the hole. After the formation of the spacers, the spacers are formed on the sidewalls of the holes. Then, the lower insulating film is etched to form contact holes, and the conductive material is embedded to form a contact, thereby moving the copper (Cu) material of the metal wiring to the metal contacts, thereby forming a contact. There is an advantage that can prevent the failure that the metal contacts are not connected to each other.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (8)

반도체 기판상에 절연막을 형성하는 단계;
상기 절연막을 식각하여 홀(Hole)을 형성하는 단계;
상기 홀의 측벽에 스페이서를 형성하는 단계;
상기 스페이서를 마스크로 상기 반도체 기판이 노출될 때까지 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및
상기 콘택홀에 도전물질을 증착하여 제 1 콘택을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming an insulating film on the semiconductor substrate;
Etching the insulating layer to form a hole;
Forming spacers on sidewalls of the holes;
Forming a contact hole by etching the insulating layer until the semiconductor substrate is exposed using the spacer as a mask; And
Depositing a conductive material in the contact hole to form a first contact
And forming a second insulating film on the semiconductor substrate. 제 1 항에 있어서,
상기 절연막을 형성하는 단계와 상기 홀(Hole)을 형성하는 단계 사이에 비정질 탄소층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. The method of claim 1,
And forming an amorphous carbon layer between the step of forming the insulating film and the step of forming the hole. 제 1 항에 있어서,
상기 홀의 측벽에 스페이서를 형성하는 단계는
상기 홀을 포함한 전면에 스페이서용 물질을 형성하는 단계;
상기 홀의 하부의 상기 절연막이 노출될 때까지 상기 스페이서용 물질을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
Forming a spacer on the side wall of the hole
Forming a material for the spacer on the front surface including the hole;
And etching the spacer material until the insulating layer under the hole is exposed. 제 3 항에 있어서,
상기 스페이서용 물질은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. The method of claim 3, wherein
The spacer material is a method of manufacturing a semiconductor device, characterized in that it comprises a nitride (Nitride). 제 3 항에 있어서,
상기 스페이서용 물질을 식각하는 단계는 SAC(Self-Aligned Contact) 식각 방법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 3, wherein
The etching of the material for the spacer is a method of manufacturing a semiconductor device, characterized in that using the Self-Aligned Contact (SAC) etching method. 제 1 항에 있어서,
상기 제 1 콘택을 형성하는 단계 후, 상기 절연막이 노출될 때까지 평탄화 식각(Chemical Mechanical Polishing)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
And forming a first contact, and then performing chemical mechanical polishing until the insulating layer is exposed. 제 1 항에 있어서,
상기 도전물질은 텅스텐(w)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
The conductive material comprises a tungsten (w) method of manufacturing a semiconductor device. 제 1 항에 있어서,
상기 제 1 콘택을 형성하는 단계 후, 상기 제 1 콘택과 연결된 금속 배선 및 제 2 콘택을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.The method of claim 1,
After the forming of the first contact, forming the metal wire and the second contact connected to the first contact.
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