KR20090079732A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 리세스 게이트 구조를 갖는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a recess gate structure.
개발되고 있는 반도체 소자의 디자인 룰이 감소함에 따라 그에 대응하는 게이트의 폭이 감소하고 있고, 이에, 트랜지스터의 채널 길이 감소가 동반되고 있다.As the design rule of the semiconductor device being developed decreases, the width of the gate corresponding thereto decreases, and thus, the channel length of the transistor is accompanied.
이러한 현상은 셀의 누설전류(leakge current) 증가 및 문턱전압이 급격히 낮아지는, 이른바 단채널효과(short channel effect)를 증가시켜서, 결과적으로 소자의 리프레쉬 특성을 저하시기 있다.This phenomenon increases the so-called short channel effect, which increases the leakage current of the cell and rapidly lowers the threshold voltage, and consequently lowers the refresh characteristics of the device.
이에, 채널 길이를 증가시키기 위한 방안으로 반도체 기판의 게이트 형성 영역을 식각하여 홈을 형성한 후, 상기 홈 상에 게이트를 형성하는 공정인, 리세스 게이트 공정이 적용되고 있다.In order to increase the channel length, a recess gate process, which is a process of etching a gate formation region of a semiconductor substrate to form a groove and then forming a gate on the groove, is applied.
상기와 같은 리세스 게이트를 적용하는 반도체 소자는, 식각된 반도체기판 상에 게이트가 형성되는 구조이므로, 전형적인 평면 게이트를 적용하는 경우에 비해 유효채널길이(effective channel length) 를 증가시킬 수 있어서 단채널효과를 개선시킬 수 있는 장점을 가지고 있다.Since the semiconductor device to which the recess gate is applied has a structure in which a gate is formed on the etched semiconductor substrate, the effective channel length can be increased compared to the case of applying a typical planar gate, so that a short channel is used. It has the advantage of improving the effect.
통상, 상기 리세스 게이트 공정시 라디칼(radical) 공정을 이용하여 상기 홈 부분, 즉, 식각된 반도체기판 부분에 게이트 산화막(gate oxide)을 형성하고 있다.In general, a gate oxide is formed in the groove portion, that is, the etched semiconductor substrate, by using a radical process during the recess gate process.
이와 같이, 상기 라디칼 공정에 의해 게이트 산화막을 형성하게 되면 신뢰성 측면에서 우수한 특성을 갖는 게이트 산화막을 얻을 수 있게 된다.As such, when the gate oxide film is formed by the radical process, a gate oxide film having excellent characteristics in terms of reliability can be obtained.
그런데, 상기 라디칼 공정의 특징상 게이트 산화막이 상기 홈의 전면부에 균일한 두께로 형성하게 되면서, 상기 홈의 측벽 부분에도 상기 홈의 바닥 부분에 형성되는 게이트 산화막의 두께와 동일한 얇은 두께의 게이트 산화막이 형성된다.However, the gate oxide film is formed to have a uniform thickness on the front surface of the groove, and the gate oxide film having the same thickness as that of the gate oxide film formed on the bottom portion of the groove is also formed on the front surface of the groove. Is formed.
이처럼, 상기 홈의 측벽 부분에 형성되는 게이트 산화막의 두께가 얇게 형성되면, 상기 홈의 측벽 부분에 게이트 산화막이 두껍게 형성되는 경우에 비해, 정션 누설 전류가 증가하게 되고, 이는 결국 소자의 리프레쉬 특성에 악영향을 미치게 된다.As such, when the thickness of the gate oxide film formed on the sidewall portion of the groove is thin, the junction leakage current increases as compared to the case where the gate oxide film is formed thick on the sidewall portion of the groove, which in turn affects the refresh characteristics of the device. Will adversely affect.
본 발명은 홈의 측벽 부분에 두꺼운 게이트 산화막을 형성할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.An object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming a thick gate oxide film on the sidewall portion of the groove.
본 발명은 반도체기판 내에 형성된 홈의 전면 상에 게이트 산화막을 형성하는 것을 포함하는 반도체 소자의 제조방법에 있어서, 상기 게이트 산화막은 상기 홈의 바닥 부분에 비해 홈의 측벽 부분에 두껍게 형성하는 반도체 소자의 제조방법을 제공한다.In the method of manufacturing a semiconductor device comprising forming a gate oxide film on the entire surface of the groove formed in the semiconductor substrate, the gate oxide film is formed thicker in the sidewall portion of the groove than the bottom portion of the groove It provides a manufacturing method.
또한, 본 발명은, 반도체기판 내에 형성된 홈의 전면 상에 게이트 산화막을 형성하는 것을 포함하는 반도체 소자의 제조방법에 있어서, 상기 게이트 산화막은 접합 영역과 오버랩되는 홈의 측벽 부분에는 두껍게 형성하고, 채널 길이인 홈의 바닥 부분에는 얇게 형성하는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method of manufacturing a semiconductor device comprising forming a gate oxide film on the entire surface of a groove formed in a semiconductor substrate, wherein the gate oxide film is formed thick in the sidewall portion of the groove overlapping the junction region, Provided is a method of manufacturing a semiconductor device that is formed thin in the bottom portion of the groove which is a length.
여기서, 상기 게이트 산화막은 상기 홈의 측벽 부분에 도전막을 형성시킨 상태에서 산화 공정을 수행하여 상기 홈의 측벽 부분에는 두껍게 형성하고, 상기 홈의 바닥 부분에는 얇게 형성하는 것을 특징으로 한다.The gate oxide layer may be thickly formed in the sidewall portion of the groove and thinly formed in the bottom portion of the groove by performing an oxidation process in a state where a conductive film is formed in the sidewall portion of the groove.
상기 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 한다.The conductive film is formed of a polysilicon film.
게다가, 본 발명은, 반도체기판 상에 게이트 형성 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 노출된 반도체기판 부분을 식각하여 제1홈을 형성하는 단계; 상기 제1홈을 포함하여 상기 하드마스크 패턴 상에 도전막을 형성하는 단계; 상기 도전막 및 상기 제1홈 저면의 반도체기판 부분을 식각하여 상기 제1홈의 측벽에 상기 도전막이 스페이서 형태로 잔류되도록 함과 아울러 상기 제1홈을 포함하는 제2홈을 형성하는 단계; 상기 하드마스크 패턴을 제거하는 단계; 상기 제2홈의 전면 상에 상기 제2홈의 바닥 부분에 비해 상기 도전막이 형성된 제2홈의 측벽 부분에 두꺼운 두께를 갖는 게이트 산화막을 형성하는 단계; 상기 게이트 산화막이 형성된 제2홈 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 반도체기판 내에 접합 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In addition, the present invention includes forming a hard mask pattern exposing a gate formation region on a semiconductor substrate; Etching the exposed portion of the semiconductor substrate to form a first groove; Forming a conductive layer on the hard mask pattern including the first groove; Etching the conductive film and the semiconductor substrate portion of the bottom surface of the first groove so that the conductive film remains on the sidewall of the first groove in the form of a spacer, and forming a second groove including the first groove; Removing the hard mask pattern; Forming a gate oxide film on the front surface of the second groove, the gate oxide layer having a thick thickness on the sidewall portion of the second groove in which the conductive film is formed, compared to the bottom portion of the second groove; Forming a gate on a second groove in which the gate oxide film is formed; And forming a junction region in the semiconductor substrate at both sides of the gate.
여기서, 상기 제1홈은 상기 접합 영역의 깊이와 동일한 깊이를 갖도록 형성 하는 것을 특징으로 한다.The first groove may be formed to have the same depth as the depth of the junction region.
상기 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 한다.The conductive film is formed of a polysilicon film.
상기 하드마스크 패턴의 제거는 상기 게이트 산화막을 형성하는 공정 전에 진행하는 선 세정 공정시 수행하는 것을 특징으로 한다.The removal of the hard mask pattern may be performed during the line cleaning process, which is performed before the process of forming the gate oxide layer.
상기 선 세정 공정은 HF와 BOE의 혼합 용액을 사용하는 것을 특징으로 한다.The pre-cleaning process is characterized in using a mixed solution of HF and BOE.
상기 게이트 산화막은 산화 공정으로 형성하는 것을 특징으로 한다.The gate oxide film is formed by an oxidation process.
본 발명은 접합 영역과 오버랩되는 홈의 측벽 부분에 폴리실리콘막을 형성한 후, 게이트 산화 공정을 진행함으로써, 상기 접합 영역과 오버랩되는 홈의 측벽 부분에 형성되는 게이트 산화막의 두께를 증가시킬 수 있다.The present invention can increase the thickness of the gate oxide film formed on the sidewall portion of the groove overlapping the junction region by forming a polysilicon film on the sidewall portion of the groove overlapping the junction region and then performing a gate oxidation process.
따라서, 본 발명은 상기 홈의 측벽 부분에 얇은 두께의 게이트 산화막이 형성되는 경우 보다 누설 전류를 감소시킬 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다.Therefore, the present invention can reduce the leakage current than when a thin gate oxide film is formed on the sidewall portion of the groove, and thus, the refresh characteristics of the device can be improved.
본 발명은 반도체기판 내에 형성된 홈의 표면 상에 게이트 산화막을 형성하는 공정에서, 상기 홈의 바닥 부분에 비해 홈의 측벽 부분에 두꺼운 두께를 갖는 게이트 산화막을 형성한다.In the process of forming the gate oxide film on the surface of the groove formed in the semiconductor substrate, a gate oxide film having a thick thickness is formed on the sidewall portion of the groove compared to the bottom portion of the groove.
바람직하게, 본 발명은 상기 홈의 측벽 부분에 도전막인 폴리실리콘막을 형성시킨 상태에서 게이트 산화막을 형성하기 위한 산화 공정을 수행하여 접합 영역과 오버랩되는 홈의 측벽 부분에는 두껍고, 채널 길이인 홈의 바닥 부분에는 얇은 두께를 갖는 게이트 산화막을 형성한다.Preferably, the present invention performs an oxidation process for forming a gate oxide film in a state in which a polysilicon film, which is a conductive film, is formed in the sidewall portion of the groove, thereby forming a thick, channel-length groove in the sidewall portion of the groove overlapping the junction region. A gate oxide film having a thin thickness is formed in the bottom portion.
이렇게 하면, 상기 접합 영역과 오버랩되는 홈의 측벽 부분에는 두꺼운 두께의 게이트 산화막이 형성되기 때문에, 이 경우, 상기 홈의 측벽 부분에 얇은 두께의 게이트 산화막이 형성되는 경우보다 누설 전류를 감소시킬 수 있다.In this case, since a thick gate oxide film is formed in the sidewall portion of the groove overlapping the junction region, the leakage current can be reduced in this case than in the case where the thin gate oxide film is formed in the sidewall portion of the groove. .
구체적으로, 본 발명은 홈의 측벽 부분에 폴리실리콘막을 형성시킨 후, 산화 공정을 수행하게 되는데, 이때, 산화 공정시 반도체기판에 비해 도핑 농도가 높은 폴리실리콘막이 형성된 홈의 측벽 부분에서 반도체기판의 홈의 저면 부분 보다 산화 성장 속도가 빠르게 진행된다.Specifically, the present invention forms an polysilicon film on the sidewall portion of the groove, and then performs an oxidation process. In this case, the semiconductor substrate is formed on the sidewall portion of the groove on which the polysilicon film having a higher doping concentration is formed than the semiconductor substrate during the oxidation process. Oxidation growth rate is faster than the bottom part of the groove.
그래서, 채널이 형성되는 홈의 바닥 부분 보다 폴리실리콘막이 형성된 홈의 측벽 부분에 더 두꺼운 두께를 갖는 게이트 산화막이 형성하게 된다.Thus, a gate oxide film having a thicker thickness is formed in the sidewall portion of the groove in which the polysilicon film is formed than in the bottom portion of the groove in which the channel is formed.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
자세하게, 도 1 내지 7은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.1 to 7 are cross-sectional views for each process for describing the semiconductor device according to the embodiment of the present invention, which will be described below with reference to the drawings.
도 1을 참조하면, 게이트 형성 영역을 갖는 반도체기판(100) 상에 하드마스크용 절연막(110)을 형성한 후, 상기 하드마스크용 절연막(110) 상에 게이트 형성 영역을 노출시키는 감광막 패턴(120)을 형성한다.Referring to FIG. 1, after forming the hard
도 2를 참조하면, 상기 감광막 패턴(120)을 이용하여 상기 노출된 하드마스크용 절연막을 식각하여 반도체기판(100)을 노출시키는 하드마스크 패턴(111)을 형성한다.Referring to FIG. 2, the exposed hard mask insulating layer is etched using the
그런다음, 상기 감광막 패턴을 공지된 공정에 따라 제거한 후, 상기 하드마스크 패턴(111)을 이용하여 상기 노출된 반도체기판(100)의 게이트 형성 영역 부분을 일부 두께 식각하여 제1홈(131)을 형성한다.Then, after removing the photoresist pattern according to a known process, the portion of the gate formation region of the exposed
상기 제1홈(131)은 후속의 접합 영역의 깊이와 동일한 깊이를 갖도록 형성한다.The
도 3을 참조하면, 상기 제1홈(131)을 포함하여 상기 하드마스크 패턴(111) 상에 도전막(140)을 증착한다. 상기 도전막(140)은 폴리실리콘막으로 증착한다.Referring to FIG. 3, the
도 4를 참조하면, 상기 도전막(140) 및 상기 제1홈(131) 저면의 반도체기판 부분을 식각하여 상기 제1홈(131)의 측벽에 상기 도전막이 스페이서 형태로 잔류되도록 함과 아울러 상기 제1홈을 포함하는 제2홈(132)을 형성한다.Referring to FIG. 4, a portion of the semiconductor substrate on the bottom surface of the
바람직하게, 상기 도전막(140)이 스페이서 형태로 잔류되고, 상기 제1홈(131) 저면의 반도체 기판 부분이 노출되도록 상기 도전막을 식각하고, 연이어, 상기 하드마스크 패턴(111)을 식각 장벽으로 이용하여 상기 노출된 제1홈(131) 저면의 반도체기판 부분을 식각해서 상기 제1홈을 포함하여 상기 제1홈 보다 깊은 깊이를 갖는 제2홈(132)을 형성한다.Preferably, the
도 5를 참조하면, 상기 하드마스크 패턴을 제거한다. 상기 하드마스크 패턴은 후속의 게이트 산화막을 형성하는 공정 전에 진행하는 선 세정(pre cleaning) 공정으로 제거한다.Referring to FIG. 5, the hard mask pattern is removed. The hard mask pattern is removed by a pre-cleaning process that proceeds before the process of forming a subsequent gate oxide film.
상기 세정 공정은 HF와 BOE의 혼합 용액을 사용하여 수행한다.The cleaning process is performed using a mixed solution of HF and BOE.
도 6을 참조하면, 상기 하드마스크 패턴이 제거된 반도체기판에 산화 공정을 수행하여, 상기 제2홈(132)의 전면 상에 게이트 산화막(151)을 형성한다. Referring to FIG. 6, an oxide process is performed on a semiconductor substrate from which the hard mask pattern is removed to form a
여기서, 상기 산화 공정시 반도체기판 부분 보다 도핑 농도가 높은 도전막인 폴리실리콘막 부분에서 산화 속도가 빨리 진행되어서 게이트 산화막은 상기 제2홈의 바닥 부분에 비해 상기 도전막(140)이 형성된 제2홈의 측벽 부분(160)에 두껍게 형성된다.Here, in the oxidation process, the oxidation rate is accelerated in the polysilicon film portion, which is a conductive film having a higher doping concentration than the semiconductor substrate portion, so that the gate oxide film has the second
그래서, 상기 게이트 산화막(151)은 후속의 접합 영역과 오버랩되는 제2홈의 측벽(160) 부분에 두꺼운 두께를 갖으면서 형성하게 된다. Thus, the
여기서, 상기 제2홈의 측벽 부분에 형성되는 게이트 산화막의 높이는 후속의 접합 영역의 깊이와 동일하다. 그래서, 상기 산화시 채널로 쓰여지는 게이트 산화막 부분, 즉, 제2홈의 바닥 부분에 형성되는 게이트 산화막 부분에는 영향을 주지 않기 때문에, 게이트 산화막의 신뢰성에는 영향이 미치지 않는다. Here, the height of the gate oxide film formed on the sidewall portion of the second groove is equal to the depth of the subsequent junction region. Therefore, since the gate oxide film portion used as the channel during the oxidation, that is, the gate oxide film portion formed in the bottom portion of the second groove, is not affected, the reliability of the gate oxide film is not affected.
도 7을 참조하면, 상기 게이트 산화막(151)이 형성된 제2홈(132)을 포함한 반도체기판 상에 폴리실리콘막(152)과 게이트 금속막(153) 및 게이트 하드마스크막(154)을 차례로 증착한다.Referring to FIG. 7, a
상기 폴리실리콘막(152)과 게이트 금속막(153) 사이에 베리어막을 더 형성할 수 있다.A barrier layer may be further formed between the
그런다음, 상기 게이트 하드마스크막(154), 게이트 금속막(153)과 폴리실리콘막(152) 및 게이트 산화막(151)을 식각하여 상기 제2홈(132) 상에 게이트(150)를 형성한다.Thereafter, the gate
다음으로, 상기 게이트(150)가 형성된 반도체기판(100)의 양측 부분에 접합 영역(170)을 형성한다. Next, the
이처럼, 본 발명은 상기 접합 영역(170)과 오버랩되는 상기 제2홈의 측벽 부분(160)에 폴리실리콘막을 형성함으로써, 게이트 산화막을 형성하는 산화 공정시 홈의 측벽 부분에 형성되는 게이트 산화막의 두께를 증가시킬 수 있어, 이를 통해, 누설 전류를 감소시킬 수 있고, 그래서, 소자의 리프레쉬 특성을 개선시킬 수 있다.As such, the present invention forms a polysilicon film on the
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.Subsequently, although not shown, a series of successive known processes are sequentially performed to manufacture a semiconductor device according to an embodiment of the present invention.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 1 to 7 are cross-sectional views for each process for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 반도체기판 110: 하드마스크용 절연막100: semiconductor substrate 110: insulating film for the hard mask
111: 하드마스크 패턴 120: 감광막 패턴111: hard mask pattern 120: photoresist pattern
131: 제1홈 132: 제2홈131: first groove 132: second groove
140: 도전막 150: 게이트140: conductive film 150: gate
151: 게이트 산화막 152: 폴리실리콘막151: gate oxide film 152: polysilicon film
153: 게이트 금속막 154: 게이트 하드마스크막153: gate metal film 154: gate hard mask film
160: 접합 영역과 오버랩되는 제2홈의 측벽 160: sidewall of the second groove overlapping the junction region
170: 접합 영역170: junction area
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