KR20060077490A - Method for forming gate in semiconductor device - Google Patents

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Abstract

본 발명은 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다. 이 방법은, 액티브 영역과 필드 영역이 정의된 실리콘 기판을 제공하는 단계; 상기 기판의 필드 영역을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 선형 질화막을 개재시켜 소자분리막을 형성하는 단계; 상기 기판 액티브 영역의 가장자리 부분과 인접하는 선형 질화막을 포함한 소자분리막의 상부를 선택적으로 식각하는 단계; 상기 기판 액티브 영역의 가장자리 부분을 선택적으로 식각하여 리세스시키는 단계; 결과물에 세정 및 산화 공정을 차례로 수행하여, 상기 리세스된 기판 액티브 영역의 가장자리 부분을 라운딩시키는 단계; 상기 라운딩이 완료된 기판 전면에 게이트 도전막을 형성하는 단계; 및 상기 게이트 도전막을 선택적으로 식각하여 각각의 게이트를 형성하는 단계;를 포함한다.The present invention relates to a method for forming a gate of a semiconductor device capable of improving the refresh characteristics of the device. The method includes providing a silicon substrate with defined active and field regions; Selectively etching a field region of the substrate to form a trench; Forming an isolation layer by interposing a linear nitride film in the trench; Selectively etching an upper portion of the device isolation layer including a linear nitride layer adjacent to an edge of the substrate active region; Selectively etching and recessing an edge portion of the substrate active region; Performing a cleaning and oxidation process on the resultant to round the edges of the recessed substrate active region; Forming a gate conductive film on an entire surface of the rounded substrate; And selectively etching the gate conductive layer to form respective gates.

Description

반도체 소자의 게이트 형성방법{Method for forming gate in semiconductor device}Method for forming gate in semiconductor device

도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.1A to 1E are cross-sectional views illustrating processes for forming a gate of a semiconductor device according to the related art.

도 2는 종래기술에 따른 문제점을 나타내는 단면도.2 is a cross-sectional view showing a problem according to the prior art.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.3A to 3F are cross-sectional views of processes for describing a method of forming a gate of a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

30: 실리콘 기판 31: 트렌치30: silicon substrate 31: trench

32: 월 산화막 33: 선형 질화막32: month oxide film 33: linear nitride film

34: 소자분리막 35: 버퍼 산화막34: device isolation layer 35: buffer oxide film

35a: 잔류된 버퍼 산화막 36: 게이트 도전막35a: Residual Buffer Oxide Film 36: Gate Conductive Film

36a: 게이트36a: gate

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히, 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a gate of a semiconductor device capable of improving refresh characteristics of the device.

최근에는 기판 액티브 영역의 가장자리 부위를 일부 리세스(recess)시킨 후에, 게이트를 형성하여, 기판의 비트라인 콘택 부위보다도 캐패시터 콘택 부위가 낮게 위치되도록 함으로써, 게이트 동작에 요구되는 유효 채널 길이를 증가시키는 구조가 제안되었다. 이러한 구조는, 채널 길이의 증가를 통해 문턱 전압을 증가시키고 리프레쉬 특성을 개선시켜 준다.Recently, after partially recessing the edge portion of the substrate active region, a gate is formed so that the capacitor contact portion is positioned lower than the bit line contact portion of the substrate, thereby increasing the effective channel length required for the gate operation. A structure has been proposed. This structure increases the threshold voltage and improves the refresh characteristics through increasing the channel length.

도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.1A to 1E are cross-sectional views illustrating processes for forming a gate of a semiconductor device according to the related art.

도 1a에 도시한 바와 같이, 액티브 영역과 필드 영역이 정의된 실리콘 기판(10)을 제공한 다음, 공지된 STI(shallow trench isolation) 공정을 이용하여 기판(10)의 필드 영역을 선택적으로 식각하여 트렌치(11)를 형성한다. 그런다음, 트렌치(11) 내에 월 산화막(12) 및 선형 질화막(13)을 개재시켜 소자분리막(14)을 형성한다. 이어서, 실리콘 기판(10)의 액티브 영역 상에 버퍼 산화막(15)을 형성한다.As shown in FIG. 1A, a silicon substrate 10 having active and field regions defined therein is provided, and then the field regions of the substrate 10 are selectively etched using a known shallow trench isolation (STI) process. The trench 11 is formed. Then, the isolation layer 14 is formed by interposing the month oxide film 12 and the linear nitride film 13 in the trench 11. Subsequently, a buffer oxide film 15 is formed on the active region of the silicon substrate 10.

다음으로, 도 1b에 도시한 바와 같이, 버퍼 산화막(15) 및 실리콘 기판(10)을 선택적으로 식각하여, 실리콘 기판(10)의 액티브 영역 가장자리 부위를 리세스시킨다. 이와 같이 리세스되는 기판(10) 부분은 캐패시터 콘택 형성영역이다. 한편, 도 1b에서 미설명한 도면부호 15a는 식각후 잔류된 버퍼 산화막을 나타낸다.Next, as shown in FIG. 1B, the buffer oxide film 15 and the silicon substrate 10 are selectively etched to recess the edges of the active region of the silicon substrate 10. The portion of the substrate 10 thus recessed is a capacitor contact formation region. Meanwhile, reference numeral 15a, which is not described in FIG. 1B, indicates a buffer oxide film remaining after etching.

그리고 나서, 도 1c에 도시한 바와 같이, 식각후 잔류된 버퍼 산화막(15a)을 제거한다.Then, as shown in FIG. 1C, the buffer oxide film 15a remaining after etching is removed.

그런 후, 도 1d에 도시한 바와 같이, 버퍼 산화막(15a)의 제거 공정이 완료 된 실리콘 기판(10)에 산화 공정을 수행하여, 기판(10)의 액티브 영역 표면내에 게이트 산화막(도시안됨)을 형성한다. 계속해서, 게이트 산화막을 포함한 기판(10) 상에 게이트 도전막(16)을 형성한다.Then, as illustrated in FIG. 1D, an oxidation process is performed on the silicon substrate 10 where the removal process of the buffer oxide film 15a is completed, thereby forming a gate oxide film (not shown) in the surface of the active region of the substrate 10. Form. Subsequently, a gate conductive film 16 is formed on the substrate 10 including the gate oxide film.

그런다음, 도 1e에 도시한 바와 같이, 게이트 도전막(16)을 선택적으로 식각하여 각각의 게이트(16a)를 형성한다.Then, as shown in FIG. 1E, the gate conductive film 16 is selectively etched to form respective gates 16a.

그러나, 이러한 종래기술에 따른 반도체 소자의 게이트 형성방법에서는, 도 2에 도시한 바와 같이, 소자분리막(14)의 상부가 기판(10)보다 높은 곳에 위치하는데, 이때, 리세스된 기판(10) 부분에 인접하는 트렌치(11)의 측벽이 일정한 기울기를 갖는 것과 관련하여, 소자분리막(14)의 상부 역시, 트렌치(11)의 기울기와 거의 동일한 기울기를 가지면서 형성된다. 이에 따라, 소자분리막(14)의 상부에 의해 가려지는 기판(10) 부분이 리세스되지 않음으로써, 이 기판(10) 부분에 뿔(horn) 형상(A)이 생긴다. 이러한 뿔 형상(A)으로 인해, 누설 전류가 증가됨으로써, 문턱 전압이 감소되고, 결국에는, 소자의 리프레쉬 특성 및 수율이 저하되는 문제가 있었다.However, in the gate forming method of the semiconductor device according to the related art, as shown in FIG. 2, the upper portion of the device isolation layer 14 is positioned higher than the substrate 10, where the recessed substrate 10 is formed. Regarding the sidewall of the trench 11 adjacent to the portion having a constant slope, the upper portion of the device isolation film 14 is also formed with the same slope as that of the trench 11. As a result, the portion of the substrate 10 covered by the upper portion of the device isolation film 14 is not recessed, so that a horn shape A is formed in the portion of the substrate 10. Due to this horn shape A, the leakage current is increased, so that the threshold voltage is reduced, and eventually the refresh characteristics and the yield of the device are deteriorated.

따라서, 본 발명은 선행기술에 따른 반도체 소자의 게이트 형성방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 리세스된 기판 부분에 뿔 형상이 생기는 것을 방지함으로써, 소자의 리프레쉬 특성 및 수율을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공함에 있다.Accordingly, the present invention was created to solve the above-described problems inherent in the method of forming a gate of a semiconductor device according to the prior art, and an object of the present invention is to prevent the formation of a horn shape in a recessed substrate portion. The present invention also provides a method for forming a gate of a semiconductor device capable of improving the refresh characteristics and yield of the device.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 게이트 형성방법이 제공되고: 이 방법은, 액티브 영역과 필드 영역이 정의된 실리콘 기판을 제공하는 단계; 상기 기판의 필드 영역을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 선형 질화막을 개재시켜 소자분리막을 형성하는 단계; 상기 기판 액티브 영역의 가장자리 부분과 인접하는 선형 질화막을 포함한 소자분리막의 상부를 선택적으로 식각하는 단계; 상기 기판 액티브 영역의 가장자리 부분을 선택적으로 식각하여 리세스시키는 단계; 결과물에 세정 및 산화 공정을 차례로 수행하여, 상기 리세스된 기판 액티브 영역의 가장자리 부분을 라운딩시키는 단계; 상기 라운딩이 완료된 기판 전면에 게이트 도전막을 형성하는 단계; 및 상기 게이트 도전막을 선택적으로 식각하여 각각의 게이트를 형성하는 단계;를 포함한다.In order to achieve the above object, according to one aspect of the present invention, there is provided a method of forming a gate of a semiconductor device, the method comprising: providing a silicon substrate having an active region and a field region defined; Selectively etching a field region of the substrate to form a trench; Forming an isolation layer by interposing a linear nitride film in the trench; Selectively etching an upper portion of the device isolation layer including a linear nitride layer adjacent to an edge of the substrate active region; Selectively etching and recessing an edge portion of the substrate active region; Performing a cleaning and oxidation process on the resultant to round the edges of the recessed substrate active region; Forming a gate conductive film on an entire surface of the rounded substrate; And selectively etching the gate conductive layer to form respective gates.

본 발명의 다른 일면에 따라, 상기 선형 질화막의 식각 공정은, 플라즈마 방식을 이용하는 건식 식각법으로 수행한다.According to another aspect of the present invention, the etching process of the linear nitride film is performed by a dry etching method using a plasma method.

본 발명의 다른 일면에 따라, 상기 선형 질화막의 식각 공정은, 인산 용액을 이용하는 습식 식각법으로 수행한다.According to another aspect of the present invention, the etching process of the linear nitride film is performed by a wet etching method using a phosphoric acid solution.

본 발명의 또 다른 일면에 따라, 상기 선형 질화막의 식각 공정에서, 상기 선형 질화막이 실리콘 기판의 표면으로부터 50~200 Å의 깊이까지 제거된다.According to another aspect of the invention, in the linear nitride film etching process, the linear nitride film is removed from the surface of the silicon substrate to a depth of 50 ~ 200 Å.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.                     

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.3A to 3F are cross-sectional views illustrating processes for forming a gate of a semiconductor device according to the present invention.

도 3a에 도시한 바와 같이, 액티브 영역과 필드 영역이 정의된 실리콘 기판(30)을 제공한 다음, 공지된 STI 공정을 이용하여 기판(30)의 필드 영역을 선택적으로 식각하여 트렌치(31)를 형성한다. 그런다음, 트렌치(31) 내에 월 산화막(32) 및 선형 질화막(33)을 개재시켜 소자분리막(34)을 형성한다. 선형 질화막(33)은 CVD(chemical vapor deposition)법에 의해 형성되며, 소자분리막(34)은 HDP(high density plasma)-CVD 산화막으로 이루어진다. 이때, 소자분리막(34)의 상부에 의해 기판(30) 액티브 영역의 가장자리가 일부 가려질 수가 있다. 이어서, 실리콘 기판(30)의 액티브 영역 상에 버퍼 산화막(35)을 형성한다.As shown in FIG. 3A, a trench 31 is formed by selectively etching a field region of the substrate 30 using a known STI process after providing a silicon substrate 30 having active and field regions defined therein. Form. Then, the isolation layer 34 is formed in the trench 31 through the month oxide film 32 and the linear nitride film 33. The linear nitride film 33 is formed by a chemical vapor deposition (CVD) method, and the device isolation film 34 is made of a high density plasma (HDP) -CVD oxide film. In this case, the edge of the active region of the substrate 30 may be partially covered by the upper portion of the device isolation layer 34. Subsequently, a buffer oxide film 35 is formed on the active region of the silicon substrate 30.

다음으로, 도 3b에 도시한 바와 같이, 버퍼 산화막(35)을 선택적으로 식각하여, 액티브 영역 가장자리의 기판(30) 부분을 노출시킨다. 이때, 도면부호 35a는 식각후 잔류된 버퍼 산화막을 나타낸다. 이어서, 노출된 기판(30) 액티브 영역의 가장자리 부분과 인접하는 월 산화막(32) 및 선형 질화막(33)을 포함한 소자분리막(34)의 상부를 선택적으로 식각한다. 선형 질화막(33)의 식각 공정은, 플라즈마 방식을 이용하는 건식 식각법으로 수행하거나, 또는, 인산 용액을 이용하는 습식 식각법으로 수행한다. 이때, 선형 질화막(33)은, 기판(30)의 표면으로부터 50~200 Å의 깊이까지 제거된다. 상기와 같이, 기판(30) 액티브 영역의 가장자리 부분과 인접하는 소자분리막(34)의 상부가 식각됨으로써, 소자분리막(34)의 상부에 의해 기판(30) 액티브 영역의 가장자리 부분이 가려질 염려가 없다. Next, as shown in FIG. 3B, the buffer oxide film 35 is selectively etched to expose a portion of the substrate 30 at the edge of the active region. At this time, reference numeral 35a denotes a buffer oxide film remaining after etching. Subsequently, an upper portion of the isolation layer 34 including the wall oxide layer 32 and the linear nitride layer 33 adjacent to the edge portion of the exposed region of the substrate 30 is selectively etched. The etching process of the linear nitride film 33 is performed by a dry etching method using a plasma method, or by a wet etching method using a phosphoric acid solution. At this time, the linear nitride film 33 is removed from the surface of the substrate 30 to a depth of 50 to 200 mm 3. As described above, the upper portion of the device isolation layer 34 adjacent to the edge portion of the active region of the substrate 30 is etched, so that the edge portion of the active region of the substrate 30 may be covered by the upper portion of the device isolation layer 34. none.                     

계속해서, 도 3c에 도시한 바와 같이, 노출된 기판(30) 액티브 영역의 가장자리 부분을 선택적으로 식각하여 리세스시킨다. 이와 같이 리세스되는 기판(30) 부분은 캐패시터 콘택 형성영역이다. 전술한 바와 같이, 소자분리막(34)에 의해 기판(30) 액티브 영역의 가장자리 부분이 가려지지 않으므로, 기판(30)의 리세스가 전 액티브 영역에 걸쳐 균일하게 이루어진다. 이에 따라, 리세스된 기판(30)의 가장자리 부위에 뿔 형상이 생기지 않는다. 그런 후에, 일련의 세정 공정 및 산화 공정을 차례로 수행한다. 세정 공정 및 산화 공정이 차례로 수행됨에 따라, 상기 리세스된 기판(30) 액티브 영역의 가장자리 부분이 라운딩된다. 이와 같이, 기판(30) 액티브 영역의 가장자리 부분이 라운딩되는 것으로 인해, 누설 전류를 감소시킬 수 있으며, 문턱 전압을 증가시킬 수 있다. 따라서, 소자의 리프레쉬 특성을 향상시킬 수 있다.Subsequently, as shown in FIG. 3C, the edge portion of the exposed substrate 30 active region is selectively etched and recessed. The portion of the substrate 30 thus recessed is a capacitor contact formation region. As described above, since the edge portion of the active region of the substrate 30 is not covered by the device isolation film 34, the recess of the substrate 30 is uniformly spread over the entire active region. As a result, no horn shape is formed at the edge portion of the recessed substrate 30. Thereafter, a series of cleaning and oxidation processes are carried out in sequence. As the cleaning process and the oxidation process are performed in sequence, the edge portion of the recessed substrate 30 active region is rounded. As such, since the edge portion of the active region of the substrate 30 is rounded, the leakage current may be reduced and the threshold voltage may be increased. Therefore, the refresh characteristics of the device can be improved.

그리고 나서, 도 3d에 도시한 바와 같이, 식각후 잔류된 버퍼 산화막(35a)을 제거한다.Then, as shown in FIG. 3D, the buffer oxide film 35a remaining after etching is removed.

이어서, 도 3e에 도시한 바와 같이, 버퍼 산화막(35a)의 제거 공정이 완료된 실리콘 기판(30)에 산화 공정을 수행하여, 기판(30)의 액티브 영역 표면내에 게이트 산화막(도시안됨)을 형성한다. 그런 다음, 게이트 산화막을 포함한 기판(30) 상에 게이트 도전막(36)을 형성한다.Subsequently, as illustrated in FIG. 3E, an oxidation process is performed on the silicon substrate 30 on which the buffer oxide film 35a has been removed, thereby forming a gate oxide film (not shown) in the active region surface of the substrate 30. . Then, the gate conductive film 36 is formed on the substrate 30 including the gate oxide film.

이 후에, 도 3f에 도시한 바와 같이, 게이트 도전막(36)을 선택적으로 식각하여 각각의 게이트(36a)를 형성한다.Thereafter, as shown in FIG. 3F, the gate conductive film 36 is selectively etched to form respective gates 36a.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been shown and described with respect to certain preferred embodiments thereof, the invention is not so limited and it is intended that the invention be limited without departing from the spirit or the scope of the invention as defined by the following claims. It will be readily apparent to one of ordinary skill in the art that various modifications and variations can be made.

이상에서와 같이, 본 발명은 기판 액티브 영역의 가장자리 부분과 인접하는 소자분리막의 상부를 제거하고 나서, 기판을 리세스시킴으로써, 리세스된 기판의 가장자리 부위에 뿔 형상이 생기는 것을 방지할 수 있으며, 후속의 세정 및 산화 공정에 의해 리세스된 기판의 가장자리 부위를 라운딩시킬 수 있다. 따라서, 누설 전류를 감소시켜, 문턱 전압을 증가시킬 수 있고, 소자의 리프레쉬 특성은 물론, 수율을 향상시킬 수 있다.As described above, according to the present invention, by removing the upper portion of the device isolation film adjacent to the edge portion of the substrate active region and then recessing the substrate, it is possible to prevent the formation of the horn shape at the edge portion of the recessed substrate, Subsequent cleaning and oxidation processes may round the edges of the recessed substrate. Therefore, the leakage current can be reduced, the threshold voltage can be increased, and the yield as well as the refresh characteristics of the device can be improved.

Claims (4)

반도체 소자의 게이트 형성방법에 있어서,In the gate forming method of a semiconductor device, 액티브 영역과 필드 영역이 정의된 실리콘 기판을 제공하는 단계;Providing a silicon substrate with defined active and field regions; 상기 기판의 필드 영역을 선택적으로 식각하여 트렌치를 형성하는 단계;Selectively etching a field region of the substrate to form a trench; 상기 트렌치 내에 선형 질화막을 개재시켜 소자분리막을 형성하는 단계;Forming an isolation layer by interposing a linear nitride film in the trench; 상기 기판 액티브 영역의 가장자리 부분과 인접하는 선형 질화막을 포함한 소자분리막의 상부를 선택적으로 식각하는 단계;Selectively etching an upper portion of the device isolation layer including a linear nitride layer adjacent to an edge of the substrate active region; 상기 기판 액티브 영역의 가장자리 부분을 선택적으로 식각하여 리세스시키는 단계;Selectively etching and recessing an edge portion of the substrate active region; 결과물에 세정 및 산화 공정을 차례로 수행하여, 상기 리세스된 기판 액티브 영역의 가장자리 부분을 라운딩시키는 단계;Performing a cleaning and oxidation process on the resultant to round the edges of the recessed substrate active region; 상기 라운딩이 완료된 기판 전면에 게이트 도전막을 형성하는 단계; 및Forming a gate conductive film on an entire surface of the rounded substrate; And 상기 게이트 도전막을 선택적으로 식각하여 각각의 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.Selectively etching the gate conductive layer to form respective gates. 제 1 항에 있어서,The method of claim 1, 상기 선형 질화막의 식각 공정은, 플라즈마 방식을 이용하는 건식 식각법으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.The etching process of the linear nitride film, the gate forming method of a semiconductor device, characterized in that performed by a dry etching method using a plasma method. 제 1 항에 있어서,The method of claim 1, 상기 선형 질화막의 식각 공정은, 인산 용액을 이용하는 습식 식각법으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.The etching process of the linear nitride film is a gate forming method of a semiconductor device, characterized in that the wet etching method using a phosphoric acid solution. 제 1 항에 있어서,The method of claim 1, 상기 선형 질화막의 식각 공정에서, 상기 선형 질화막이 실리콘 기판의 표면으로부터 50~200 Å의 깊이까지 제거되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.In the linear nitride film etching process, the linear nitride film is removed from the surface of the silicon substrate to a depth of 50 ~ 200 Å, the gate forming method of the semiconductor device.
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