KR100668837B1 - Method for forming isolation layer of semiconductor device - Google Patents
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판 상에 패드산화막과 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 패터닝하는 단계; 상기 패터닝된 패드질화막을 식각마스크로 이용해서 폴리실리콘막과 패드산화막 및 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계; 상기 패드질화막을 제거하는 단계; 상기 패드질화막이 제거된 기판 결과물의 전면 상에 선형질화막을 형성하는 단계; 상기 트렌치를 매립하도록 선형질화막 상에 트렌치 매립절연막을 형성하는 단계; 상기 폴리실리콘막이 노출될 때까지 트렌치 매립절연막을 CMP하는 단계; 및 상기 폴리실리콘막을 제거하는 단계;를 포함하는 것을 특징으로 한다. The present invention discloses a method for forming a device isolation film of a semiconductor device. The disclosed method includes sequentially forming a pad oxide film, a polysilicon film, and a pad nitride film on a silicon substrate; Patterning the pad nitride film; Forming a trench by etching the polysilicon layer, the pad oxide layer, and the silicon substrate using the patterned pad nitride layer as an etching mask; Forming a sidewall oxide film on the trench surface; Removing the pad nitride film; Forming a linear nitride film on the entire surface of the substrate product from which the pad nitride film has been removed; Forming a trench buried insulating film on the linear nitride film to fill the trench; CMPing the trench buried insulating film until the polysilicon film is exposed; And removing the polysilicon film.
Description
도 1a 내지 도 1c는 종래의 소자분리막 형성방법을 설명하기 위한 공정별 단면도. 1A to 1C are cross-sectional views of processes for explaining a method of forming a conventional isolation layer.
도 2는 종래 문제점을 설명하기 위한 단면도. 2 is a cross-sectional view for explaining a conventional problem.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.3A to 3E are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.
도 4는 본 발명에 따른 소자분리막이 적용된 모스펫(MOSFET) 소자의 단면도. 4 is a cross-sectional view of a MOSFET device to which a device isolation film is applied according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
31 : 실리콘기판 32 : 패드산화막31
33 : 폴리실리콘막 34 : 패드질화막33
35 : 트렌치 36 : 측벽산화막35
37 : 선형질화막 38 : 트렌치 매립절연막37: linear nitride film 38: trench buried insulating film
40: 소자분리막 41 : 게이트산화막40: device isolation layer 41: gate oxide film
42 : 게이트도전막 43 : 하드마스크42: gate conductive film 43: hard mask
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정에서의 모트(moat) 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다. BACKGROUND OF THE
반도체 소자를 제조함에 있어서, 소자와 소자간의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다. In the manufacture of semiconductor devices, device isolation layers are formed for the electrical isolation between devices, and LOCOS and shallow trench isolation (STI) processes are used to form such device isolation layers.
그런데, 상기 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것과 관련해서 액티브 영역의 크기를 감소시키는 단점을 가지므로, 집적도 측면을 고려할 때, 그 이용에 한계를 갖게 되었다. However, the device isolation film by the LOCOS process has a disadvantage of reducing the size of the active region with respect to the occurrence of bird's-beak having a beak shape at the upper corner thereof. However, its use has been limited.
반면, STI 공정에 의한 소자분리막은 작은 폭으로의 형성이 가능하여 액티브 영역의 크기를 확보할 수 있으며, 그래서, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI 공정을 이용해서 상기 소자분리막을 형성하고 있다. On the other hand, the device isolation film by the STI process can be formed in a small width to secure the size of the active region, so that most of the semiconductor devices are formed at this time using the STI process that can be formed in a small width Doing.
이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1d를 참조하여 간략하게 설명하도록 한다. Hereinafter, a method of forming a device isolation layer using a conventional STI process will be briefly described with reference to FIGS. 1A to 1D.
도 1a를 참조하면, 실리콘기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한다. 그런다음, 상기 패드질화막(3)을 패터닝한 후, 패터닝된 패드질화막(3)을 식각마스크로 이용해서 패드산화막(2)과 실리콘기판(1)을 식각하여 트렌치(4)를 형성한다.
Referring to FIG. 1A, a
도 1b를 참조하면, 기판 결과물에 대해 산화 공정을 진행하여 트렌치(4) 표면 상에 측벽산화막(5)을 형성한다. 그런다음, 측벽산화막(5)을 포함한 기판 전면 상에 선형질화막(liner nitride; 6)을 형성한다. Referring to FIG. 1B, an oxidation process is performed on the substrate product to form a sidewall oxide film 5 on the
여기서, 상기 선형질화막(6)은 소자분리막 근처의 액티브 지역에서 유발되는 게이트 유발 접합 누설전류(GIDL; gate induced drain leakage current)을 감소시키기 위해 형성해주는 것으로, 이러한 선형질화막(6)을 형성함에 따라 디램(DRAM)에서는 GIDL을 감소시킴으로써 축적전하의 유지시간(retention time)을 증가시킬 수 있다. Here, the
도 1c를 참조하면, 트렌치(4)를 완전 매립하도록 선형질화막(6) 상에 트렌치 매립절연막(7)을 증착한 후, 패드질화막(3)이 노출될 때까지 상기 트렌치 매립절연막(7) 및 상기 패드질화막(3)상의 선형질화막 부분을 에치-백(etch-back) 또는 CMP (Chemical Mechanical Polishing)한다. Referring to FIG. 1C, after the trench buried insulating
도 1d를 참조하면, 기판 트렌치 식각시에 식각마스크로 이용한 패드질화막을 습식식각으로 제거하고, 연이어, 패드산화막을 습식세정으로 제거하여 소자분리막(10)의 형성을 완성한다.Referring to FIG. 1D, the pad nitride layer used as the etch mask in the substrate trench etching is removed by wet etching, followed by the wet removal of the pad oxide layer to complete the formation of the
그러나, 전술한 바와 같은 종래의 STI 공정을 이용한 소자분리막 형성방법은 다음과 같은 문제점이 있다. However, the device isolation film forming method using the conventional STI process as described above has the following problems.
일반적으로 식각마스크로 사용된 패드질화막을 제거하는 과정에서 선형질화막의 일부가 함께 제거됨에 따라 상기 선형질화막과 액티브영역의 실리콘기판 사이 에 위치하는 측벽산화막이 노출된다. 그리고, 이렇게 노출된 측벽산화막은 후속하는 습식세정 공정에서 일부가 소실되는 바, 도 1d에 도시된 바와 같이, 액티브영역의 실리콘기판(1)과 선형질화막(6) 사이에 일명 모트(moat)라 불리우는 골이 발생하게 된다. In general, as part of the linear nitride layer is removed together in the process of removing the pad nitride layer used as the etching mask, the sidewall oxide layer between the linear nitride layer and the silicon substrate in the active region is exposed. The sidewall oxide film thus exposed is partially lost in the subsequent wet cleaning process. As shown in FIG. 1D, the sidewall oxide film is called a moat between the
그런데, 이렇게 모트가 발생되면, 후속 게이트 공정에서 모트 부위에 게이트도전막이 잔류됨에 따라 전기적 브릿지가 유발됨은 물론, 게이트산화막의 두께 불균일이 유발된다. 특히, 모트의 깊이가 깊어질수록 모트 부위에서 게이트산화막의 두께가 얇아지는 현상이 발생되기 쉬운데, 도 2에 도시된 바와 같이, 모트 부위에서의 게이트산화막(11)의 두께가 국부적으로 얇아지거나 게이트산화막(11)의 형성이 이루어지지 않으면, 모스펫(MOSFET) 소자의 구동 임계전압(threshold voltage)이 낮아지는 현상이 초래된다. 이때, 초고집적 메모리 반도체에서 셀 지역 모스펫 소자의 임계전압이 낮아지게 되면, 대기 누설전류(stan-by leakage current)가 증가되고, 또한, 채널 아래쪽에서 발생되는 원치않는 펀치-스루(punch-through) 누설전류가 급격히 증가되어 모스펫 소자의 불량이 초래되기 쉽다. However, when the mort is generated in this way, as the gate conductive layer remains in the mote region in the subsequent gate process, electrical bridges are induced, and thickness irregularities of the gate oxide layers are caused. In particular, as the depth of the mort becomes deeper, the thickness of the gate oxide film tends to be thinner in the mote region. As shown in FIG. 2, the thickness of the
도 2에서, 미설명된 도면부호 12는 게이트도전막, 그리고, 13은 하드마스크막을 각각 나타낸다. In FIG. 2,
한편, 모트가 깊어지게 되어 임계전압이 강하되면, 이를 보상하여 임계전압을 유지할 목적으로 임계전압 조절 이온주입시 이온주입량을 증가시켜야 하는데, 상기 임계전압 조절 이온주입은 일반적으로 웰과 동일한 도전형의 이온을 주입하기 때문에 이온주입량이 증가되면, 실리콘기판의 웰 농도도 함께 증가되는 바, 이로인 해, 소오스/드레인 접합과 웰 사이의 케리어 농도 및 포텐셜 구배가 가파르게 되고, 이에 따라, 전기장의 세기도 증가된다. 이는 소오스/드레인 접합 주변의 국부적인 전기장의 증가는 GIDL 전류의 증가를 초래하게 된다. On the other hand, when the mort is deepened and the threshold voltage drops, the ion implantation amount should be increased during the implantation of the threshold voltage control ion to compensate for this and maintain the threshold voltage. The threshold voltage control ion implantation generally has the same conductivity type as the well. As ion implantation increases due to the implantation of ions, the well concentration of the silicon substrate is also increased, which leads to a steep carrier concentration and potential gradient between the source / drain junction and the well, and thus the intensity of the electric field. Is increased. This increases the local electric field around the source / drain junction resulting in an increase in GIDL current.
결과적으로, 각종 누설전류를 억제하기 위해서는 낮은 임계전압 조절 이온주입량에서 높은 임계전압을 유지하는 것이 바람직한데, 모트 깊이가 깊어지면, 이 조건을 구현하기가 어려워지게 되는 바, 모트 깊이를 감소시킴으로써 임계전압의 강하를 억제시키는 것이 안정적인 초고집적 메모리 소자의 구현에 중요한 관건이 된다. As a result, in order to suppress various leakage currents, it is desirable to maintain a high threshold voltage at a low threshold voltage control ion implantation amount. When the mort depth is deep, it becomes difficult to implement this condition. Suppressing the voltage drop is an important issue for implementing stable ultra-high density memory devices.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 모트의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of preventing the generation of a mote, which is devised to solve the conventional problems as described above.
또한, 본 발명은 모트 발생을 방지함으로써 소자 특성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다. In addition, another object of the present invention is to provide a method of forming a device isolation film of a semiconductor device capable of securing device characteristics by preventing mott generation.
상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘기판 상에 패드산화막과 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 패터닝하는 단계; 상기 패터닝된 패드질화막을 식각마스크로 이용해서 폴리실리콘막과 패드산화막 및 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계; 상기 패드질화막을 제거하는 단계; 상기 패드질화막이 제거된 기판 결과물의 전면 상에 선형질화막을 형성하는 단계; 상기 트렌치를 매립하도록 선형질화막 상에 트렌치 매립절연막을 형성하는 단계; 상기 폴리실리콘막이 노출될 때까지 트렌치 매립절연막을 CMP하는 단계; 및 상기 폴리실리콘막을 제거하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of sequentially forming a pad oxide film, a polysilicon film and a pad nitride film on a silicon substrate; Patterning the pad nitride film; Forming a trench by etching the polysilicon layer, the pad oxide layer, and the silicon substrate using the patterned pad nitride layer as an etching mask; Forming a sidewall oxide film on the trench surface; Removing the pad nitride film; Forming a linear nitride film on the entire surface of the substrate product from which the pad nitride film has been removed; Forming a trench buried insulating film on the linear nitride film to fill the trench; CMPing the trench buried insulating film until the polysilicon film is exposed; And removing the polysilicon film.
여기서, 상기 폴리실리콘막의 제거는 아세트산(CH3-COOH), 질산(NH03) 또는 고온의 과산화수소수(H2O2) 중에서 적어도 어느 하나 이상을 사용하여 수행한다. Here, the polysilicon film is removed using at least one of acetic acid (CH3-COOH), nitric acid (NH03) or hot hydrogen peroxide (H2O2).
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 기판 트렌치 식각시 식각마스크로 이용하는 패드질화막을 선형질화막의 형성 이전에 제거해준다. 이렇게 하면, 상기 선형질화막이 측벽산화막의 상단을 감싸기 때문에 후속하는 세정 공정에서 측벽산화막이 식각됨에 따른 모트 발생이 차단되거나 최대한 억제된다. First, the technical principle of the present invention will be described. The present invention removes the pad nitride film used as the etching mask during the etching of the substrate before forming the linear nitride film. In this case, since the linear nitride film surrounds the upper end of the sidewall oxide film, the generation of mott due to etching of the sidewall oxide film in the subsequent cleaning process is blocked or suppressed as much as possible.
따라서, 모트는 발생되지 않거나 그 깊이가 매우 낮기 때문에, 본 발명은 후속의 게이트 공정에서 게이트산화막의 두께 불균일로 인한 모스펫 소자의 임계전압 강화 현상 등이 발생되는 것을 억제시킬 수 있고, 또한, 임계전압 조절 이온주입시의 이온주입량을 낮게 하면서도 상대적으로 높은 임계전압을 유지할 수 있으므로, 각종 누설전류를 감소시킬 수 있는 등, 모스펫 소자의 동작 신뢰성을 향상시킬 수 있다. Therefore, since no mort is generated or the depth thereof is very low, the present invention can suppress generation of a threshold voltage enhancement phenomenon of the MOSFET element due to a thickness non-uniformity of the gate oxide film in a subsequent gate process, and also a threshold voltage. It is possible to maintain a relatively high threshold voltage while keeping the ion implantation amount at the time of controlled ion implantation to reduce various leakage currents, thereby improving operational reliability of the MOSFET device.
자세하게, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. In detail, FIGS. 3A to 3E are cross-sectional views illustrating processes for forming a device isolation film according to an embodiment of the present invention.
도 3a를 참조하면, 필드 영역 및 액티브 영역을 갖는 실리콘기판(31) 상에 산화 공정을 통해 패드산화막(32)을 형성한 후, 상기 패드산화막(32) 상에 CVD 공정에 따라 폴리실리콘막(33)과 패드질화막(34)을 차례로 형성한다. 이때, 상기 패드산화막은(32)은 종래 보다 두껍게 형성하며, 그리고, 상기 패드질화막(34)은 종래 보다 얇게 형성한다. Referring to FIG. 3A, after the
다음으로, 공지의 포토리소그라피 공정에 따라 패드질화막(34)을 패터닝한 후, 패터닝된 패드질화막(34)을 식각마스크로 이용해서 그 아래의 폴리실리콘막(33)과 패드산화막(32) 및 실리콘기판(31)을 식각하여 상기 기판 필드 영역에 트렌치(35)를 형성한다. Next, after the
도 3b를 참조하면, 기판 결과물에 대해 산화 공정을 진행하여 트렌치(35) 표면 상에 측벽산화막(36)을 형성한다. 이때, 상기 측벽산화막(36)은 패드산화막(32)의 측면 일부 및 폴리실리콘막(33)의 측면에도 형성된다. 이어서, 상기 기판 트렌치 식각시 식각마스크로 사용한 패드질화막을 습식식각으로 제거한다. Referring to FIG. 3B, an oxidation process is performed on the substrate product to form a
도 3c를 참조하면, 상기 단계까지의 기판 결과물 상에 CVD 공정에 따라 선형질화막(37)을 형성한다. 그런다음, 트렌치(35)를 완전 매립하도록 선형질화막(37) 상에 두껍게 트렌치 매립절연막(38)을 증착한다. 상기 트렌치 매립절연막(38)은 HDP(High Density Plasma) CVD, O3-TEOS CVD, 또는, ALD(Atomic Layer Deposition) 등의 증착 방식을 이용하거나 용액의 스핀코팅 방식, 혹은, 이들의 혼합 방식을 이용한 산화막으로 형성한다. 이때, 상기 트렌치 매립절연막(38)은 패드질화막이 제거된 것과 관련해서 그 증착시 단차가 감소되어 트렌치의 매립이 다소 용이해진다.
Referring to FIG. 3C, a
이어서, 필요한 경우 트렌치 내에 매립된 트렌치 매립절연막(38)의 치밀화를 위해서 기판 결과물에 대해 퍼니스(furnace)나 오븐(oven)에서 열처리를 수행한다. Subsequently, in order to densify the trench buried insulating
도 3d를 참조하면, 폴리실리콘막이 노출될 때까지 상기 트렌치 매립절연막(38) 및 상기 폴리실리콘막(33) 상의 선형질화막 부분을 에치-백(etch-back) 또는 CMP한다.Referring to FIG. 3D, portions of the linear nitride film on the trench buried insulating
도 3e를 참조하면, 질화막과의 식각선택비가 높은 아세트산(CH3-COOH), 질산(NH03) 또는 고온의 과산화수소수(H2O2) 중에서 적어도 어느 하나 이상을 사용한 습식식각으로 폴리실리콘막을 제거하고, 이를통해, 본 발명에 따른 소자분리막(40)의 형성을 완성한다. 이때, 상기 폴리실리콘막이 제거되어 노출된 패드산화막(32)은 제거하지 않고 잔류시키며, 그리고, 이렇게 잔류시킨 패드산화막(32)은 후속하는 임계전압 조절 이온주입시의 스크린 산화막(screen oxide)으로서 이용함으로써, 별도의 산화막 형성을 생략한다. Referring to FIG. 3E, the polysilicon layer is removed by wet etching using at least one of acetic acid (CH3-COOH), nitric acid (NH03), or high temperature hydrogen peroxide solution (H2O2) with high etching selectivity with the nitride layer. The formation of the
여기서, 본 발명에 따른 소자분리막(40)은 선형질화막(37)을 패드질화막(34)의 제거후에 형성해 준 것과 관련해서 상기 선형질화막(37)이 측벽산화막(36)을 감싼 형태를 갖게 된다. 이에 따라, 후속의 세정 공정에서 세정용액이 측벽산화막(36)으로 침투하는 현상은 종래 보다 용이하지 않으며, 또한, 세정 용액이 침투하더라도 측벽산화막(36)의 소실 정도는 매우 감소하게 된다. Here, the
따라서, 본 발명의 소자분리막(40)에서는 모트가 거의 발생되지 않으며, 발생되더라도 그 깊이가 매우 낮으므로, 후속하는 게이트 공정에서 게이트산화막을 거의 균일한 두께로 형성할 수 있으며, 그래서, 본 발명은 모스펫 소자의 임계전압 강하 현상 등을 억제할 수 있게 됨은 물론 모스펫 소자의 동작 신뢰성을 향상시킬 수 있게 된다. Accordingly, since the mott is hardly generated in the
즉, 도 4는 본 발명에 따른 소자분리막이 적용된 모스펫 소자의 단면도로서, 도시된 바와 같이, 본 발명에 따라 형성된 소자분리막(40)은 측벽산화막(39)이 선형질화막(37)에 의해 감싸진 형태를 가지므로, 후속의 세정 공정에서 모트 발생은 차단 또는 억제되고, 이에 따라, 게이트산화막(41)은 기판 액티브영역 상에 균일하게 두께로 형성된다. That is, Figure 4 is a cross-sectional view of the MOSFET device to which the device isolation film is applied according to the present invention, as shown, the
도 4에서, 미설명된 도면부호 42는 게이트도전막, 그리고, 43은 하드마스크를 각각 나타낸다. In FIG. 4,
따라서, 본 발명은 게이트산화막(41)의 두께 불균일로 인해 모스펫 소자의 구동 임계전압이 낮아지는 현상을 방지할 수 있으며, 특히, 임계전압 조절 이온주입량을 낮게 사용하면서도 상대적으로 높은 임계전압을 유지할 수 있게 되어, 각종 누설전류를 감소시킬 수 있음은 물론 모스펫 소자의 동작특성을 향상시킬 수 있다. Therefore, the present invention can prevent the driving threshold voltage of the MOSFET device from being lowered due to the thickness non-uniformity of the
이상에서와 같이, 본 발명은 선형질화막을 패드질화막의 제거 후에 형성해 줌으로써 모트의 발생 자체를 차단하거나, 또는, 모트 깊이를 최대한 낮추어 줌으로써, 게이트산화막의 두께 균일도를 높혀 모스펫 소자의 구동 능력을 향상시킬 수 있으며, 이를 통해, 디램 소자에서의 축적전하 보유시간을 증가시킬 수 있는 등, 메모리 반도체 소자의 신뢰성과 제조수율을 높일 수 있고, 결과적으로, 초고집적 메모리 반도체 소자의 구현을 가능하게 할 수 있다. As described above, the present invention forms a linear nitride film after the removal of the pad nitride film to block the generation of mort, or to reduce the mort depth as much as possible, thereby increasing the uniformity of the thickness of the gate oxide film to improve the driving capability of the MOSFET device. Through this, it is possible to increase the accumulated charge holding time in the DRAM device, thereby increasing the reliability and manufacturing yield of the memory semiconductor device, and as a result, it is possible to implement the ultra-high density memory semiconductor device. .
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116359A KR100668837B1 (en) | 2004-12-30 | 2004-12-30 | Method for forming isolation layer of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116359A KR100668837B1 (en) | 2004-12-30 | 2004-12-30 | Method for forming isolation layer of semiconductor device |
Publications (2)
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| KR20060077485A KR20060077485A (en) | 2006-07-05 |
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Family
ID=37169560
Family Applications (1)
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| KR1020040116359A KR100668837B1 (en) | 2004-12-30 | 2004-12-30 | Method for forming isolation layer of semiconductor device |
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2004
- 2004-12-30 KR KR1020040116359A patent/KR100668837B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR20060077485A (en) | 2006-07-05 |
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